JPH06325565A - カウント機能付きｆｉｆｏメモリ - Google Patents
カウント機能付きｆｉｆｏメモリInfo
- Publication number
- JPH06325565A JPH06325565A JP5135128A JP13512893A JPH06325565A JP H06325565 A JPH06325565 A JP H06325565A JP 5135128 A JP5135128 A JP 5135128A JP 13512893 A JP13512893 A JP 13512893A JP H06325565 A JPH06325565 A JP H06325565A
- Authority
- JP
- Japan
- Prior art keywords
- fifo memory
- circuit
- data
- data storage
- storage amount
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 データ蓄積量のポーリングをしないでＦＩＦ
Ｏメモリからの読み出しを可能とし、ＣＰＵの負荷を軽
減できるＦＩＦＯメモリを得る。 【構成】 カウント回路３によりＦＩＦＯメモリ２への
データ書き込みパルスをカウントし、データ蓄積量設定
回路４でＦＩＦＯメモリ２内のデータ蓄積量を設定す
る。比較回路５によりカウント回路３のカウント値とデ
ータ蓄積量設定回路４の設定値を比較し、割り込み発生
回路６で比較回路５の出力に応じて割り込みを発生させ
る。
Ｏメモリからの読み出しを可能とし、ＣＰＵの負荷を軽
減できるＦＩＦＯメモリを得る。 【構成】 カウント回路３によりＦＩＦＯメモリ２への
データ書き込みパルスをカウントし、データ蓄積量設定
回路４でＦＩＦＯメモリ２内のデータ蓄積量を設定す
る。比較回路５によりカウント回路３のカウント値とデ
ータ蓄積量設定回路４の設定値を比較し、割り込み発生
回路６で比較回路５の出力に応じて割り込みを発生させ
る。
Description
【０００１】
【産業上の利用分野】本発明はデータ処理速度の異なる
ＣＰＵ間のデータの送受信を非同期に行うためにバッフ
ァとして用いられるＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉ
ｒｓｔ Ｏｕｔ）メモリに係り、特にカウント機能付き
ＦＩＦＯメモリに関するものである。
ＣＰＵ間のデータの送受信を非同期に行うためにバッフ
ァとして用いられるＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉ
ｒｓｔ Ｏｕｔ）メモリに係り、特にカウント機能付き
ＦＩＦＯメモリに関するものである。
【０００２】
【従来の技術】従来、ＦＩＦＯメモリを使用する場合、
ＣＰＵはＦＩＦＯメモリ内のデータ蓄積量をポーリング
し、ＦＩＦＯメモリ内にデータが蓄積されていることを
確認してから、データの読み出しを行っていた。
ＣＰＵはＦＩＦＯメモリ内のデータ蓄積量をポーリング
し、ＦＩＦＯメモリ内にデータが蓄積されていることを
確認してから、データの読み出しを行っていた。
【０００３】
【発明が解決しようとする課題】この従来のデータの読
み出し方法では、ＦＩＦＯメモリ内のデータがオーバフ
ローにより破壊されないためにＣＰＵは常にＦＩＦＯメ
モリ内のデータ蓄積量をポーリングしていなければなら
ないので、ＣＰＵの負荷が多くなり、他の処理を同時に
行う並列処理ができないという問題があった。本発明は
かかる問題を解決するためになされたもので、データ蓄
積量のポーリングをしないでＦＩＦＯメモリからの読出
しを可能とし、ＣＰＵの負荷を軽減し、並列処理ができ
るカウント機能付きＦＩＦＯメモリを得ることを目的と
する。
み出し方法では、ＦＩＦＯメモリ内のデータがオーバフ
ローにより破壊されないためにＣＰＵは常にＦＩＦＯメ
モリ内のデータ蓄積量をポーリングしていなければなら
ないので、ＣＰＵの負荷が多くなり、他の処理を同時に
行う並列処理ができないという問題があった。本発明は
かかる問題を解決するためになされたもので、データ蓄
積量のポーリングをしないでＦＩＦＯメモリからの読出
しを可能とし、ＣＰＵの負荷を軽減し、並列処理ができ
るカウント機能付きＦＩＦＯメモリを得ることを目的と
する。
【０００４】
【課題を解決するための手段】本発明のカウント機能付
きＦＩＦＯメモリは、ＦＩＦＯメモリと、このＦＩＦＯ
メモリへのデータ書き込みパルスをカウントするカウン
ト回路と、上記ＦＩＦＯメモリ内のデータ蓄積量を設定
するデータ蓄積量設定回路と、上記カウント回路のカウ
ント値と上記データ蓄積量設定回路の設定値を比較する
比較回路と、この比較回路の出力に応じて割り込みを発
生させる割り込み発生回路を備えるものである。
きＦＩＦＯメモリは、ＦＩＦＯメモリと、このＦＩＦＯ
メモリへのデータ書き込みパルスをカウントするカウン
ト回路と、上記ＦＩＦＯメモリ内のデータ蓄積量を設定
するデータ蓄積量設定回路と、上記カウント回路のカウ
ント値と上記データ蓄積量設定回路の設定値を比較する
比較回路と、この比較回路の出力に応じて割り込みを発
生させる割り込み発生回路を備えるものである。
【０００５】
【作用】本発明においては、データ処理時間の異なるＣ
ＰＵ間でデータの送受信を行う場合、受信側のＣＰＵは
任意のデータ量がＦＩＦＯメモリ内に蓄積されて割り込
みが発生するまでの間、ＦＩＦＯメモリ内のデータ蓄積
量をポーリングする必要がないようにする。
ＰＵ間でデータの送受信を行う場合、受信側のＣＰＵは
任意のデータ量がＦＩＦＯメモリ内に蓄積されて割り込
みが発生するまでの間、ＦＩＦＯメモリ内のデータ蓄積
量をポーリングする必要がないようにする。
【０００６】
【実施例】つぎに本発明について図面を参照して説明す
る。図１は本発明の一実施例を示すブロック図である。
この図１において、１は本発明のカウント機能付きＦＩ
ＦＯメモリ、２はＦＩＦＯメモリ、３はこのＦＩＦＯメ
モリ２へのデータ書き込みパルスをカウントするカウン
ト回路、４はＦＩＦＯメモリ２内のデータ蓄積量を設定
するデータ蓄積量設定回路、５はカウント回路３のカウ
ント値とデータ蓄積量設定回路４の設定値を比較する比
較回路、６はこの比較回路５の出力に応じて割り込みを
発生させる割り込み発生回路、７はＦＩＦＯメモリ２内
に蓄積したデータ量を出力するデータ蓄積量レジスタ回
路、８および９は処理時間の異なるＣＰＵ−ＡおよびＣ
ＰＵ−Ｂである。
る。図１は本発明の一実施例を示すブロック図である。
この図１において、１は本発明のカウント機能付きＦＩ
ＦＯメモリ、２はＦＩＦＯメモリ、３はこのＦＩＦＯメ
モリ２へのデータ書き込みパルスをカウントするカウン
ト回路、４はＦＩＦＯメモリ２内のデータ蓄積量を設定
するデータ蓄積量設定回路、５はカウント回路３のカウ
ント値とデータ蓄積量設定回路４の設定値を比較する比
較回路、６はこの比較回路５の出力に応じて割り込みを
発生させる割り込み発生回路、７はＦＩＦＯメモリ２内
に蓄積したデータ量を出力するデータ蓄積量レジスタ回
路、８および９は処理時間の異なるＣＰＵ−ＡおよびＣ
ＰＵ−Ｂである。
【０００７】つぎにこの図１に示す実施例の動作を説明
する。まず、ＣＰＵ−Ａ８からＦＩＦＯメモリ２にデー
タが書き込まれると、書き込みパルスによりカウント回
路３は加算され、このカウント値を予めＣＰＵ−Ｂ９に
よりデータ蓄積量設定回路４に設定されている設定値と
比較回路５で比較する。そして、カウント回路３のカウ
ント値がデータ蓄積量設定回路４に設定されている設定
値と一致もしくは大きくなったならば、割り込み発生回
路６からＣＰＵ−Ｂ９に対して割り込み信号を出力し続
ける。これは、ＦＩＦＯメモリ２内にＣＰＵ−Ｂ９が設
定した任意のデータ量が蓄積したことを意味する。
する。まず、ＣＰＵ−Ａ８からＦＩＦＯメモリ２にデー
タが書き込まれると、書き込みパルスによりカウント回
路３は加算され、このカウント値を予めＣＰＵ−Ｂ９に
よりデータ蓄積量設定回路４に設定されている設定値と
比較回路５で比較する。そして、カウント回路３のカウ
ント値がデータ蓄積量設定回路４に設定されている設定
値と一致もしくは大きくなったならば、割り込み発生回
路６からＣＰＵ−Ｂ９に対して割り込み信号を出力し続
ける。これは、ＦＩＦＯメモリ２内にＣＰＵ−Ｂ９が設
定した任意のデータ量が蓄積したことを意味する。
【０００８】つぎに、これによりＣＰＵ−Ｂ９はＦＩＦ
Ｏメモリ２からデータ蓄積量設定回路４に設定した設定
値分のデータを一度に読出すことができる。なお、ＣＰ
Ｕ−Ｂ９からデータの読み出しがあると、ＣＰＵ−Ｂ９
からの読み出しパルスによりカウント回路３は減算さ
れ、このカウント回路３のカウント値は予めＣＰＵ−Ｂ
９によりデータ蓄積量設定回路４に設定されている設定
値よりも小さくなるので、割り込み発生回路６からＣＰ
Ｕ−Ｂ９に対して出力されていた割り込み信号は消滅す
る。
Ｏメモリ２からデータ蓄積量設定回路４に設定した設定
値分のデータを一度に読出すことができる。なお、ＣＰ
Ｕ−Ｂ９からデータの読み出しがあると、ＣＰＵ−Ｂ９
からの読み出しパルスによりカウント回路３は減算さ
れ、このカウント回路３のカウント値は予めＣＰＵ−Ｂ
９によりデータ蓄積量設定回路４に設定されている設定
値よりも小さくなるので、割り込み発生回路６からＣＰ
Ｕ−Ｂ９に対して出力されていた割り込み信号は消滅す
る。
【０００９】また、ＦＩＦＯメモリ２内に蓄積したデー
タ量を出力するデータ蓄積量レジスタ回路７を設けるこ
とにより、ＣＰＵ−Ｂ９はこのＣＰＵ−Ｂ９が設定した
任意のデータ量がＦＩＦＯメモリ２内に蓄積したことを
意味する割り込み信号が発生する前であっても、ＦＩＦ
Ｏメモリ２内に蓄積されているデータ量を正確に知るこ
ともできる。
タ量を出力するデータ蓄積量レジスタ回路７を設けるこ
とにより、ＣＰＵ−Ｂ９はこのＣＰＵ−Ｂ９が設定した
任意のデータ量がＦＩＦＯメモリ２内に蓄積したことを
意味する割り込み信号が発生する前であっても、ＦＩＦ
Ｏメモリ２内に蓄積されているデータ量を正確に知るこ
ともできる。
【００１０】
【発明の効果】以上説明したように本発明は、データ処
理時間の異なるＣＰＵ間でデータの送受信を行う場合、
受信側のＣＰＵは任意のデータ量がＦＩＦＯメモリ内に
蓄積されて割り込みが発生するまでの間、ＦＩＦＯメモ
リ内のデータ蓄積量をポーリングする必要がないように
したので、別の処理、すなわち、並列処理が可能にな
り、全体の処理の高速化が図れるという効果を有する。
理時間の異なるＣＰＵ間でデータの送受信を行う場合、
受信側のＣＰＵは任意のデータ量がＦＩＦＯメモリ内に
蓄積されて割り込みが発生するまでの間、ＦＩＦＯメモ
リ内のデータ蓄積量をポーリングする必要がないように
したので、別の処理、すなわち、並列処理が可能にな
り、全体の処理の高速化が図れるという効果を有する。
【図１】本発明の一実施例を示すブロック図である。
２ ＦＩＦＯメモリ ３ カウント回路 ４ データ蓄積量設定回路 ５ 比較回路 ６ 割り込み発生回路 ８ ＣＰＵ−Ａ ９ ＣＰＵ−Ｂ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年２月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】
【課題を解決するための手段】本発明のカウント機能付
きＦＩＦＯメモリは、ＦＩＦＯメモリと、このＦＩＦＯ
メモリへのデータ書き込みパルスをカウントするカウン
ト回路と、上記ＦＩＦＯメモリ内のデータ蓄積量を設定
するデータ蓄積量設定回路と、上記カウント回路のカウ
ント値と上記データ蓄積量設定回路の設定値を比較する
比較回路と、この比較回路の出力に応じて割り込みを発
生させる割り込み発生回路を備えるものである。また、
ＦＩＦＯメモリ内に蓄積したデータ量を出力するデータ
蓄積量レジスタ回路を設けたものである。
きＦＩＦＯメモリは、ＦＩＦＯメモリと、このＦＩＦＯ
メモリへのデータ書き込みパルスをカウントするカウン
ト回路と、上記ＦＩＦＯメモリ内のデータ蓄積量を設定
するデータ蓄積量設定回路と、上記カウント回路のカウ
ント値と上記データ蓄積量設定回路の設定値を比較する
比較回路と、この比較回路の出力に応じて割り込みを発
生させる割り込み発生回路を備えるものである。また、
ＦＩＦＯメモリ内に蓄積したデータ量を出力するデータ
蓄積量レジスタ回路を設けたものである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉野 晃 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (1)
- 【請求項１】 ＦＩＦＯメモリと、このＦＩＦＯメモリ
へのデータ書き込みパルスをカウントするカウント回路
と、前記ＦＩＦＯメモリ内のデータ蓄積量を設定するデ
ータ蓄積量設定回路と、前記カウント回路のカウント値
と前記データ蓄積量設定回路の設定値を比較する比較回
路と、この比較回路の出力に応じて割り込みを発生させ
る割り込み発生回路を備えることを特徴とするカウント
機能付きＦＩＦＯメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5135128A JPH06325565A (ja) | 1993-05-14 | 1993-05-14 | カウント機能付きｆｉｆｏメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5135128A JPH06325565A (ja) | 1993-05-14 | 1993-05-14 | カウント機能付きｆｉｆｏメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06325565A true JPH06325565A (ja) | 1994-11-25 |
Family
ID=15144472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5135128A Pending JPH06325565A (ja) | 1993-05-14 | 1993-05-14 | カウント機能付きｆｉｆｏメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06325565A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006023829A (ja) * | 2004-07-06 | 2006-01-26 | Toshiba Corp | データ取込装置とデータ取込方法 |
| JP2010262663A (ja) * | 2004-01-13 | 2010-11-18 | Seiko Instruments Inc | メモリインタフェース装置、メモリインタフェース方法、およびモデム装置 |
| US9135210B2 (en) | 2012-01-27 | 2015-09-15 | Tops Systems Corporation | Processor core and multi-core processor system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58164076A (ja) * | 1982-03-24 | 1983-09-28 | Fujitsu Ltd | 待行列制御方式 |
| JPH02105748A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | 信号転送装置 |
| JPH03243380A (ja) * | 1990-02-21 | 1991-10-30 | Ricoh Co Ltd | プリンタ装置 |
-
1993
- 1993-05-14 JP JP5135128A patent/JPH06325565A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58164076A (ja) * | 1982-03-24 | 1983-09-28 | Fujitsu Ltd | 待行列制御方式 |
| JPH02105748A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | 信号転送装置 |
| JPH03243380A (ja) * | 1990-02-21 | 1991-10-30 | Ricoh Co Ltd | プリンタ装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010262663A (ja) * | 2004-01-13 | 2010-11-18 | Seiko Instruments Inc | メモリインタフェース装置、メモリインタフェース方法、およびモデム装置 |
| JP2006023829A (ja) * | 2004-07-06 | 2006-01-26 | Toshiba Corp | データ取込装置とデータ取込方法 |
| JP4498038B2 (ja) * | 2004-07-06 | 2010-07-07 | 株式会社東芝 | データ取込装置 |
| US9135210B2 (en) | 2012-01-27 | 2015-09-15 | Tops Systems Corporation | Processor core and multi-core processor system |
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