JPS58164076A - 待行列制御方式 - Google Patents
待行列制御方式Info
- Publication number
- JPS58164076A JPS58164076A JP57046791A JP4679182A JPS58164076A JP S58164076 A JPS58164076 A JP S58164076A JP 57046791 A JP57046791 A JP 57046791A JP 4679182 A JP4679182 A JP 4679182A JP S58164076 A JPS58164076 A JP S58164076A
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Exchange Systems With Centralized Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｌａ） 発明の技術分野
本発明は待行列制御方式、特に一定長以下の待行列を保
持する機能を有する待行列制御回路における待行列制御
方式に関す。
持する機能を有する待行列制御回路における待行列制御
方式に関す。
山） 従来技術と問題点
第１図は、この種待行列制御回路における従来ある待行
列制御方式の一例を示す図である。第１図においては、
当該待行列制御回路に入力されるデータはメモリ１に一
旦格納されて待行列を形成し、到着順にサービスを提供
されるものとする。
列制御方式の一例を示す図である。第１図においては、
当該待行列制御回路に入力されるデータはメモリ１に一
旦格納されて待行列を形成し、到着順にサービスを提供
されるものとする。
第１図において、入力データａが全く受は付けられてい
ない状態では、計数器４および５の計数値は共にＯに設
定されている。合致回路６は両計数器４および５の計数
値を比較して待行列長を求める。現在は両者が一致して
いることから、待行列長＝Ｏ即ちメモリ１には入力デー
タａが全く格納されていないと判定し、入力制御回路７
からは入力可信号Ｃを出力させ、また出力制御回路８か
らは出力可信号のを出力を阻止させる。かかる状態で入
力データａがデータ入力信号すと共に入力されると、入
力制御回路７は該入力データａを一旦レジスタ２に蓄積
した後、メモリ１の計数器４により指定される番地（現
在はメモリ先頭番地１１）に格納した後、計数器４を一
歩進させる。以後入力データａが到来する度に、入力制
御回路７は前述の制御を繰り返し、該入力データａをメ
モリ１内の計数器４の指定する待行列末尾番地１２に順
次格納しては計数器４を歩進させる。かくして入力デー
タａの格納が続き、待行列長が次第に増加し、遂にメモ
リｌの記憶容量に達すると、計数器４の計数値（待行列
末尾番地１２）が計数器５の計数値（待行列先頭番地１
３）と一致する。合致回路６は待行列長が増加した結果
両針数値の一致を検出すると、入力制御回路７に入力可
信号Ｃの出力を停止させ、以後入力データａの入力を阻
止する。一方合致回路６は、計数器４の計数値（待行列
末尾番地１２）が計数器５の計数値（現在はＯ−メモリ
先頭番地１１）より増加すると、出力制御回路８に出力
可信号ｆを出力させる。該出力可信号ｆを検出した外部
装置は、出力制御回路８にデータ出力信号ｅを入力する
。該出力制御回路８は、メモリｌの計数器５により指定
される番地（現在はメモリ先頭番地１１）から最初に到
着した入力データａを抽出し、一旦レジスタ３に蓄積さ
せた後出力データｄとして出力し、更に計数器５を一歩
進させる。以後出力可信号ｆが入力される度に、出力制
御回路８は前述お制御を繰り返し、メモリ１内の計数器
５の指定する待行列先頭番地１３から出力データｄを順
次抽出しては計数器５を一歩進させる。
ない状態では、計数器４および５の計数値は共にＯに設
定されている。合致回路６は両計数器４および５の計数
値を比較して待行列長を求める。現在は両者が一致して
いることから、待行列長＝Ｏ即ちメモリ１には入力デー
タａが全く格納されていないと判定し、入力制御回路７
からは入力可信号Ｃを出力させ、また出力制御回路８か
らは出力可信号のを出力を阻止させる。かかる状態で入
力データａがデータ入力信号すと共に入力されると、入
力制御回路７は該入力データａを一旦レジスタ２に蓄積
した後、メモリ１の計数器４により指定される番地（現
在はメモリ先頭番地１１）に格納した後、計数器４を一
歩進させる。以後入力データａが到来する度に、入力制
御回路７は前述の制御を繰り返し、該入力データａをメ
モリ１内の計数器４の指定する待行列末尾番地１２に順
次格納しては計数器４を歩進させる。かくして入力デー
タａの格納が続き、待行列長が次第に増加し、遂にメモ
リｌの記憶容量に達すると、計数器４の計数値（待行列
末尾番地１２）が計数器５の計数値（待行列先頭番地１
３）と一致する。合致回路６は待行列長が増加した結果
両針数値の一致を検出すると、入力制御回路７に入力可
信号Ｃの出力を停止させ、以後入力データａの入力を阻
止する。一方合致回路６は、計数器４の計数値（待行列
末尾番地１２）が計数器５の計数値（現在はＯ−メモリ
先頭番地１１）より増加すると、出力制御回路８に出力
可信号ｆを出力させる。該出力可信号ｆを検出した外部
装置は、出力制御回路８にデータ出力信号ｅを入力する
。該出力制御回路８は、メモリｌの計数器５により指定
される番地（現在はメモリ先頭番地１１）から最初に到
着した入力データａを抽出し、一旦レジスタ３に蓄積さ
せた後出力データｄとして出力し、更に計数器５を一歩
進させる。以後出力可信号ｆが入力される度に、出力制
御回路８は前述お制御を繰り返し、メモリ１内の計数器
５の指定する待行列先頭番地１３から出力データｄを順
次抽出しては計数器５を一歩進させる。
出力データｄの抽出が進み、待行列長が次第に減少し、
遂に待行列長がＯとなると、計数器５の計ｉ値（待行列
先頭番地１３）が計数器４の計数値（待行列末尾番地１
２）とが一致する。合致回路６は待行列長が減少した結
果両針数値の一致を検出すると、再び出力制御回路８に
出力可信号ｆの送出を停止させる。
遂に待行列長がＯとなると、計数器５の計ｉ値（待行列
先頭番地１３）が計数器４の計数値（待行列末尾番地１
２）とが一致する。合致回路６は待行列長が減少した結
果両針数値の一致を検出すると、再び出力制御回路８に
出力可信号ｆの送出を停止させる。
以上の説明から明らかな如く、従来ある待行列制御方式
においては、待行列長がメモリ１の記憶容量に達した場
合は入力可信号Ｃの停止により、また待行列長が０にな
った場合は出力可信号ｆの停止により表示することが可
能であるが、それ以外の状態は表示出来ないので、待行
列の適切な制御には必ずしも充分では無い。
においては、待行列長がメモリ１の記憶容量に達した場
合は入力可信号Ｃの停止により、また待行列長が０にな
った場合は出力可信号ｆの停止により表示することが可
能であるが、それ以外の状態は表示出来ないので、待行
列の適切な制御には必ずしも充分では無い。
（ｃｌ 発明の目的
本発明の目的は、前述の如き従来ある待行列制御方式の
欠点を除去し、待行列長が予め定められた任意の状態に
達した場合に、外部に表示を可能とし、待行列長の合理
的な制御を実現することに在る。
１ｆｄ＋
発明の構成 この目的は、一定長以下の待行列を保持する機能を有す
る待行列制御回路において、前記待行列長の基準値と、
比較条件とを設定する手段を設け、前記待行列長と前記
基準値とを比較の結果、前記比較条件を満足した場合に
条件合致信号を出力することにより達成される。
欠点を除去し、待行列長が予め定められた任意の状態に
達した場合に、外部に表示を可能とし、待行列長の合理
的な制御を実現することに在る。
１ｆｄ＋
発明の構成 この目的は、一定長以下の待行列を保持する機能を有す
る待行列制御回路において、前記待行列長の基準値と、
比較条件とを設定する手段を設け、前記待行列長と前記
基準値とを比較の結果、前記比較条件を満足した場合に
条件合致信号を出力することにより達成される。
（ｅｌ 発明の実施例
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例による待行列制御方式を示す
図であり、第３図は第２図における待行列長基準値およ
び比較条件値の一例を示す図である。
図であり、第３図は第２図における待行列長基準値およ
び比較条件値の一例を示す図である。
なお、全図を通じて同一符号は同一対象物を示す。
第２図においては、合致回路６（第１図）の代りに比較
回路２３が設けられ、待行列長基準値ｇを設定するレジ
スタ２１と、比較条件値りを設定するレジスタ２２とが
新たに設けられている。待行列長基準値ｇは第３図に示
される如く、８ビツトから構成され、メモリ１に格納さ
れる待行列長を比較する基準値を与える。また比較条件
値りは第３図に示される如く、前記待行列長と待行列長
基準値ｇとの比較条件を与える。比較回路２３は第１図
における合致回路６と同様に、計数器４の計数値（待行
列末尾番地１２）と計数器５の針数値（待行列先頭番地
１３）とを比較を比較することにより待行列長を求め、
入力制御回路７の出力する入力可信号Ｃおよび出力制御
回路８の出力する出力可信号ｆを制御するのみならず、
該待行列長とレジスタ２１から供給される待行列長基準
値ｇとを比較し、レジスタ２２から供給される比較条件
値りを満足することを検出した場合に、条件合致信号ｉ
を出力する。
回路２３が設けられ、待行列長基準値ｇを設定するレジ
スタ２１と、比較条件値りを設定するレジスタ２２とが
新たに設けられている。待行列長基準値ｇは第３図に示
される如く、８ビツトから構成され、メモリ１に格納さ
れる待行列長を比較する基準値を与える。また比較条件
値りは第３図に示される如く、前記待行列長と待行列長
基準値ｇとの比較条件を与える。比較回路２３は第１図
における合致回路６と同様に、計数器４の計数値（待行
列末尾番地１２）と計数器５の針数値（待行列先頭番地
１３）とを比較を比較することにより待行列長を求め、
入力制御回路７の出力する入力可信号Ｃおよび出力制御
回路８の出力する出力可信号ｆを制御するのみならず、
該待行列長とレジスタ２１から供給される待行列長基準
値ｇとを比較し、レジスタ２２から供給される比較条件
値りを満足することを検出した場合に、条件合致信号ｉ
を出力する。
以上の説明から明らかな如く、本実施例によれば、メモ
リ１内の待行列が待行列長基準値ｇと比較し、比較条件
値りに合致したことを条件合致信号ｉにより表示するこ
とが可能となる。
リ１内の待行列が待行列長基準値ｇと比較し、比較条件
値りに合致したことを条件合致信号ｉにより表示するこ
とが可能となる。
なお、第２図および第３図はあく迄本発明の一実施例に
過ぎず、例えば待行列長基準値ｇおよび比較条件値りの
形式は、図示されるものに限定されることは無く、他に
幾多の変形が考慮されるが、何れの場合にも本発明の効
果は変らない。また待行列長基準値を二種類（ｇ、ｇ′
）与え、ｇ〈待行列長＜ｇ’の様に条件の精度を上げる
ことも本発明に含まれる。また待行列制御方式の構成は
図示されるものに限定されることは無く、他に幾多の変
形が考慮されるが、何れの場合にも本発明の効果は変ら
ない。
過ぎず、例えば待行列長基準値ｇおよび比較条件値りの
形式は、図示されるものに限定されることは無く、他に
幾多の変形が考慮されるが、何れの場合にも本発明の効
果は変らない。また待行列長基準値を二種類（ｇ、ｇ′
）与え、ｇ〈待行列長＜ｇ’の様に条件の精度を上げる
ことも本発明に含まれる。また待行列制御方式の構成は
図示されるものに限定されることは無く、他に幾多の変
形が考慮されるが、何れの場合にも本発明の効果は変ら
ない。
ｉｆ） 発明の効果
以上、本発明によれば、前記待行列制御回路において、
待行列長が予め定められた任意の状態に達した場合に、
外部に表示可能となり、待行列の一層合理的な制御が実
現可能となる。
待行列長が予め定められた任意の状態に達した場合に、
外部に表示可能となり、待行列の一層合理的な制御が実
現可能となる。
第１図は従来ある待行列制御方式の一例を示す図、第２
図は本発明の一実施例による待行列制御方式を示す図、
第３図は第２図における待行列長基準値および比較条件
値の一例を示す図である。 図において、１はメモリ、２．３．２１および２２はレ
ジスタ、４および５は計数器、６は合致回路、７は入力
制御回路、８は出力制御回路、１１はメモリ先頭番地、
１２は待行列末尾番地、１３は待行列先頭番地、２３は
比較回路、ａは入力データ、ｂはデータ入力信号、Ｃは
入力可信号、ｄは出力データ、ｅはデータ出力信号、ｆ
は出方可信号、ｇは待行列長基準値、ｈは比較条件値、
ｉは条件合致信号、を示す。 邦 １ 図 り、。 （メン 壱玖１畠号 ２） （り 出ｆＴ亀予 望 晃 ２ 図 ｏｏｌ： 椅竹夕１＆ ≦ ２ｑどき １＝ｆｏｒ
ｏ：” ≧ １；二 、。 ＯＩｆ： ′−＜メ ・・ ｆｏｏ： −Ｉ ＞３ 、。 ７０ｆ ： ・Ｉ ＝ ツ 〜ｒｔｏ：
ｔ 日−１ｉ＝ １ｔ１７ ：
’ミＯ 第 ３ 園
図は本発明の一実施例による待行列制御方式を示す図、
第３図は第２図における待行列長基準値および比較条件
値の一例を示す図である。 図において、１はメモリ、２．３．２１および２２はレ
ジスタ、４および５は計数器、６は合致回路、７は入力
制御回路、８は出力制御回路、１１はメモリ先頭番地、
１２は待行列末尾番地、１３は待行列先頭番地、２３は
比較回路、ａは入力データ、ｂはデータ入力信号、Ｃは
入力可信号、ｄは出力データ、ｅはデータ出力信号、ｆ
は出方可信号、ｇは待行列長基準値、ｈは比較条件値、
ｉは条件合致信号、を示す。 邦 １ 図 り、。 （メン 壱玖１畠号 ２） （り 出ｆＴ亀予 望 晃 ２ 図 ｏｏｌ： 椅竹夕１＆ ≦ ２ｑどき １＝ｆｏｒ
ｏ：” ≧ １；二 、。 ＯＩｆ： ′−＜メ ・・ ｆｏｏ： −Ｉ ＞３ 、。 ７０ｆ ： ・Ｉ ＝ ツ 〜ｒｔｏ：
ｔ 日−１ｉ＝ １ｔ１７ ：
’ミＯ 第 ３ 園
Claims (1)
- 一定長以下の待行列を保持する機能を有する待行列制御
回路において、前記待行列長の基準値と比較条件とを設
定する手段を設け、前記待行列長と前記基準値とを比較
の結果、前記比較条件を満足した場合に条件合致信号を
出力することを特徴とする待行列制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57046791A JPS58164076A (ja) | 1982-03-24 | 1982-03-24 | 待行列制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57046791A JPS58164076A (ja) | 1982-03-24 | 1982-03-24 | 待行列制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58164076A true JPS58164076A (ja) | 1983-09-28 |
Family
ID=12757149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57046791A Pending JPS58164076A (ja) | 1982-03-24 | 1982-03-24 | 待行列制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58164076A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6246343A (ja) * | 1985-08-23 | 1987-02-28 | Nec Corp | キユ−バツフアレジスタ |
| JPS62208493A (ja) * | 1986-03-06 | 1987-09-12 | Nec Corp | Ｆｉｆｏ書込み制御回路 |
| JPS62224828A (ja) * | 1986-03-25 | 1987-10-02 | Nec Corp | 情報処理装置 |
| JPS62236195A (ja) * | 1986-04-07 | 1987-10-16 | Sony Corp | メモリ装置 |
| JPH02137183A (ja) * | 1988-11-17 | 1990-05-25 | Matsushita Electric Ind Co Ltd | 先入れ先出し記憶装置 |
| JPH03142773A (ja) * | 1989-10-27 | 1991-06-18 | V M Technol Kk | 順序制御つきメモリ |
| JPH06325565A (ja) * | 1993-05-14 | 1994-11-25 | Nec Corp | カウント機能付きｆｉｆｏメモリ |
-
1982
- 1982-03-24 JP JP57046791A patent/JPS58164076A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6246343A (ja) * | 1985-08-23 | 1987-02-28 | Nec Corp | キユ−バツフアレジスタ |
| JPH0516611B2 (ja) * | 1985-08-23 | 1993-03-04 | Nippon Electric Co | |
| JPS62208493A (ja) * | 1986-03-06 | 1987-09-12 | Nec Corp | Ｆｉｆｏ書込み制御回路 |
| JPS62224828A (ja) * | 1986-03-25 | 1987-10-02 | Nec Corp | 情報処理装置 |
| JPH06100968B2 (ja) * | 1986-03-25 | 1994-12-12 | 日本電気株式会社 | 情報処理装置 |
| JPS62236195A (ja) * | 1986-04-07 | 1987-10-16 | Sony Corp | メモリ装置 |
| JPH02137183A (ja) * | 1988-11-17 | 1990-05-25 | Matsushita Electric Ind Co Ltd | 先入れ先出し記憶装置 |
| JPH03142773A (ja) * | 1989-10-27 | 1991-06-18 | V M Technol Kk | 順序制御つきメモリ |
| JPH06325565A (ja) * | 1993-05-14 | 1994-11-25 | Nec Corp | カウント機能付きｆｉｆｏメモリ |
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