JPS5812034A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS5812034A JPS5812034A JP56110522A JP11052281A JPS5812034A JP S5812034 A JPS5812034 A JP S5812034A JP 56110522 A JP56110522 A JP 56110522A JP 11052281 A JP11052281 A JP 11052281A JP S5812034 A JPS5812034 A JP S5812034A
- Authority
- JP
- Japan
- Prior art keywords
- reset
- reset signal
- program
- signal
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は情報処理装置％４１にマイクロプロセッサのハ
ード９スア回路の改良Ｋｌｌするものである◎マイクロ
プロセッサは与えられ九プログラムを順序よく自動的に
実行処理する能力をもつ情報処理装置である０そのハー
ドウェア回路の中には。
ード９スア回路の改良Ｋｌｌするものである◎マイクロ
プロセッサは与えられ九プログラムを順序よく自動的に
実行処理する能力をもつ情報処理装置である０そのハー
ドウェア回路の中には。
データの一時保持用しジスタ、状−指示用のフラグ、計
数回路等プログ２ム処理に必要な要素が数多く含まれて
いる０かかる４）ｌ１票はプログラム実行開始時あるい
紘プ鑓グツム実行中のある特定の状態０１１に初期状ｊ
ｌＫ設定されなければならない〇従来の！イクロプロセ
ッナは、内部の各要素を初期状１１にするために、一般
に、リセット端子と呼ばれる外部信号入力端子を有して
いる０そしてマイク−プロセッサにリセット動作を行な
わせるに紘−外部よりこのリセット端子に信号を与えな
ければならなかり九。従りて１例えばプロセッサが暴走
しえ場合に、リセット動作を行１に−２てプログラムを
最初から実行させるには、従来外部にマイタ■プーセν
すを管理してリセット信号を発生する付属回路が必要で
あり１周辺回路が複雑になる欠点があう九。
数回路等プログ２ム処理に必要な要素が数多く含まれて
いる０かかる４）ｌ１票はプログラム実行開始時あるい
紘プ鑓グツム実行中のある特定の状態０１１に初期状ｊ
ｌＫ設定されなければならない〇従来の！イクロプロセ
ッナは、内部の各要素を初期状１１にするために、一般
に、リセット端子と呼ばれる外部信号入力端子を有して
いる０そしてマイク−プロセッサにリセット動作を行な
わせるに紘−外部よりこのリセット端子に信号を与えな
ければならなかり九。従りて１例えばプロセッサが暴走
しえ場合に、リセット動作を行１に−２てプログラムを
最初から実行させるには、従来外部にマイタ■プーセν
すを管理してリセット信号を発生する付属回路が必要で
あり１周辺回路が複雑になる欠点があう九。
即ち、ＩＩＩ図に回路を示すように、プロセッナｌａ内
部にリセット回路６を有し、このリセット回路６拡外部
０９セット制御回路２からリセット信号４が９４ツト端
子３を介して送られてきた時のみ応答するものである・
例えば、正常にマイクロプロセッサｌがプログラムを菰
行していると、一定の周期で管層信号５を出力する０そ
れを外部のリセット制御回路２で判断して、出方がなく
なるとマイクロプロセッサが暴走していると判断して、
リセット信号４をマイクロプロセッサｌに出力するよう
なプロセスでプログラム処理全管理していた。そのため
、管理信号出方回路及びその出力端子が別途必要となシ
回路設計及びプログラム管理の複雑化や製品価格の増大
等を招くと共に。
部にリセット回路６を有し、このリセット回路６拡外部
０９セット制御回路２からリセット信号４が９４ツト端
子３を介して送られてきた時のみ応答するものである・
例えば、正常にマイクロプロセッサｌがプログラムを菰
行していると、一定の周期で管層信号５を出力する０そ
れを外部のリセット制御回路２で判断して、出方がなく
なるとマイクロプロセッサが暴走していると判断して、
リセット信号４をマイクロプロセッサｌに出力するよう
なプロセスでプログラム処理全管理していた。そのため
、管理信号出方回路及びその出力端子が別途必要となシ
回路設計及びプログラム管理の複雑化や製品価格の増大
等を招くと共に。
リセットする場合には必ず外部から信号を入力しなけれ
ばならないため、リセット動作が遅く高速処理に不向き
であった。
ばならないため、リセット動作が遅く高速処理に不向き
であった。
本発明はリセット動作速度が高速で、かつリセット指示
信号を内部で発生する機能を有するマイクロプロセッサ
を提供する仁とを目的とする。
信号を内部で発生する機能を有するマイクロプロセッサ
を提供する仁とを目的とする。
本発明の情報処理装置は内部の制御部からリセット信号
を発生する手段を有し、外部リセット信号に関係なく装
置のリセット動作が行なえるようにし九〇とを特徴とす
る。
を発生する手段を有し、外部リセット信号に関係なく装
置のリセット動作が行なえるようにし九〇とを特徴とす
る。
本発明の一実施例を図面に基づいて説明する。
第２図は本発明の一実施例要部構成図である０マイクロ
プロセＶす１１はリセット信号１３を内部発生する制御
部１２を有する。又、リセット端子１５から入力される
外部からのリセット信号と内部で発生されたリセット信
号との双方を受は付けるリセット回路１４を含む。１６
は予め決められ喪各要素をリセットするための制御信号
である。
プロセＶす１１はリセット信号１３を内部発生する制御
部１２を有する。又、リセット端子１５から入力される
外部からのリセット信号と内部で発生されたリセット信
号との双方を受は付けるリセット回路１４を含む。１６
は予め決められ喪各要素をリセットするための制御信号
である。
本実施例ではりセット信号を内部発生する制御部は１メ
モリ（図示せず）から読み出される命令を解読するデコ
ーダ機能を有し、前記の命令が特定のコードＯ時リセッ
ト信号３を発生するように構成されてｂる。即ち１例え
ばメモリのプログラムエリアの中で、正常にプログラム
が実行される場合に使用されるエリア以外にはこのリセ
ット命令を書いておけばよい。この結果、プログラムの
暴走によシ正規のルーチンからはずれてもリセット命令
が読み出されるので自動的にリセット動作を行なわせる
ことが可能となる。従りて１外部にプ臀ダラム処理管理
用の回路を設ける必要もなく、かつ管理信号出力端子も
省略できる。しかも１外部からのリセット信号とは独立
に内部で自動的にリセット信号を発生できるので、リセ
ット動作が高速化される。
モリ（図示せず）から読み出される命令を解読するデコ
ーダ機能を有し、前記の命令が特定のコードＯ時リセッ
ト信号３を発生するように構成されてｂる。即ち１例え
ばメモリのプログラムエリアの中で、正常にプログラム
が実行される場合に使用されるエリア以外にはこのリセ
ット命令を書いておけばよい。この結果、プログラムの
暴走によシ正規のルーチンからはずれてもリセット命令
が読み出されるので自動的にリセット動作を行なわせる
ことが可能となる。従りて１外部にプ臀ダラム処理管理
用の回路を設ける必要もなく、かつ管理信号出力端子も
省略できる。しかも１外部からのリセット信号とは独立
に内部で自動的にリセット信号を発生できるので、リセ
ット動作が高速化される。
同、この様に内部にリセット信号発生回路手段を設ける
ことによって、プログラムの暴走時のみならず、プロセ
ッサが所定の状態になった時（例えばレジスタの内容や
フラグの内容を判断して）、自動的にリセット動作を行
なわしめるように構成することもできる０
ことによって、プログラムの暴走時のみならず、プロセ
ッサが所定の状態になった時（例えばレジスタの内容や
フラグの内容を判断して）、自動的にリセット動作を行
なわしめるように構成することもできる０
第１図は従来の回路構成図である。
１’−一−マイクロプロセッサ、 ２−−−外部回路。
３−−−−−リセット信号入力端子、４．、−１ｊセッ
ト信号、５−−−管理信号 ＠−−９セット回路０第２
図は本発明の一実施例の回路構成図である。
ト信号、５−−−管理信号 ＠−−９セット回路０第２
図は本発明の一実施例の回路構成図である。
Claims (1)
- 内部回路を初期状層に設足するリセット回路を有する情
報処理装置において、前記リセット回路を駆動するり七
ット制御信号を内部生成する手段を具備することを特徴
とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110522A JPS5812034A (ja) | 1981-07-15 | 1981-07-15 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110522A JPS5812034A (ja) | 1981-07-15 | 1981-07-15 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5812034A true JPS5812034A (ja) | 1983-01-24 |
Family
ID=14537926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56110522A Pending JPS5812034A (ja) | 1981-07-15 | 1981-07-15 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812034A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6019220A (ja) * | 1983-07-13 | 1985-01-31 | Fujitsu Ltd | マイクロコンピユ−タ |
-
1981
- 1981-07-15 JP JP56110522A patent/JPS5812034A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6019220A (ja) * | 1983-07-13 | 1985-01-31 | Fujitsu Ltd | マイクロコンピユ−タ |
| JPH046973B2 (ja) * | 1983-07-13 | 1992-02-07 | Fujitsu Ltd |
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