JP2675506B2 - マイクロプロセッサ装置 - Google Patents
マイクロプロセッサ装置Info
- Publication number
- JP2675506B2 JP2675506B2 JP5091364A JP9136493A JP2675506B2 JP 2675506 B2 JP2675506 B2 JP 2675506B2 JP 5091364 A JP5091364 A JP 5091364A JP 9136493 A JP9136493 A JP 9136493A JP 2675506 B2 JP2675506 B2 JP 2675506B2
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- JP
- Japan
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- interrupt
- instruction
- executed
- stack
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Description
【０００１】
【産業上の利用分野】本発明は、割込み機構を有するマ
イクロプロセッサ装置（以下、「ＭＰＵ」と略記するこ
とがある）に関する。
イクロプロセッサ装置（以下、「ＭＰＵ」と略記するこ
とがある）に関する。
【０００２】
【従来の技術】近年のＬＳＩ技術の発達によりコンピュ
ータシステムが１つのＬＳＩに搭載されたり、客先仕様
によるいわゆるカスタムＬＳＩの中にも中央処理装置
（ＣＰＵ）が搭載される等、ＬＳＩ中に種々の形でＭＰ
Ｕが搭載されてきている。このようなＭＰＵは、多数の
命令をあらかじめ定められた順序に従って順次実行する
機能のほか、通常、割込み信号を受け付けてその順序と
は異なる番地に分岐する割込み機構が備えられている。
複数の割込要因が存在する場合は、割込入力端子を複数
備えておいてどの割込入力端子から割込信号が入力され
たかに応じて分岐先が変更されたり、もしくは、割込信
号が入力されたことを受けて動作する割込み認識サイク
ルで取り込まれる割込みベクトルによって分岐先が定め
られる。
ータシステムが１つのＬＳＩに搭載されたり、客先仕様
によるいわゆるカスタムＬＳＩの中にも中央処理装置
（ＣＰＵ）が搭載される等、ＬＳＩ中に種々の形でＭＰ
Ｕが搭載されてきている。このようなＭＰＵは、多数の
命令をあらかじめ定められた順序に従って順次実行する
機能のほか、通常、割込み信号を受け付けてその順序と
は異なる番地に分岐する割込み機構が備えられている。
複数の割込要因が存在する場合は、割込入力端子を複数
備えておいてどの割込入力端子から割込信号が入力され
たかに応じて分岐先が変更されたり、もしくは、割込信
号が入力されたことを受けて動作する割込み認識サイク
ルで取り込まれる割込みベクトルによって分岐先が定め
られる。
【０００３】図３は命令が格納されたメモリ領域のアド
レスマップを示した図、図４は、ＭＰＵの実行シーケン
スの割込信号の入力時のタイミングチャート、図５は、
ＭＰＵの実行シーケンスの、割込ルーチン終了時のタイ
ミングチャートである。ここでは簡単のため、単一の割
込みのみが存在する場合について説明する。メインルー
チンは、１２３４番地，１２３５番地を含む領域に格納
されており、２０００番地以降には割込みルーチンが格
納されている。またＦＦＦＥ番地，ＦＦＦＦ番地は、割
込み時にプログラムカウンタＰＣの内容を退避させるた
めのスタック領域として使用される。
レスマップを示した図、図４は、ＭＰＵの実行シーケン
スの割込信号の入力時のタイミングチャート、図５は、
ＭＰＵの実行シーケンスの、割込ルーチン終了時のタイ
ミングチャートである。ここでは簡単のため、単一の割
込みのみが存在する場合について説明する。メインルー
チンは、１２３４番地，１２３５番地を含む領域に格納
されており、２０００番地以降には割込みルーチンが格
納されている。またＦＦＦＥ番地，ＦＦＦＦ番地は、割
込み時にプログラムカウンタＰＣの内容を退避させるた
めのスタック領域として使用される。
【０００４】図４，図５においてＣＬＫ，ＭＲＤ- ，Ｍ
ＷＲ- ，ＡＤ，ＤＡＴＡ，ＰＣ，ＩＮＴ- は、それぞれ
クロック，メモリリード，メモリライト，アドレス，デ
ータ，プログラムカウンタ，割込みの各信号を表わして
いる。図４に示すように、メインルーチン中の、１２３
４番地に格納された命令を実行している途中で割込信号
ＩＮＴ- がアサート（Ｌレベル）されたものとする。こ
の場合、１２３４番地の命令が終了すると割込み認識サ
イクルに入り、プログラムカウンタＰＣの、下位バイ
ト、上位バイトがそれぞれＦＦＦＦ番地，ＦＦＦＥ番地
に退避される。１２３４番地の命令が実行されるとプロ
グラムカウンタＰＣの内容はその次の１２３５番地を指
標しており、したがってここではプログラムカウンタＰ
Ｃの下位バイト“３５”がＦＦＦＦ番地に退避され、上
位バイト“１２”がＦＦＦＥ番地に退避される。その後
割込み処理に移り、割込みルーチンの先頭の２０００番
地に分岐する。
ＷＲ- ，ＡＤ，ＤＡＴＡ，ＰＣ，ＩＮＴ- は、それぞれ
クロック，メモリリード，メモリライト，アドレス，デ
ータ，プログラムカウンタ，割込みの各信号を表わして
いる。図４に示すように、メインルーチン中の、１２３
４番地に格納された命令を実行している途中で割込信号
ＩＮＴ- がアサート（Ｌレベル）されたものとする。こ
の場合、１２３４番地の命令が終了すると割込み認識サ
イクルに入り、プログラムカウンタＰＣの、下位バイ
ト、上位バイトがそれぞれＦＦＦＦ番地，ＦＦＦＥ番地
に退避される。１２３４番地の命令が実行されるとプロ
グラムカウンタＰＣの内容はその次の１２３５番地を指
標しており、したがってここではプログラムカウンタＰ
Ｃの下位バイト“３５”がＦＦＦＦ番地に退避され、上
位バイト“１２”がＦＦＦＥ番地に退避される。その後
割込み処理に移り、割込みルーチンの先頭の２０００番
地に分岐する。
【０００５】割込みルーチンが終了すると、ＦＦＦＥ番
地，ＦＦＦＦ番地にそれぞれ退避されているデータ“３
５”，“１２”が読み出されてプログラムカウンタに格
納され、“１２３５番地”を示すアドレス番号が出力さ
れて１２３５番地からメインルーチンの実行が再開され
る。ところで、ＭＰＵの中には、ユーザが自由に使用す
ることのできる割込み以外に、いわゆるデバック専用割
込みを持つものがある。デバック専用割込みとは、ユー
ザが作成したプログラムをデバックする際に、デバック
ソフトウェアが組込まれた、例えばインサーキットエミ
ュレータと呼ばれるデバック装置が使用する割込みであ
って、通常ユーザにはその使用が解放されていないもの
である。したがって、デバック割込みの有無によってユ
ーザが作成したプログラムの実行状況に変化があっては
ならず、ユーザにデバックのための割込みを意識させな
いために、そのデバック割込みによる割込み処理が終了
した時点ではそのデバック割込みを受け付けた時点と同
一の内部状態に戻すことが必要となる。
地，ＦＦＦＦ番地にそれぞれ退避されているデータ“３
５”，“１２”が読み出されてプログラムカウンタに格
納され、“１２３５番地”を示すアドレス番号が出力さ
れて１２３５番地からメインルーチンの実行が再開され
る。ところで、ＭＰＵの中には、ユーザが自由に使用す
ることのできる割込み以外に、いわゆるデバック専用割
込みを持つものがある。デバック専用割込みとは、ユー
ザが作成したプログラムをデバックする際に、デバック
ソフトウェアが組込まれた、例えばインサーキットエミ
ュレータと呼ばれるデバック装置が使用する割込みであ
って、通常ユーザにはその使用が解放されていないもの
である。したがって、デバック割込みの有無によってユ
ーザが作成したプログラムの実行状況に変化があっては
ならず、ユーザにデバックのための割込みを意識させな
いために、そのデバック割込みによる割込み処理が終了
した時点ではそのデバック割込みを受け付けた時点と同
一の内部状態に戻すことが必要となる。
【０００６】ところで、一般的なＭＰＵは、命令の実行
を停止するＨＡＬＴ命令をもっており、ＭＰＵは、この
ＨＡＬＴ命令を実行するとＨＡＬＴ状態となりそれ以降
の命令の実行が停止される。このＨＡＬＴ状態は、リセ
ットが行なわれることのほか、割込みが発生した場合も
解除される。これは、図４、図５を用いて説明したよう
に、例えば１２３４番地にＨＡＬＴ命令が格納されてい
た場合、そのＨＡＬＴ命令が実行されＨＡＬＴ状態とな
った時点ではプログラムカウンタにはその次の１２３５
番地が格納されており、したがって割込みルーチンが終
了すると１２３５番地に格納された命令が読み出されて
実行されるからである。
を停止するＨＡＬＴ命令をもっており、ＭＰＵは、この
ＨＡＬＴ命令を実行するとＨＡＬＴ状態となりそれ以降
の命令の実行が停止される。このＨＡＬＴ状態は、リセ
ットが行なわれることのほか、割込みが発生した場合も
解除される。これは、図４、図５を用いて説明したよう
に、例えば１２３４番地にＨＡＬＴ命令が格納されてい
た場合、そのＨＡＬＴ命令が実行されＨＡＬＴ状態とな
った時点ではプログラムカウンタにはその次の１２３５
番地が格納されており、したがって割込みルーチンが終
了すると１２３５番地に格納された命令が読み出されて
実行されるからである。
【０００７】
【発明が解決しようとする課題】ここで、ユーザが作成
したプログラムが実行されてＨＡＬＴ状態にあるとき
に、デバック割込みがあった場合に問題が生じる。すな
わち、デバック割込みの場合同一の内部状態に戻す必要
があるにも拘らず、上述のようにＨＡＬＴ状態が解除さ
れてしまい、割込み以前の内部状態に戻らないこととな
る。
したプログラムが実行されてＨＡＬＴ状態にあるとき
に、デバック割込みがあった場合に問題が生じる。すな
わち、デバック割込みの場合同一の内部状態に戻す必要
があるにも拘らず、上述のようにＨＡＬＴ状態が解除さ
れてしまい、割込み以前の内部状態に戻らないこととな
る。
【０００８】これを回避するために、ＨＡＬＴ命令の実
行中にデバック割込みを受け付けた場合のみ回路動作を
変更し、プログラムカウンタの内容を１だけデクリメン
トしてからスタックに待避するように回路を構成するこ
とが考えられる。しかしこのような回路を構成するとプ
ログラムカウンタの内容をデクリメントするための特別
のハードウェアが必要となり、回路規模の増大化をもた
らすことになる。
行中にデバック割込みを受け付けた場合のみ回路動作を
変更し、プログラムカウンタの内容を１だけデクリメン
トしてからスタックに待避するように回路を構成するこ
とが考えられる。しかしこのような回路を構成するとプ
ログラムカウンタの内容をデクリメントするための特別
のハードウェアが必要となり、回路規模の増大化をもた
らすことになる。
【０００９】本発明は、上記事情に鑑み、回路規模の増
加を最小限に押さえ、かつ上記のような場合に柔軟に対
処することのできる構成を備えたマイクロプロセッサ装
置を提供することを目的とする。
加を最小限に押さえ、かつ上記のような場合に柔軟に対
処することのできる構成を備えたマイクロプロセッサ装
置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成する本発
明のマイクロプロセッサ装置は、複数種類の命令を順次
実行するとともに、割込みを受け付けて割込み処理に分
岐するマイクロプロセッサ装置において、 （１）次に実行が予定されている命令が格納された、現
在実行中の命令が格納されたアドレスに連続するアドレ
スを指標するプログラムカウンタ （２）プログラムカウンタの内容が退避されるスタック （３）割込みを受け付けプログラムカウンタの内容をス
タックに退避した後割込み処理に分岐する割込み機構 （４）少なくとも１つの所定の割込みが受け付けられた
場合に、その所定の割込みが受け付けられた際に実行さ
れていた命令が、命令の実行を停止させるＨＡＬＴ命令
であるか否かに応じて分岐先を選択する分岐先選択機構（５）上記複数種類の命令にスタックの内容の書換えを
指示する命令を含み該命令に応じて上記スタックの内容
を書き換えるスタック書換機構を備え、 上記所定の割込
みが受け付けられた際に実行されていた命令がＨＡＬＴ
命令であった場合の分岐先の割込みプログラムで、スタ
ックの内容を上記所定の割込みが受け付けられた際に実
行されていたＨＡＬＴ命令が格納されたアドレスに書き
換え、その割り込みプログラムから戻ったときに再びＨ
ＡＬＴ命令を実行するようにした ことを特徴とするもの
である。
明のマイクロプロセッサ装置は、複数種類の命令を順次
実行するとともに、割込みを受け付けて割込み処理に分
岐するマイクロプロセッサ装置において、 （１）次に実行が予定されている命令が格納された、現
在実行中の命令が格納されたアドレスに連続するアドレ
スを指標するプログラムカウンタ （２）プログラムカウンタの内容が退避されるスタック （３）割込みを受け付けプログラムカウンタの内容をス
タックに退避した後割込み処理に分岐する割込み機構 （４）少なくとも１つの所定の割込みが受け付けられた
場合に、その所定の割込みが受け付けられた際に実行さ
れていた命令が、命令の実行を停止させるＨＡＬＴ命令
であるか否かに応じて分岐先を選択する分岐先選択機構（５）上記複数種類の命令にスタックの内容の書換えを
指示する命令を含み該命令に応じて上記スタックの内容
を書き換えるスタック書換機構を備え、 上記所定の割込
みが受け付けられた際に実行されていた命令がＨＡＬＴ
命令であった場合の分岐先の割込みプログラムで、スタ
ックの内容を上記所定の割込みが受け付けられた際に実
行されていたＨＡＬＴ命令が格納されたアドレスに書き
換え、その割り込みプログラムから戻ったときに再びＨ
ＡＬＴ命令を実行するようにした ことを特徴とするもの
である。
【００１１】ここで、上記本発明において、上記スタッ
ク書換機構は、典型的には、上記所定の割込みが受け付
けられた際に実行されていた命令がＨＡＬＴ命令であっ
た場合の分岐先の割込みプログラムで、上記スタックの
内容をデクリメントすることにより、そのスタックの内
容を上記所定の割込みが受け付けられた際に実行されて
いたＨＡＬＴ命令が格納されたアドレスに書き換えるよ
うに構成される。
ク書換機構は、典型的には、上記所定の割込みが受け付
けられた際に実行されていた命令がＨＡＬＴ命令であっ
た場合の分岐先の割込みプログラムで、上記スタックの
内容をデクリメントすることにより、そのスタックの内
容を上記所定の割込みが受け付けられた際に実行されて
いたＨＡＬＴ命令が格納されたアドレスに書き換えるよ
うに構成される。
【００１２】
【作用】本発明のマイクロプロセッサ装置（ＭＰＵ）
は、所定の割込みが受け付けられた場合に、その割込み
が受け付けられた際に実行されていた命令がＨＡＬＴ命
令であるかそれ以外の命令であるかに応じて分岐先が選
択される構成を有しているため、例えばＨＡＬＴ命令が
実行されている途中で上記割込みが受け付けられた場合
は、その分岐先で、プログラムカウンタの内容が退避さ
れたスタックの内容をソフトウェアでデクリメントする
ことにより、デバック割込みに対処することができる。
は、所定の割込みが受け付けられた場合に、その割込み
が受け付けられた際に実行されていた命令がＨＡＬＴ命
令であるかそれ以外の命令であるかに応じて分岐先が選
択される構成を有しているため、例えばＨＡＬＴ命令が
実行されている途中で上記割込みが受け付けられた場合
は、その分岐先で、プログラムカウンタの内容が退避さ
れたスタックの内容をソフトウェアでデクリメントする
ことにより、デバック割込みに対処することができる。
【００１３】また、上記のように構成した場合のハード
ウェアの増加は、ＨＡＬＴ命令であるか否かに応じて分
岐先を変えるだけの極く小規模の増加にとどまり、ハー
ドウェア量は実質的にはほとんど増加しない。
ウェアの増加は、ＨＡＬＴ命令であるか否かに応じて分
岐先を変えるだけの極く小規模の増加にとどまり、ハー
ドウェア量は実質的にはほとんど増加しない。
【００１４】
【実施例】以下、本発明の実施例につい説明する。図
１，図２は本発明の一実施例のＭＰＵの実行シーケンス
の、それぞれ、所定の割込みが入力されたときのタイミ
ングチャート、割込ルーチン終了時のタイミングチャー
トであり、前述した説明における、それぞれ図４，図５
に対応するものである。
１，図２は本発明の一実施例のＭＰＵの実行シーケンス
の、それぞれ、所定の割込みが入力されたときのタイミ
ングチャート、割込ルーチン終了時のタイミングチャー
トであり、前述した説明における、それぞれ図４，図５
に対応するものである。
【００１５】１２３４番地に格納された命令の実行中に
割込信号ＩＮＴ- がアサート（Ｌレベル）され、割込み
認識サイクルでプログラムカウンタの値“１２３５”の
下位バイト、上位バイトが、それぞれ、スタックとして
用いられるＦＦＦＦ番地、ＦＦＦＥ番地に退避され、そ
の後割込み処理が実行されるが、その際の分岐先、即
ち、図１に示すタイミングチャートの矢印Ａで示す部分
のアドレスが１２３４番地に格納された命令によって異
なる。例えば１２３４番地にＨＡＬＴ命令が格納されて
おり、このＨＡＬＴ命令の実行中に割込信号ＩＮＴ- が
入力された場合は例えば２０００番地に分岐し、１２３
４番地にＨＡＬＴ命令以外の命令が格納されており、そ
のＨＡＬＴ命令以外の命令の実行中に割込信号ＩＮＴ-
が入力された場合は、例えば２０１０番地に分岐する。
そして２０００番地から２００Ｆ番地までの間に、ＦＦ
ＦＥ番地，ＦＦＦＦ番地に格納された“１２３５”を読
み出し、これをデクリメントして“１２３４”を生成
し、再度ＦＦＦＥ番地，ＦＦＦＦ番地に格納しておく。
こうすることにより、図２に示すように、割込み処理が
終了したとき、割込みを受け付けた時点でＨＡＬＴ命令
が実行中であった場合のみ再度１２３４番地に格納され
たＨＡＬＴ命令が実行されてＨＡＬＴ状態となり、割込
みを受け付けた時点でＨＡＬＴ命令以外の命令が実行さ
れていた場合は、割込み処理終了後は、その命令の次の
命令、即ち１２３５番地に格納されている命令が実行さ
れることになる。
割込信号ＩＮＴ- がアサート（Ｌレベル）され、割込み
認識サイクルでプログラムカウンタの値“１２３５”の
下位バイト、上位バイトが、それぞれ、スタックとして
用いられるＦＦＦＦ番地、ＦＦＦＥ番地に退避され、そ
の後割込み処理が実行されるが、その際の分岐先、即
ち、図１に示すタイミングチャートの矢印Ａで示す部分
のアドレスが１２３４番地に格納された命令によって異
なる。例えば１２３４番地にＨＡＬＴ命令が格納されて
おり、このＨＡＬＴ命令の実行中に割込信号ＩＮＴ- が
入力された場合は例えば２０００番地に分岐し、１２３
４番地にＨＡＬＴ命令以外の命令が格納されており、そ
のＨＡＬＴ命令以外の命令の実行中に割込信号ＩＮＴ-
が入力された場合は、例えば２０１０番地に分岐する。
そして２０００番地から２００Ｆ番地までの間に、ＦＦ
ＦＥ番地，ＦＦＦＦ番地に格納された“１２３５”を読
み出し、これをデクリメントして“１２３４”を生成
し、再度ＦＦＦＥ番地，ＦＦＦＦ番地に格納しておく。
こうすることにより、図２に示すように、割込み処理が
終了したとき、割込みを受け付けた時点でＨＡＬＴ命令
が実行中であった場合のみ再度１２３４番地に格納され
たＨＡＬＴ命令が実行されてＨＡＬＴ状態となり、割込
みを受け付けた時点でＨＡＬＴ命令以外の命令が実行さ
れていた場合は、割込み処理終了後は、その命令の次の
命令、即ち１２３５番地に格納されている命令が実行さ
れることになる。
【００１６】尚、割込みを受け付けた時点で実行されて
いた命令がＨＡＬＴ命令であるか否かにより、互いに異
なる番地、例えば上述のように２０００番地と２０１０
番地に分岐しても、命令に寄らず同一の処理を行ないた
い場合は、２０００番地に２０１０番地へ分岐するよう
分岐命令を格納するか、２０００番地から２００Ｆ番地
に何も処理を行なわないことを指示するＮＯＰ命令を格
納することにより対処することができる。
いた命令がＨＡＬＴ命令であるか否かにより、互いに異
なる番地、例えば上述のように２０００番地と２０１０
番地に分岐しても、命令に寄らず同一の処理を行ないた
い場合は、２０００番地に２０１０番地へ分岐するよう
分岐命令を格納するか、２０００番地から２００Ｆ番地
に何も処理を行なわないことを指示するＮＯＰ命令を格
納することにより対処することができる。
【００１７】
【発明の効果】以上説明したように、本発明のマイクロ
プロセッサ装置（ＭＰＵ）は、所定の割込みが受け付け
られた場合に、その割込みが受け付けられた際に実行さ
れていた命令の種類、すなわちＨＡＬＴ命令とそれ以外
の命令とに応じて分岐先が選択される構成を有している
ため、例えばＨＡＬＴ命令が実行されている途中で上記
割込みが受け付けられた場合は、その分岐先で、プログ
ラムカウンタの内容が退避されたスタックの内容をソフ
トウェアでデクリメントすることにより、デバック割込
みに対処することができる。またこれを実現するための
ハードウェアの増加は極くわずかである。
プロセッサ装置（ＭＰＵ）は、所定の割込みが受け付け
られた場合に、その割込みが受け付けられた際に実行さ
れていた命令の種類、すなわちＨＡＬＴ命令とそれ以外
の命令とに応じて分岐先が選択される構成を有している
ため、例えばＨＡＬＴ命令が実行されている途中で上記
割込みが受け付けられた場合は、その分岐先で、プログ
ラムカウンタの内容が退避されたスタックの内容をソフ
トウェアでデクリメントすることにより、デバック割込
みに対処することができる。またこれを実現するための
ハードウェアの増加は極くわずかである。
【図１】本発明の一実施例のＭＰＵの実行シーケンス
の、所定の割込みが入力されたときのタイミングチャー
トである。
の、所定の割込みが入力されたときのタイミングチャー
トである。
【図２】本発明の一実施例のＭＰＵの実行シーケンス
の、割込ルーチン終了時のタイミングチャートである。
の、割込ルーチン終了時のタイミングチャートである。
【図３】命令が格納されたメモリ領域のアドレスマップ
を示した図である。
を示した図である。
【図４】ＣＰＵの実行シーケンスの、割込信号の入力時
のタイミングチャートである。
のタイミングチャートである。
【図５】ＣＰＵの実行シーケンスの、割込ルーチン終了
時のタイミングチャートである。
時のタイミングチャートである。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−22387（ＪＰ，Ａ) 特開 平２−191042（ＪＰ，Ａ) 特開 昭59−182389（ＪＰ，Ａ) 特開 平５−257712（ＪＰ，Ａ) 英国特許出願公開2259167（ＧＢ，Ａ)
Claims (2)
- 【請求項１】 複数種類の命令を順次実行するととも
に、割込みを受け付けて割込み処理に分岐するマイクロ
プロセッサ装置において、 次に実行が予定されている命令が格納された、現在実行
中の命令が格納されたアドレスに連続するアドレスを指
標するプログラムカウンタと、 前記プログラムカウンタの内容が退避されるスタック
と、 割込みを受け付け前記プログラムカウンタの内容を前記
スタックに退避した後割込み処理に分岐する割込み機構
と、 少なくとも１つの所定の割込みが受け付けられた場合
に、該所定の割込みが受け付けられた際に実行されてい
た命令が、命令の実行を停止させるＨＡＬＴ命令である
か否かに応じて分岐先を選択する分岐先選択機構と、 前記複数種類の命令に前記スタックの内容の書換えを指
示する命令を含み該命令に応じて前記スタックの内容を
書き換えるスタック書換機構とを備え、 前記所定の割込みが受け付けられた際に実行されていた
命令がＨＡＬＴ命令であった場合の分岐先の割込みプロ
グラムで、前記スタックの内容を前記所定の割込みが受
け付けられた際に実行されていたＨＡＬＴ命令が格納さ
れたアドレスに書き換え、該割込みプログラムから戻っ
たときに再びＨＡＬＴ命令を実行するようにした ことを
特徴とするマイクロプロセッサ装置。 - 【請求項２】 前記スタック書換機構は、前記所定の割
込みが受け付けられた際に実行されていた命令がＨＡＬ
Ｔ命令であった場合の分岐先の割込みプログラムで、前
記スタックの内容をデクリメントすることにより、該ス
タックの内容を前記所定の割込みが受け付けられた際に
実行されていたＨＡＬＴ命令が格納されたアドレスに書
き換えるものであることを特徴とする請求項１記載のマ
イクロプロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5091364A JP2675506B2 (ja) | 1993-04-19 | 1993-04-19 | マイクロプロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5091364A JP2675506B2 (ja) | 1993-04-19 | 1993-04-19 | マイクロプロセッサ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06301552A JPH06301552A (ja) | 1994-10-28 |
| JP2675506B2 true JP2675506B2 (ja) | 1997-11-12 |
Family
ID=14024335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5091364A Expired - Fee Related JP2675506B2 (ja) | 1993-04-19 | 1993-04-19 | マイクロプロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2675506B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2259167A (en) | 1991-08-30 | 1993-03-03 | Intel Corp | Transparent system interrupts with automated halt state restart |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02191042A (ja) * | 1989-01-20 | 1990-07-26 | Fujitsu Ltd | 割込み制御方式 |
| JPH0522387A (ja) * | 1991-07-16 | 1993-01-29 | Nippon Business Syst Kk | 電話機 |
-
1993
- 1993-04-19 JP JP5091364A patent/JP2675506B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2259167A (en) | 1991-08-30 | 1993-03-03 | Intel Corp | Transparent system interrupts with automated halt state restart |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06301552A (ja) | 1994-10-28 |
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