JPS5819063A - 回線アダプタ - Google Patents
回線アダプタInfo
- Publication number
- JPS5819063A JPS5819063A JP56118274A JP11827481A JPS5819063A JP S5819063 A JPS5819063 A JP S5819063A JP 56118274 A JP56118274 A JP 56118274A JP 11827481 A JP11827481 A JP 11827481A JP S5819063 A JPS5819063 A JP S5819063A
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- JP
- Japan
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- memory
- register
- line
- character
- reception
- Prior art date
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- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、キャラクタバッファ方式の回線アダプタ、特
に、受信したビットをキャラクタに組立てる場合のビッ
トバッファ回路Ｅこ関するものである。
に、受信したビットをキャラクタに組立てる場合のビッ
トバッファ回路Ｅこ関するものである。
第１図に示すような、回線からの受信データを回線アダ
プタＬＡでキャラクタに組立て、通信制御装置ＬＣが、
回線アダプタＬＡからΦヤラクタ単位で受信データを引
取り、通信制御を行う一般的通信システムにおいて、通
信制御袋＠ＬＣが特殊な受信キャラクタを引取った場合
には、一時的にその受信キャラクタに関する処理時間が
長くなることかめる。
プタＬＡでキャラクタに組立て、通信制御装置ＬＣが、
回線アダプタＬＡからΦヤラクタ単位で受信データを引
取り、通信制御を行う一般的通信システムにおいて、通
信制御袋＠ＬＣが特殊な受信キャラクタを引取った場合
には、一時的にその受信キャラクタに関する処理時間が
長くなることかめる。
このような場合であっても、後続の受信データがオーバ
フローすることなく正常に受信できるよう、通信制御装
置ＬＣのキャラクタ処理時間を短縮させたもの、又は回
線アダプタＬＡに被数個のキャラクタバッファを設けた
ものが考えられている。
フローすることなく正常に受信できるよう、通信制御装
置ＬＣのキャラクタ処理時間を短縮させたもの、又は回
線アダプタＬＡに被数個のキャラクタバッファを設けた
ものが考えられている。
しかしながら、前者の方式は回線のビット伝送速度が高
速になったときに、通信制御装＠ＬＣのキャラクタ処理
時間の短縮が難かしくなって高度の通信制御機能夾現が
難かしくなる欠点がＴｏり、後者は回線アダプタＬＡの
回路が増大する欠点がめった。
速になったときに、通信制御装＠ＬＣのキャラクタ処理
時間の短縮が難かしくなって高度の通信制御機能夾現が
難かしくなる欠点がＴｏり、後者は回線アダプタＬＡの
回路が増大する欠点がめった。
本発明は従来の技術に内在する上記諸欠点を解消する為
になされたもので必り、従って本発明の目的は、通信制
御装置のヤヤラクタ処理時間の一時的なピーク値を緩和
する回線アダプタ及び複数個のキャラクタバッファ方式
に比較してノル−ドウエア量を減少させることができる
新規な回線アダプタを提供することにある。
になされたもので必り、従って本発明の目的は、通信制
御装置のヤヤラクタ処理時間の一時的なピーク値を緩和
する回線アダプタ及び複数個のキャラクタバッファ方式
に比較してノル−ドウエア量を減少させることができる
新規な回線アダプタを提供することにある。
本発明の上記目的は、受信キャラクタ組立用シフトレジ
スタと、組立完了した受信キャうフタを一時蓄積するバ
ッファレジスタと、これらの各種レジスタの動作を制御
し通信制御装置との入出力動作を制御する受信制御回路
とを有する回線アダプタの前記受信キャラクタ組立用シ
フトレジスタの前段に７アーストイン・ファーストアウ
トシフトメモリを設け、回線からの受信データビットを
前記ファーストイン拳ファーストアウトシフトメモリを
介して前記受信キャラクタ却立用シフトレジスタに入力
させ、更に直前に組立完了した受信キャラクタが前記通
信制御装置に引取られるまでの間は、前記ファーストイ
ン魯ファーストアウトシフトメモリから前記受信キャラ
クタ組立用シフトレジスタへの受信データビットの入力
を一時停止させるように制御する回線アダプタ１Ｇこよ
って達成される。
スタと、組立完了した受信キャうフタを一時蓄積するバ
ッファレジスタと、これらの各種レジスタの動作を制御
し通信制御装置との入出力動作を制御する受信制御回路
とを有する回線アダプタの前記受信キャラクタ組立用シ
フトレジスタの前段に７アーストイン・ファーストアウ
トシフトメモリを設け、回線からの受信データビットを
前記ファーストイン拳ファーストアウトシフトメモリを
介して前記受信キャラクタ却立用シフトレジスタに入力
させ、更に直前に組立完了した受信キャラクタが前記通
信制御装置に引取られるまでの間は、前記ファーストイ
ン魯ファーストアウトシフトメモリから前記受信キャラ
クタ組立用シフトレジスタへの受信データビットの入力
を一時停止させるように制御する回線アダプタ１Ｇこよ
って達成される。
以下本発明をその良好な一実施例Ｇこついて図面を参照
しながら詳細に説明する。
しながら詳細に説明する。
桔２図は本発明の一実施例を示すブロックｍｉでらり、
回線からの信号は回線アダプタＬＡに加えられる。この
回線アダプタＬＡにはファーストイン−ファーストアウ
トシフトメモリＦＩＦＯ、受信キャラクタ組立用シフト
レジスタＳＦＲ、受信中ヤラクタバツファレジスタＢＦ
Ｒ及び受信制御回路ＣＮＴが設けられており、回線から
の受信データピットハ第５図に示すファーストイン・フ
ァーストアウトシフトメモリＦＩＦＯのメモリ１が−１
でめれば、回線のビット伝送速度に同期したタイミング
でこのファーストイン・ファーストアウトシフトメモリ
のメモリ１に蓄積される。
回線からの信号は回線アダプタＬＡに加えられる。この
回線アダプタＬＡにはファーストイン−ファーストアウ
トシフトメモリＦＩＦＯ、受信キャラクタ組立用シフト
レジスタＳＦＲ、受信中ヤラクタバツファレジスタＢＦ
Ｒ及び受信制御回路ＣＮＴが設けられており、回線から
の受信データピットハ第５図に示すファーストイン・フ
ァーストアウトシフトメモリＦＩＦＯのメモリ１が−１
でめれば、回線のビット伝送速度に同期したタイミング
でこのファーストイン・ファーストアウトシフトメモリ
のメモリ１に蓄積される。
ファーストイン・ファーストアウトシフトメモリＦ Ｉ
ＦＯのメモリ１に蓄積された受信データは、ファースト
イン・ファーストアウトシフトメモリのメモリ２が６空
”になるのを待って、ファーストイン・ファーストアウ
トシフトメモリのメモリ２に移される。以降、この受信
データは同様の動作によりファーストイン・ファースト
アウトシフトメモリのメモリ竹に向ってファーストイン
・ファーストアウトシフトメモリの各ビットを移動する
。
ＦＯのメモリ１に蓄積された受信データは、ファースト
イン・ファーストアウトシフトメモリのメモリ２が６空
”になるのを待って、ファーストイン・ファーストアウ
トシフトメモリのメモリ２に移される。以降、この受信
データは同様の動作によりファーストイン・ファースト
アウトシフトメモリのメモリ竹に向ってファーストイン
・ファーストアウトシフトメモリの各ビットを移動する
。
受信制御回路ＣＮＴは回線のビット伝送速度より高速の
タイミングでファーストイン会ファーストアウトシフト
メモリのメモリ外の状態と受信キャラクタバッファレジ
スタＢＦＨの状態を検査し、ファーストイン・ファース
トアウトのメモリｓ 、６ｆ″満１で受信中ヤラクタバ
ツファレジスタＢＦＲが１空”の場合にはファーストイ
ン・ファーストアウトシフトメモリのメモリ負に格納さ
れている受信データビットを受信キャラクタ組立用シフ
トレジスタＳＦＨに入力させる。この直後、受信キャラ
クタ組立用シフトレジスタ５ＩＦＲが１キヤラクタの組
立完了を横用すると、その受信キャラクタを受信キャラ
クタバッファレジスタＢＦＨに転送する。受信キャラク
タが転送された受信キャラクタバッファレジスタＢＦＲ
は、この受信キャラクタが通信制御装置ＬＣに引取られ
るまで、ファーストイン・ファーストアウトシフトメモ
リＦＩＦＯから受信キャラクタ組立用シフトレジスタＥ
ＩＦ Ｒへの受信データビットの入力を禁止するために
、受信キャラクタバッファレジスタＢＦＲ″′満”の表
示を受信制御回路Ｃ）ＪＴに表示する。
タイミングでファーストイン会ファーストアウトシフト
メモリのメモリ外の状態と受信キャラクタバッファレジ
スタＢＦＨの状態を検査し、ファーストイン・ファース
トアウトのメモリｓ 、６ｆ″満１で受信中ヤラクタバ
ツファレジスタＢＦＲが１空”の場合にはファーストイ
ン・ファーストアウトシフトメモリのメモリ負に格納さ
れている受信データビットを受信キャラクタ組立用シフ
トレジスタＳＦＨに入力させる。この直後、受信キャラ
クタ組立用シフトレジスタ５ＩＦＲが１キヤラクタの組
立完了を横用すると、その受信キャラクタを受信キャラ
クタバッファレジスタＢＦＨに転送する。受信キャラク
タが転送された受信キャラクタバッファレジスタＢＦＲ
は、この受信キャラクタが通信制御装置ＬＣに引取られ
るまで、ファーストイン・ファーストアウトシフトメモ
リＦＩＦＯから受信キャラクタ組立用シフトレジスタＥ
ＩＦ Ｒへの受信データビットの入力を禁止するために
、受信キャラクタバッファレジスタＢＦＲ″′満”の表
示を受信制御回路Ｃ）ＪＴに表示する。
又、回線のビット伝送速度に同期したタイミングが出力
されたとき、ファーストイン・ファーストアウトシフト
メモリのメモリ１が満”の状態で受信データビットを蓄
積できずにオーバフローする場合には、受信制御回路Ｃ
ＮＴはオーバフローの検出を通信制御装置ＬＣに通知す
る。
されたとき、ファーストイン・ファーストアウトシフト
メモリのメモリ１が満”の状態で受信データビットを蓄
積できずにオーバフローする場合には、受信制御回路Ｃ
ＮＴはオーバフローの検出を通信制御装置ＬＣに通知す
る。
ファーストインファーストアウトシフトメモリ）ＦＩＦ
Ｏのビット容ｆは、回線のビット伝送速度と、通信制御
装ｆｆ１ＬＣの処理速度との差によってオーバフローが
生じない程度に選択すれば良い。
Ｏのビット容ｆは、回線のビット伝送速度と、通信制御
装ｆｆ１ＬＣの処理速度との差によってオーバフローが
生じない程度に選択すれば良い。
以上の説明のように、本発明の回線アダプタによれば、
通信制御装置のヤヤラクタ処理時間の一時的なピーク値
の緩和が夾現でき、又複数個の中ヤラクタバツファを有
する回線アダプタよりもハードウェアが少なくてすみ、
更にファーストインファーストアウトシフトメモリは市
販のＬＳＩが使用できるため回路構成も簡単になる。
通信制御装置のヤヤラクタ処理時間の一時的なピーク値
の緩和が夾現でき、又複数個の中ヤラクタバツファを有
する回線アダプタよりもハードウェアが少なくてすみ、
更にファーストインファーストアウトシフトメモリは市
販のＬＳＩが使用できるため回路構成も簡単になる。
第１図は一般的なデータ通信システムのプロ゛ンク線図
、第２図σ本発明の一実施例を示すフ゛口・ンク線図、
第６図はファーストイン・７アーストアウトシフトメモ
リの構成例を示す図である。 ＬＡ・・・回線アダプタ、ＰＵ・・・データ処理装置、
ＬＣ・・・通信制御装置、ＦＩＦＯ・・・ファーストイ
ンファーストアウトシフトメモリ、ＳＦＲ・・・受信キ
ャラクタ組立用シフトレジスタ、ＢＦＲ・ｅ・受信ヤヤ
ラクタバツファ１／ジスタ、ＣＮＴ・・・受信制御回路 特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部 整 ロ ３４
、第２図σ本発明の一実施例を示すフ゛口・ンク線図、
第６図はファーストイン・７アーストアウトシフトメモ
リの構成例を示す図である。 ＬＡ・・・回線アダプタ、ＰＵ・・・データ処理装置、
ＬＣ・・・通信制御装置、ＦＩＦＯ・・・ファーストイ
ンファーストアウトシフトメモリ、ＳＦＲ・・・受信キ
ャラクタ組立用シフトレジスタ、ＢＦＲ・ｅ・受信ヤヤ
ラクタバツファ１／ジスタ、ＣＮＴ・・・受信制御回路 特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部 整 ロ ３４
Claims (1)
- 直列に入力される受信データビットを所要ビット長の受
信キャラクタに組立てるシフトレジスタと、前記シフト
レジスタによって組立てられた受信中ヤラクタを一時蓄
積するバッファレジスタと、前記シフトレジスタの前段
に設けられたファーストイン・ファーストアウトシフト
メモリと、前記各レジスタ及びメモリの動作を制御し通
信制御装置との入出力動作を制御する受信制御回路を具
備し、回線からの受信データビットを回線のビット伝送
速度で前記ファーストイン・ファーストアウトシフトメ
モリに順次蓄積し、前記バッファレジスタに受信キャラ
クタがなく前記バッフアレシスタカ”空”の場合＆：＃
２前記ファーストイン−ファーストアウトシフトメモリ
の内容を回線のビット伝送速度よりも高速のタイミング
で順次取出して前記シフトレジスタに入力し、前記シフ
トレジスタでの１キヤラクタの組立が完了し、前記バッ
ファレジスタに移された受信キャラクタが前記通信制御
装置に引取られずに前記バッファレジスタに存在する間
は前記ファーストイン・ファーストアウトシフトメモリ
から前記シフトレジスタへの受信データビットの入力を
一時停止させ、回線か１らの受信データビットの前記フ
ァーストイン・７アーストメモリへの蓄積を行うことを
特徴とする回線アダプタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56118274A JPS5819063A (ja) | 1981-07-27 | 1981-07-27 | 回線アダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56118274A JPS5819063A (ja) | 1981-07-27 | 1981-07-27 | 回線アダプタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5819063A true JPS5819063A (ja) | 1983-02-03 |
| JPH023345B2 JPH023345B2 (ja) | 1990-01-23 |
Family
ID=14732586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56118274A Granted JPS5819063A (ja) | 1981-07-27 | 1981-07-27 | 回線アダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5819063A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172540A (ja) * | 1987-01-12 | 1988-07-16 | Fujitsu Ten Ltd | ダブルバツフア付シリアル受信装置 |
| JPH01198137A (ja) * | 1988-01-22 | 1989-08-09 | Internatl Business Mach Corp <Ibm> | ラインアダプタ |
-
1981
- 1981-07-27 JP JP56118274A patent/JPS5819063A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172540A (ja) * | 1987-01-12 | 1988-07-16 | Fujitsu Ten Ltd | ダブルバツフア付シリアル受信装置 |
| JPH01198137A (ja) * | 1988-01-22 | 1989-08-09 | Internatl Business Mach Corp <Ibm> | ラインアダプタ |
| JPH0624382B2 (ja) * | 1988-01-22 | 1994-03-30 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ラインアダプタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH023345B2 (ja) | 1990-01-23 |
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