JP3082384B2 - 先入れ先出し記憶装置 - Google Patents
先入れ先出し記憶装置Info
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- JP3082384B2 JP3082384B2 JP03356073A JP35607391A JP3082384B2 JP 3082384 B2 JP3082384 B2 JP 3082384B2 JP 03356073 A JP03356073 A JP 03356073A JP 35607391 A JP35607391 A JP 35607391A JP 3082384 B2 JP3082384 B2 JP 3082384B2
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Description
【０００１】
【産業上の利用分野】本発明は、いわゆるＦＩＦＯ（Ｆ
ｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）と称される先入
れ先出し記憶装置に関し、特に、単一の入力ポートに対
し複数の出力ポートを有する先入れ先出し記憶装置に関
する。
ｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）と称される先入
れ先出し記憶装置に関し、特に、単一の入力ポートに対
し複数の出力ポートを有する先入れ先出し記憶装置に関
する。
【０００２】
【従来の技術】従来のｎ段ＦＩＦＯは、図３に示すよう
に単一の入力ポート３０２が、入力制御信号３０３に応
答して入力されたデータ３０１を順次シフトレジスタ３
０４に保持させ、シフトレジスタ３０４は保持データを
取り出し口Ｑｎ３０９まで内部クロック発生回路３０５
から供給されるクロック３１４に応答してシフトする。
出力制御信号３０８に応答して取り出し口Ｑｎ３０９は
保持データを単一の出力ポート３０６に供給し、データ
有無フラグ３１０に基づき状態信号生成回路３１１は入
力イネーブル信号３１２及び出力イネーブル信号３１３
を生成する。
に単一の入力ポート３０２が、入力制御信号３０３に応
答して入力されたデータ３０１を順次シフトレジスタ３
０４に保持させ、シフトレジスタ３０４は保持データを
取り出し口Ｑｎ３０９まで内部クロック発生回路３０５
から供給されるクロック３１４に応答してシフトする。
出力制御信号３０８に応答して取り出し口Ｑｎ３０９は
保持データを単一の出力ポート３０６に供給し、データ
有無フラグ３１０に基づき状態信号生成回路３１１は入
力イネーブル信号３１２及び出力イネーブル信号３１３
を生成する。
【０００３】入力ポート３０２から入力されたデータ
は、シフトレジスタ３０４内において、保持データの先
頭が取り出し口Ｑｎ３０９に来るまで、内部クロック発
生回路３０５にて生成したクロック３１４によりシフト
される。取り出し口Ｑｎ３０９のデータは、出力制御信
号３０８に従い出力ポート３０６より順次出力される。
は、シフトレジスタ３０４内において、保持データの先
頭が取り出し口Ｑｎ３０９に来るまで、内部クロック発
生回路３０５にて生成したクロック３１４によりシフト
される。取り出し口Ｑｎ３０９のデータは、出力制御信
号３０８に従い出力ポート３０６より順次出力される。
【０００４】従来のＦＩＦＯでは入力ポート３０２及び
出力ポート３０６がそれぞれ単一であるため、ＣＰＵと
周辺装置の間でパイプライン処理を行う場合のように、
共通のバスに対して異なるデータ転送速度を持つ複数の
装置からのデータを並列処理するときには、各装置間に
個々にＦＩＦＯを設けることになる。
出力ポート３０６がそれぞれ単一であるため、ＣＰＵと
周辺装置の間でパイプライン処理を行う場合のように、
共通のバスに対して異なるデータ転送速度を持つ複数の
装置からのデータを並列処理するときには、各装置間に
個々にＦＩＦＯを設けることになる。
【０００５】
【発明が解決しようとする課題】ＣＰＵと周辺装置の間
でパイプライン処理を行う場合のように、バスを共通し
て使用し異なるデータ転送速度で複数の装置から供給さ
れるデータを並列処理するときには、システムの動作状
態によって、各装置のデータ転送速度の変動が大きけれ
ば、そのデータ転送元の装置に付随するＦＩＦＯのデー
タ保持容量をオーバーフローして、待ち時間が長くなり
システム全体のスループットが低下するという問題点が
あった。また、周辺装置毎にＦＩＦＯが設けられている
と、ＦＩＦＯの使用効率に偏りが生じたり、データ保持
容量を大きめに設定しなければならないという問題点も
あった。
でパイプライン処理を行う場合のように、バスを共通し
て使用し異なるデータ転送速度で複数の装置から供給さ
れるデータを並列処理するときには、システムの動作状
態によって、各装置のデータ転送速度の変動が大きけれ
ば、そのデータ転送元の装置に付随するＦＩＦＯのデー
タ保持容量をオーバーフローして、待ち時間が長くなり
システム全体のスループットが低下するという問題点が
あった。また、周辺装置毎にＦＩＦＯが設けられている
と、ＦＩＦＯの使用効率に偏りが生じたり、データ保持
容量を大きめに設定しなければならないという問題点も
あった。
【０００６】例えば、２つのＦＩＦＯ Ａ，Ｂを設けた
とき、ある動作状態においては、ＦＩＦＯ Ａの深さは
２で、ＦＩＦＯ Ｂの深さは１０必要であったとする。
ところが、動作状態が変わり、ＦＩＦＯ Ａの深さが１
０、ＦＩＦＯ Ｂの深さが逆転することが想定される
と、ＦＩＦＯとしてはＡ，Ｂに各々深さ１０を用意する
必要がある。ここで、ある動作状態の時はＦＩＦＯ Ａ
の使用率は２０％、ＦＩＦＯ Ｂの使用率は１００％、
動作状態が変わったときにはＦＩＦＯＡの使用率は１０
０％、ＦＩＦＯ Ｂの使用率は２０％となる。別の動作
状態にてＦＩＦＯ Ａの深さは５で、ＦＩＦＯ Ｂの深
さも５必要なときには、使用率はＡ，Ｂそれぞれ５０％
となる。さらに、別の動作状態にてＦＩＦＯ Ａの深さ
は１５で、ＦＩＦＯ Ｂの深さは５必要なときには、使
用率はＡ，Ｂそれぞれ１５０％，５０％となり、ＦＩＦ
Ｏ Ａはオーバーフローするのでシステムのスループッ
トを落とすことになる。あるいは、ＦＩＦＯ Ａの深さ
を１５にしておくと、その他の動作状態においては使わ
れないのに特定の動作状態だけのために容量の大きなＦ
ＩＦＯを使うことになりコスト高となる。
とき、ある動作状態においては、ＦＩＦＯ Ａの深さは
２で、ＦＩＦＯ Ｂの深さは１０必要であったとする。
ところが、動作状態が変わり、ＦＩＦＯ Ａの深さが１
０、ＦＩＦＯ Ｂの深さが逆転することが想定される
と、ＦＩＦＯとしてはＡ，Ｂに各々深さ１０を用意する
必要がある。ここで、ある動作状態の時はＦＩＦＯ Ａ
の使用率は２０％、ＦＩＦＯ Ｂの使用率は１００％、
動作状態が変わったときにはＦＩＦＯＡの使用率は１０
０％、ＦＩＦＯ Ｂの使用率は２０％となる。別の動作
状態にてＦＩＦＯ Ａの深さは５で、ＦＩＦＯ Ｂの深
さも５必要なときには、使用率はＡ，Ｂそれぞれ５０％
となる。さらに、別の動作状態にてＦＩＦＯ Ａの深さ
は１５で、ＦＩＦＯ Ｂの深さは５必要なときには、使
用率はＡ，Ｂそれぞれ１５０％，５０％となり、ＦＩＦ
Ｏ Ａはオーバーフローするのでシステムのスループッ
トを落とすことになる。あるいは、ＦＩＦＯ Ａの深さ
を１５にしておくと、その他の動作状態においては使わ
れないのに特定の動作状態だけのために容量の大きなＦ
ＩＦＯを使うことになりコスト高となる。
【０００７】
【課題を解決するための手段】本発明の要旨は入力制御
信号に応答して入力データを受け付ける単一の入力ポー
トと、出力ポートと、該出力ポートに供給すべき入力デ
ータを保持する複数段からなるシフトレジスタとを有す
る先入れ先出し記憶装置において、入力制御信号に基づ
きデータの有無を示す情報と、複数の出力ポートのいず
れから出力するかを示す出力ポート情報を含む属性コー
ドを生成し入力データと共にシフトレジスタに記憶させ
る属性コード生成手段と、シフトレジスタに保持された
属性コードから入力データの出力先を識別する出力ポー
ト情報を、出力ポート毎に予め定められている個別コー
ドと照合する属性照合手段と、出力ポート情報に示され
た出力ポートが同一の入力データから先に入力された順
に順次取り出す出力制御手段と、シフトレジスタから取
り出されたデータを出力制御信号に従い複数の出力ポー
トとのいずれかから出力したら該出力されたデータに付
されていた属性コードをリセットすると共に属性コード
がリセットされている段は既にデータが取り出されて空
き状態にあるとして、初段からその段までをシフトして
空きの段をつめるシフト制御手段とを備えることであ
る。
信号に応答して入力データを受け付ける単一の入力ポー
トと、出力ポートと、該出力ポートに供給すべき入力デ
ータを保持する複数段からなるシフトレジスタとを有す
る先入れ先出し記憶装置において、入力制御信号に基づ
きデータの有無を示す情報と、複数の出力ポートのいず
れから出力するかを示す出力ポート情報を含む属性コー
ドを生成し入力データと共にシフトレジスタに記憶させ
る属性コード生成手段と、シフトレジスタに保持された
属性コードから入力データの出力先を識別する出力ポー
ト情報を、出力ポート毎に予め定められている個別コー
ドと照合する属性照合手段と、出力ポート情報に示され
た出力ポートが同一の入力データから先に入力された順
に順次取り出す出力制御手段と、シフトレジスタから取
り出されたデータを出力制御信号に従い複数の出力ポー
トとのいずれかから出力したら該出力されたデータに付
されていた属性コードをリセットすると共に属性コード
がリセットされている段は既にデータが取り出されて空
き状態にあるとして、初段からその段までをシフトして
空きの段をつめるシフト制御手段とを備えることであ
る。
【０００８】
【発明の作用】単一の入力ポートに出力先の異なる入力
データが順次供給されると、属性コード生成手段は属性
コードを生成し、入力データは属性コードともにシフト
レジスタに保持される。属性照合手段は各段に保持され
ている属性コードを出力ポート毎に予め付されている個
別コードと比較して出力先を判断し、出力制御手段が各
出力ポートにつき最先の入力データから順次出力ポート
に転送する。
データが順次供給されると、属性コード生成手段は属性
コードを生成し、入力データは属性コードともにシフト
レジスタに保持される。属性照合手段は各段に保持され
ている属性コードを出力ポート毎に予め付されている個
別コードと比較して出力先を判断し、出力制御手段が各
出力ポートにつき最先の入力データから順次出力ポート
に転送する。
【０００９】
【実施例】次に本発明について図面を示された実施例を
参照して説明する。図１は本発明の第１実施例に係る単
一入力、２ポート出力のｎ段×ｍビットのＦＩＦＯを示
すブロック図である。入力データ１０１は入力制御信号
１０３に制御されつつ入力ポート１０２のＦ／Ｆへ順次
保持される。このとき、属性コード生成回路１１５にて
入力制御信号１０３からデータ有無の判断のために１ビ
ット、出力ポートの選択用に１ビット、併せて２ビット
の属性コード１１６を生成し、フリップフロップ（以
下、Ｆ／Ｆ）１２０に保持する。データ保持回路１０４
は入力データ保持のためのｎ段×ｍビットシフトレジス
タ１２４と属性コード保持のためのｎ個の２ビットＦ／
Ｆ１２５で構成される。入力ポート１０２のデータは、
シフト制御回路１０５の内部クロック発生回路１０５ａ
で発生する内部クロックＣＫにより、データ保持回路１
０４のシフトレジスタ１２４の初段に取り込まれる。属
性コードもまた、同じタイミングで初段のＦ／Ｆ１２５
に取り込まれる。データ保持回路１０４内では、入力デ
ータと属性コードは、シフトクロック１１９による同じ
タイミングで順次シフトされる。各出力ポート１０７，
１０９毎に個別コード１２１，１２２が決められてお
り、属性照合回路１１７の比較器１２６が各段の属性コ
ード１１６を個別コード１２１，１２２と比較し、合致
するものの中で最終段Ｑｎに最も近いものをプライオリ
テイエンコーダ１２７によって選び出し、出力制御部１
０６のマルチプレクサ１２８を切り換えて該当するデー
タを取り出す。
参照して説明する。図１は本発明の第１実施例に係る単
一入力、２ポート出力のｎ段×ｍビットのＦＩＦＯを示
すブロック図である。入力データ１０１は入力制御信号
１０３に制御されつつ入力ポート１０２のＦ／Ｆへ順次
保持される。このとき、属性コード生成回路１１５にて
入力制御信号１０３からデータ有無の判断のために１ビ
ット、出力ポートの選択用に１ビット、併せて２ビット
の属性コード１１６を生成し、フリップフロップ（以
下、Ｆ／Ｆ）１２０に保持する。データ保持回路１０４
は入力データ保持のためのｎ段×ｍビットシフトレジス
タ１２４と属性コード保持のためのｎ個の２ビットＦ／
Ｆ１２５で構成される。入力ポート１０２のデータは、
シフト制御回路１０５の内部クロック発生回路１０５ａ
で発生する内部クロックＣＫにより、データ保持回路１
０４のシフトレジスタ１２４の初段に取り込まれる。属
性コードもまた、同じタイミングで初段のＦ／Ｆ１２５
に取り込まれる。データ保持回路１０４内では、入力デ
ータと属性コードは、シフトクロック１１９による同じ
タイミングで順次シフトされる。各出力ポート１０７，
１０９毎に個別コード１２１，１２２が決められてお
り、属性照合回路１１７の比較器１２６が各段の属性コ
ード１１６を個別コード１２１，１２２と比較し、合致
するものの中で最終段Ｑｎに最も近いものをプライオリ
テイエンコーダ１２７によって選び出し、出力制御部１
０６のマルチプレクサ１２８を切り換えて該当するデー
タを取り出す。
【００１０】各出力ポート１０７，１０９毎に取り出さ
れたデータは、出力制御信号１１１によって出力ポート
１０７，１０９から、出力データ１０８，１１０として
出力される。シフト制御回路１０５は、属性照合回路１
１７のプライオリテイエンコーダ１２７の出力Ｓ１，Ｓ
２をデコーダ１３０でデコードし、データの取り出され
たところの属性コード１１６をリセットする。状態信号
生成回路１１２は、属性コード１１６から入力イネーブ
ル信号１１３及び出力イネーブル信号１１４を生成す
る。
れたデータは、出力制御信号１１１によって出力ポート
１０７，１０９から、出力データ１０８，１１０として
出力される。シフト制御回路１０５は、属性照合回路１
１７のプライオリテイエンコーダ１２７の出力Ｓ１，Ｓ
２をデコーダ１３０でデコードし、データの取り出され
たところの属性コード１１６をリセットする。状態信号
生成回路１１２は、属性コード１１６から入力イネーブ
ル信号１１３及び出力イネーブル信号１１４を生成す
る。
【００１１】データを取り出した後は、各段に保持され
ている属性コード１１６を調べて、リセットされている
ところは既にデータが取り出されていると判断する。す
なわち、各属性フラグ１１６の内容をプライオリテイエ
ンコーダ１２７へ入れて、最終段Ｑｎに近いほど優先順
位が高くなるよう重み付けを行い、初段から属性フラグ
１１６のリセットされている段までに対して、シフトク
ロック１１９を与えてシフトして、空きの段をつめる。
ている属性コード１１６を調べて、リセットされている
ところは既にデータが取り出されていると判断する。す
なわち、各属性フラグ１１６の内容をプライオリテイエ
ンコーダ１２７へ入れて、最終段Ｑｎに近いほど優先順
位が高くなるよう重み付けを行い、初段から属性フラグ
１１６のリセットされている段までに対して、シフトク
ロック１１９を与えてシフトして、空きの段をつめる。
【００１２】以上説明したように、本実施例の先入れ先
出し記憶装置では、入力ポート１０２から入力されたデ
ータ１０１と入力制御信号１０３を基に生成した属性コ
ード１１６を対にして保持し、出力時は属性フラグ１１
６を各出力ポート１０７，１０９に割り振られたコード
と照合することにより、各出力ポート１０７，１０９に
応じたデータのみの中で先に入力されたものから順次取
り出すことができる。
出し記憶装置では、入力ポート１０２から入力されたデ
ータ１０１と入力制御信号１０３を基に生成した属性コ
ード１１６を対にして保持し、出力時は属性フラグ１１
６を各出力ポート１０７，１０９に割り振られたコード
と照合することにより、各出力ポート１０７，１０９に
応じたデータのみの中で先に入力されたものから順次取
り出すことができる。
【００１３】図２は本発明の第２実施例の単一入力、２
出力ポートＦＩＦＯを示している。本実施例では、属性
照合回路２１７をポーリング方式にしている。第１実施
例の構成と対応する構成には、１００番を加えた符号を
付してある。内部クロックＣＫ２によりカウンタ２３１
はｎからカウントダウンし、カウンタ出力をマルチプレ
クサ２３２へ入れて属性コード２１６をシフトレジスタ
２２４の最終段の方から走査して、比較器２３３にて個
別コード１２１，１２２と照合することにより、最終段
Ｑｎに最も近くて合致するものを選び出す。本実施例で
は、属性照合回路が簡素化できるという特徴がある。
出力ポートＦＩＦＯを示している。本実施例では、属性
照合回路２１７をポーリング方式にしている。第１実施
例の構成と対応する構成には、１００番を加えた符号を
付してある。内部クロックＣＫ２によりカウンタ２３１
はｎからカウントダウンし、カウンタ出力をマルチプレ
クサ２３２へ入れて属性コード２１６をシフトレジスタ
２２４の最終段の方から走査して、比較器２３３にて個
別コード１２１，１２２と照合することにより、最終段
Ｑｎに最も近くて合致するものを選び出す。本実施例で
は、属性照合回路が簡素化できるという特徴がある。
【００１４】
【発明の効果】以上説明したように本発明は、シフトレ
ジスタ上に出力先の異なるデータを混在させても、その
中から出力ポート毎にデータを分配できるので、異なる
データ転送速度を持つ複数の装置に対してデータ保持手
段を共用することができる。したがってシステムの動作
状態によって各装置のデータ転送速度の変動が大きくて
も、ＦＩＦＯのデータ保持容量のオーバーフローを抑制
し、システム全体のスループット低下を防ぐことができ
る。また、ＦＩＦＯの保持容量を柔軟に各出力へ割り振
ることができるので、データ保持容量を有効に活用でき
るという効果がある。
ジスタ上に出力先の異なるデータを混在させても、その
中から出力ポート毎にデータを分配できるので、異なる
データ転送速度を持つ複数の装置に対してデータ保持手
段を共用することができる。したがってシステムの動作
状態によって各装置のデータ転送速度の変動が大きくて
も、ＦＩＦＯのデータ保持容量のオーバーフローを抑制
し、システム全体のスループット低下を防ぐことができ
る。また、ＦＩＦＯの保持容量を柔軟に各出力へ割り振
ることができるので、データ保持容量を有効に活用でき
るという効果がある。
【図１】本発明の第１実施例を示すブロック図である。
【図２】本発明の第２実施例を示すブロック図である。
【図３】従来例を示すブロック図である。
１０１ 入力データ １０２ 入力ポート １０３ 入力制御信号 １０４ データ保持回路 １０５ シフト制御回路 １０６ 出力制御回路 １０７ 出力ポート１ １０８ 出力データ１ １０９ 出力ポート２ １１０ 出力データ２ １１１ 出力制御信号 １１２ 状態信号生成回路 １１３ 入力イネーブル信号 １１４ 出力イネーブル信号 １１５ 属性コード生成回路 １１６ 属性フラグ １１７ 属性照合回路 １１８ 初期化信号 １１９ シフトクロック １２０ Ｆ／Ｆ １２１ コード１ １２２ コード２ １２３ 保持データ １２４ シフトレジスタ １２５ 属性コード保持のためのＦ／Ｆ １２６ 比較器 １２７ プライオリテイエンコーダ １２８ マルチプレクサ １２９ プライオリテイエンコーダ １３０ デコーダ ２０１ 入力データ ２０２ 入力ポート ２０３ 入力制御信号 ２０４ データ保持回路 ２０５ シフト制御回路 ２０６ 出力制御回路 ２０７ 出力ポート１ ２０８ 出力データ１ ２０９ 出力ポート２ ２１０ 出力データ２ ２１１ 出力制御信号 ２１２ 状態信号生成回路 ２１３ 入力イネーブル信号 ２１４ 出力イネーブル信号 ２１５ 属性コード生成回路 ２１６ 属性フラグ ２１７ 属性照合回路 ２１８ 初期化信号 ２１９ シフトクロック ２２０ Ｆ／Ｆ ２２１ コード１ ２２２ コード２ ２２３ 保持データ ２２４ シフトレジスタ ２２５ 属性コード保持のためのＦ／Ｆ ２２８ マルチプレクサ ２２９ プライオリテイエンコーダ ２３０ デコーダ ２３１ カウンタ ２３２ マルチプレクサ ２３３ 比較器 ３０１ 入力データ ３０２ 入力ポート ３０３ 入力制御信号 ３０４ シフトレジスタ ３０５ 内部クロック発生回路 ３０６ 出力ポート ３０７ 出力データ ３０８ 出力制御信号 ３０９ 取り出し口Ｑｎ ３１０ データ有無フラグ ３１１ 状態信号生成回路 ３１２ 入力イネーブル信号 ３１３ 出力イネーブル信号 ３１４ クロックＣＫ
Claims (1)
- 【請求項１】 入力制御信号に応答して入力データを受
け付ける単一の入力ポートと、出力ポートと、該出力ポ
ートに供給すべき入力データを保持する複数段からなる
シフトレジスタとを有する先入れ先出し記憶装置におい
て、入力制御信号に基づきデータの有無を示す情報と、
複数の出力ポートのいずれから出力するかを示す出力ポ
ート情報を含む属性コードを生成し入力データと共にシ
フトレジスタに記憶させる属性コード生成手段と、シフ
トレジスタに保持された属性コードから入力データの出
力先を識別する出力ポート情報を、出力ポート毎に予め
定められている個別コードと照合する属性照合手段と、
出力ポート情報に示された出力ポートが同一の入力デー
タから先に入力された順に順次取り出す出力制御手段
と、シフトレジスタから取り出されたデータを出力制御
信号に従い複数の出力ポートとのいずれかから出力した
ら該出力されたデータに付されていた属性コードをリセ
ットすると共に属性コードがリセットされている段は既
にデータが取り出されて空き状態にあるとして、初段か
らその段までをシフトして空きの段をつめるシフト制御
手段とを備えることを特徴とする先入れ先出し記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03356073A JP3082384B2 (ja) | 1991-12-20 | 1991-12-20 | 先入れ先出し記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03356073A JP3082384B2 (ja) | 1991-12-20 | 1991-12-20 | 先入れ先出し記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05174568A JPH05174568A (ja) | 1993-07-13 |
| JP3082384B2 true JP3082384B2 (ja) | 2000-08-28 |
Family
ID=18447192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03356073A Expired - Fee Related JP3082384B2 (ja) | 1991-12-20 | 1991-12-20 | 先入れ先出し記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3082384B2 (ja) |
-
1991
- 1991-12-20 JP JP03356073A patent/JP3082384B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05174568A (ja) | 1993-07-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |