JPS5819062A - 回線アダプタ - Google Patents
回線アダプタInfo
- Publication number
- JPS5819062A JPS5819062A JP56118273A JP11827381A JPS5819062A JP S5819062 A JPS5819062 A JP S5819062A JP 56118273 A JP56118273 A JP 56118273A JP 11827381 A JP11827381 A JP 11827381A JP S5819062 A JPS5819062 A JP S5819062A
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- memory
- communication control
- line
- shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、キャラクタバッファ方式の回線アダプタに関
し、ＩＰ＃に、高速回線で使用される場合に偉力を発揮
するビットバッファ回路に関するものでおる。
し、ＩＰ＃に、高速回線で使用される場合に偉力を発揮
するビットバッファ回路に関するものでおる。
第１図に示す様な、データ処理袋＠ＰＵからの送信デー
タを通信制御部ＬＣが受取り、回線アダプタＬＡでビッ
トシリアルに分解して回線に送出する様な一般的な通信
制御装置において、通信制御部ＬＣが特殊な送信中ヤラ
クタを受取った場合、一時的にそのキャラク★に対する
送信処理に長い時間を要する場合がある。例えば、トラ
ンスペアレント伝送におけるＤＬＥコードを受けた時の
ＤＬＲの付加、あるいはハイデータリンクコントロール
（ＨＤＬＣ）モードにおけるアドレスキャラクタを受ｆ
ｆだ時のコントロールフィールドの生成等の場合でわる
。
タを通信制御部ＬＣが受取り、回線アダプタＬＡでビッ
トシリアルに分解して回線に送出する様な一般的な通信
制御装置において、通信制御部ＬＣが特殊な送信中ヤラ
クタを受取った場合、一時的にそのキャラク★に対する
送信処理に長い時間を要する場合がある。例えば、トラ
ンスペアレント伝送におけるＤＬＥコードを受けた時の
ＤＬＲの付加、あるいはハイデータリンクコントロール
（ＨＤＬＣ）モードにおけるアドレスキャラクタを受ｆ
ｆだ時のコントロールフィールドの生成等の場合でわる
。
この様な場合でも、回線の伝送速度に間に合って次のキ
ャラクタを送信できる様に、通信制御部ＬＣのキャラク
タ処理時間を短縮させたもの、あるいは回線アダプタに
複数個のキャラクタバッファを設けたものが考えられて
いる。
ャラクタを送信できる様に、通信制御部ＬＣのキャラク
タ処理時間を短縮させたもの、あるいは回線アダプタに
複数個のキャラクタバッファを設けたものが考えられて
いる。
しかしながら、前者の方式は、回線の伝送速度が高速の
場合には、通信制御部でのキャラクタ処理を、全て１キ
ャラクタ伝送時間内に行うのが難しくなる欠点から９、
後者は回線アダプタの回路が増大する欠点がめった。
場合には、通信制御部でのキャラクタ処理を、全て１キ
ャラクタ伝送時間内に行うのが難しくなる欠点から９、
後者は回線アダプタの回路が増大する欠点がめった。
本発明は従来の技術に内在する上記諸欠点を解消する為
に：すされたものでらり、従って本発明の目的は、通信
制御部のキャラクタ処理時間の一時的なピーク値を緩和
する回線アダプタ及び複数個のキャラクタバッツァ方式
に比較して、ハードウェア量を減少させることを可能と
した新却な回線アダプタを提供する事にある。
に：すされたものでらり、従って本発明の目的は、通信
制御部のキャラクタ処理時間の一時的なピーク値を緩和
する回線アダプタ及び複数個のキャラクタバッツァ方式
に比較して、ハードウェア量を減少させることを可能と
した新却な回線アダプタを提供する事にある。
本発明の上記目的は、通信制御部からの送信キャラクタ
を一時蓄積するバッファレジスタと、送信キャラクタを
ビットシリアルに分解するシフトレジスタと、これらの
各種レジスタ動作を制御し、前記通信制御部との入出力
動作を制御する送信制御回路を有する回線アダプタのシ
フトレジスタの後段にファースト中インファースト・ア
ウトシフトメモリを設け、前記通信制御部からの送信デ
ータを前記ファースト・インファースト・アウトシフト
メモリに順次蓄積しながら、前記ファースト・インファ
ースト・アウトシフトメモリの内容を回線のビット伝送
速度で回線に送り出す方式を採用することによって達成
され、通信制御部のキャラクタ処理時間の一時的なピー
ク値を緩和することができる。
を一時蓄積するバッファレジスタと、送信キャラクタを
ビットシリアルに分解するシフトレジスタと、これらの
各種レジスタ動作を制御し、前記通信制御部との入出力
動作を制御する送信制御回路を有する回線アダプタのシ
フトレジスタの後段にファースト中インファースト・ア
ウトシフトメモリを設け、前記通信制御部からの送信デ
ータを前記ファースト・インファースト・アウトシフト
メモリに順次蓄積しながら、前記ファースト・インファ
ースト・アウトシフトメモリの内容を回線のビット伝送
速度で回線に送り出す方式を採用することによって達成
され、通信制御部のキャラクタ処理時間の一時的なピー
ク値を緩和することができる。
次に本発明をその良好な一実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
第２図は本発明の一実施例を示すブロック線図であり、
通信制御部ＬＣからの送信キャラクタは送信バッファレ
ジスタＢＦＲで受取られ、次に７７トレシスタ！ＩＦＲ
＆：送られ、ビットシリアルに分解されてファースト・
インファースト・アウトシフトメモリＦＩＦＯに送り込
まれる。即ち、第６図に ３− 示す様Ｇこ、ファースト−インファースト自アウトシフ
トメモリＦＩＦＯのメモリ１Ｇこ蓄積された送信データ
はファースト会インファースト・アウトシフトメモリの
メモリ２がＩ′窒”になるのを待って、ファースト・イ
ンファースト・アウトシフトメモリのメモリ２＆こ移さ
れる。以降、この送信データは同様の動作によりファー
スト・インファースト・アウトシフトメモリのメモリ′
ｎに向って移動する。
通信制御部ＬＣからの送信キャラクタは送信バッファレ
ジスタＢＦＲで受取られ、次に７７トレシスタ！ＩＦＲ
＆：送られ、ビットシリアルに分解されてファースト・
インファースト・アウトシフトメモリＦＩＦＯに送り込
まれる。即ち、第６図に ３− 示す様Ｇこ、ファースト−インファースト自アウトシフ
トメモリＦＩＦＯのメモリ１Ｇこ蓄積された送信データ
はファースト会インファースト・アウトシフトメモリの
メモリ２がＩ′窒”になるのを待って、ファースト・イ
ンファースト・アウトシフトメモリのメモリ２＆こ移さ
れる。以降、この送信データは同様の動作によりファー
スト・インファースト・アウトシフトメモリのメモリ′
ｎに向って移動する。
一方、ファースト・インファースト自アウトシフトメモ
リＦＩＦＯの内容は送信制御回路ＣＮＴの制御により回
線のビット伝送速度に同期したタイミングで回線に送信
される０通常、回線のビット伝送速度よりファースト・
インファースト・アウトシフトメモリのシフト速度が速
い為に、ファースト・インファースト・アウトシフトメ
モリに送信データが１順次蓄積され、ついには７アース
）−インファースト・アウトシフトメモリに１空”の状
態がなくなる場合が発生する。この場合には、送信制御
回路ＣＮＴがこの状態を検出して、−プの状態になる迄
、シフトレジスタＳＦＲから７アース４− トーインファースト・アウトシフトメモリＦＩＦＯへの
送信データの移送を禁止する。そして、シフトレジスタ
ＳＦＲが次の送信データを受取れない状態となれば、轟
然、バッファレジスタＢＦＲからシフトレジスタＳＦＲ
への移送は禁止され、更には、通信制御部１．０からの
送信データの移送も一時停止される。
リＦＩＦＯの内容は送信制御回路ＣＮＴの制御により回
線のビット伝送速度に同期したタイミングで回線に送信
される０通常、回線のビット伝送速度よりファースト・
インファースト・アウトシフトメモリのシフト速度が速
い為に、ファースト・インファースト・アウトシフトメ
モリに送信データが１順次蓄積され、ついには７アース
）−インファースト・アウトシフトメモリに１空”の状
態がなくなる場合が発生する。この場合には、送信制御
回路ＣＮＴがこの状態を検出して、−プの状態になる迄
、シフトレジスタＳＦＲから７アース４− トーインファースト・アウトシフトメモリＦＩＦＯへの
送信データの移送を禁止する。そして、シフトレジスタ
ＳＦＲが次の送信データを受取れない状態となれば、轟
然、バッファレジスタＢＦＲからシフトレジスタＳＦＲ
への移送は禁止され、更には、通信制御部１．０からの
送信データの移送も一時停止される。
また、通信制御部ＬＣでの特殊キャラクタ処理等の為に
、３ｉ！！ｌ信制御部ＬＣからの送信キャラクタの送出
が一時的にとどこおった場合でも、回線上には、ファー
スト・インファースト・アウトシフトメモリＦＩＦ Ｏ
に蓄積されている送信データが正しく送信される。
、３ｉ！！ｌ信制御部ＬＣからの送信キャラクタの送出
が一時的にとどこおった場合でも、回線上には、ファー
スト・インファースト・アウトシフトメモリＦＩＦ Ｏ
に蓄積されている送信データが正しく送信される。
ファースト・インファースト・アウトシフトメモリＦＺ
ＦＯのビット容量は、回線のビット伝送速度と通信制御
部ＬＣの処理速度との差によって適当に定めればよい。
ＦＯのビット容量は、回線のビット伝送速度と通信制御
部ＬＣの処理速度との差によって適当に定めればよい。
以上説明した様に、本発明の回線アダプタによれば、通
信制御部のキャラクタ処理時間の一時的なピーク値の緩
和が実現でき、また複数個のキャラクタパツファを有す
る回線アダプタよりもハードウェアが少すくてすみ、更
にファースト・インファースト会アウトシフトメモリは
市販のＬＳＩが使用できる為に、回路構成も簡単になる
。
信制御部のキャラクタ処理時間の一時的なピーク値の緩
和が実現でき、また複数個のキャラクタパツファを有す
る回線アダプタよりもハードウェアが少すくてすみ、更
にファースト・インファースト会アウトシフトメモリは
市販のＬＳＩが使用できる為に、回路構成も簡単になる
。
第１図は一般的なデータ通信システムのブロックｉ！！
図、＠２図は本発明の一実施例のブロック線図、ｍ５ｍ
ｔａｙアースト・インファースト・アウトシフトメモリ
の構成例を示す図である。 ＰＵ・・省データ処理装置、ＬＣ、・・通信制御部、Ｌ
Ａ・争曇回線アダプタ、ＢＦＲ−−＠送信キャラクタバ
ッファレジスタ、ＳＦＲ・・・送信キャラクタをビット
シリアルに分解するシフトレジスタ、ＦＩＦＯ・・・フ
ァースト・インファースト・アウトシフトメモリ、ＣＮ
Ｔ・・・送信制御回路特許出願人 日本電気株式会
社 代 理 人 弁理士 熊谷雄太部 ７− 第１図 第２図 第３丙
図、＠２図は本発明の一実施例のブロック線図、ｍ５ｍ
ｔａｙアースト・インファースト・アウトシフトメモリ
の構成例を示す図である。 ＰＵ・・省データ処理装置、ＬＣ、・・通信制御部、Ｌ
Ａ・争曇回線アダプタ、ＢＦＲ−−＠送信キャラクタバ
ッファレジスタ、ＳＦＲ・・・送信キャラクタをビット
シリアルに分解するシフトレジスタ、ＦＩＦＯ・・・フ
ァースト・インファースト・アウトシフトメモリ、ＣＮ
Ｔ・・・送信制御回路特許出願人 日本電気株式会
社 代 理 人 弁理士 熊谷雄太部 ７− 第１図 第２図 第３丙
Claims (1)
- 通信制御部からの送信中ヤラクタを一時蓄積するバッフ
ァレジスタと、前記送信キャラクタをビットシリアルに
分解するシフトレジスタと、ファースト・イン７アース
トーアウトシフトメモリと、前記の各レジスタおよびシ
フトメモリの動作を制御し前記通信制御部との入出力動
作を制御する送信制御回路とを具備し、前記通信制御部
からの送信キャラクタを前記シフトレジスタでビットシ
リアルに分解して前記ファーストφインファースト・ア
ウトシフトメモリに順次蓄積しながら前記ファースト・
イン７アーストーアウトシフトメモリの内容を回線のビ
ット伝送速度で回ｍ＆：送り出し、前記ファーストΦイ
ンファースト・アウトシフトメモリが７満”の状態にな
れば前記シフトレジスタから前記ファースト・インファ
ースト会アウトシフトメモリへの送信データビットの移
送を一時停止し、１空”の状態になれば送信データビッ
トを移送してデータ送信を行う事を特徴とする回線アダ
プタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56118273A JPS5819062A (ja) | 1981-07-27 | 1981-07-27 | 回線アダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56118273A JPS5819062A (ja) | 1981-07-27 | 1981-07-27 | 回線アダプタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5819062A true JPS5819062A (ja) | 1983-02-03 |
| JPH023344B2 JPH023344B2 (ja) | 1990-01-23 |
Family
ID=14732558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56118273A Granted JPS5819062A (ja) | 1981-07-27 | 1981-07-27 | 回線アダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5819062A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5928749A (ja) * | 1982-08-11 | 1984-02-15 | Hitachi Ltd | デ−タ伝送装置 |
| JPS6014555A (ja) * | 1983-07-06 | 1985-01-25 | Fuji Facom Corp | 直列デ−タ受信装置 |
| JPH01286550A (ja) * | 1988-05-12 | 1989-11-17 | Fujitsu Ltd | インタフェース方式 |
| JPH04313058A (ja) * | 1990-11-23 | 1992-11-05 | Eastman Kodak Co | 分析要素 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102009059873A1 (de) * | 2009-12-21 | 2011-06-22 | Epcos Ag, 81669 | Varaktor und Verfahren zur Herstellung eines Varaktors |
-
1981
- 1981-07-27 JP JP56118273A patent/JPS5819062A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5928749A (ja) * | 1982-08-11 | 1984-02-15 | Hitachi Ltd | デ−タ伝送装置 |
| JPS6014555A (ja) * | 1983-07-06 | 1985-01-25 | Fuji Facom Corp | 直列デ−タ受信装置 |
| JPH0561827B2 (ja) * | 1983-07-06 | 1993-09-07 | Fuji Facom Corp | |
| JPH01286550A (ja) * | 1988-05-12 | 1989-11-17 | Fujitsu Ltd | インタフェース方式 |
| JPH04313058A (ja) * | 1990-11-23 | 1992-11-05 | Eastman Kodak Co | 分析要素 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH023344B2 (ja) | 1990-01-23 |
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