JPS6033627A - バツフア制御方法 - Google Patents
バツフア制御方法Info
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- JPS6033627A JPS6033627A JP58142459A JP14245983A JPS6033627A JP S6033627 A JPS6033627 A JP S6033627A JP 58142459 A JP58142459 A JP 58142459A JP 14245983 A JP14245983 A JP 14245983A JP S6033627 A JPS6033627 A JP S6033627A
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- JP
- Japan
- Prior art keywords
- buffer
- data
- length
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- received
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Communication Control (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明6−[データ伝送路と主処理装置内の主記憶との
間のう゛−タ転送処理を行うだめのデータ処理装置に於
1+バッファ制御方法に係シ、船に伝魅路から受信する
テークブロックの長さが可変の場合に効率よシ転送処理
を行えるようにしたバッファ制御方法に、関する。
間のう゛−タ転送処理を行うだめのデータ処理装置に於
1+バッファ制御方法に係シ、船に伝魅路から受信する
テークブロックの長さが可変の場合に効率よシ転送処理
を行えるようにしたバッファ制御方法に、関する。
〔発明のt′1景〕
計算ぢi4と払わ1:された伝送路では、例えばHDL
C方式にもとづいたデータブロックの転送が行われ、こ
の伝送路と計算機の主記憶との間はデータ処理装置(チ
ャネルとも呼ばれる)によって接続されている。このデ
ータ処理装置には通常マイクロコンピュータが用いられ
ているが、計算機入出力バスとデータ処理装置内のマイ
コンバスとけインターフェイスが異名ため、受信データ
はデータ処理装置内部のバッファメモリに−たん格納し
た後、主記憶に転送される。この場合データ処理装MM
伝送路から送られてくるデータブロックを紛失すること
なく受信する8扱があるため、受信バッファと主記憶と
の転送速度はデータ伝送路の伝送速度よシ速くなければ
ならない。しかしこの条件が満されていても次のような
問題がある。即ち受信する伝送データ長が可変長であシ
、そのデータの最大長と最小長の差が極端に大きな場合
、これらの伝送データを紛失せずに連続して受信するた
めには、2本の受信バッファを交互に使用しかつ最長の
受信データを主記憶へ転送する時間を45小長の伝送路
データの伝送時間以下にするように高速のDMA制御回
路を使用する必要があシ、ハードウェアdが大幅に増大
してしまうという欠点である。一方、主記憶との転送を
マイクロプログラムを介入させてイfう方法を用いれば
、前記D I’vl A方式に比べてハードウェア量を
少くすることができるが、最大長のデータを受信後それ
を主記憶へ転送中に、フータ伝送路から続いて送られて
くる複数の可変長ブロックデータを受信するだめのバッ
ファが必要になってくる。このだめのバッファ数は、最
大艮データの主記憶への転送時間と、最小長のデータの
伝送時間の関係から決定できるが、各受信バッファのサ
イズは可変長データの受信以前には予測できないので、
最大サイズで構成しなければならず、従って多数の最大
長バッファが必要となり、データ処理装置内に使用効率
の悪い大容量バッファを設けねばならないという欠点が
ある。
C方式にもとづいたデータブロックの転送が行われ、こ
の伝送路と計算機の主記憶との間はデータ処理装置(チ
ャネルとも呼ばれる)によって接続されている。このデ
ータ処理装置には通常マイクロコンピュータが用いられ
ているが、計算機入出力バスとデータ処理装置内のマイ
コンバスとけインターフェイスが異名ため、受信データ
はデータ処理装置内部のバッファメモリに−たん格納し
た後、主記憶に転送される。この場合データ処理装MM
伝送路から送られてくるデータブロックを紛失すること
なく受信する8扱があるため、受信バッファと主記憶と
の転送速度はデータ伝送路の伝送速度よシ速くなければ
ならない。しかしこの条件が満されていても次のような
問題がある。即ち受信する伝送データ長が可変長であシ
、そのデータの最大長と最小長の差が極端に大きな場合
、これらの伝送データを紛失せずに連続して受信するた
めには、2本の受信バッファを交互に使用しかつ最長の
受信データを主記憶へ転送する時間を45小長の伝送路
データの伝送時間以下にするように高速のDMA制御回
路を使用する必要があシ、ハードウェアdが大幅に増大
してしまうという欠点である。一方、主記憶との転送を
マイクロプログラムを介入させてイfう方法を用いれば
、前記D I’vl A方式に比べてハードウェア量を
少くすることができるが、最大長のデータを受信後それ
を主記憶へ転送中に、フータ伝送路から続いて送られて
くる複数の可変長ブロックデータを受信するだめのバッ
ファが必要になってくる。このだめのバッファ数は、最
大艮データの主記憶への転送時間と、最小長のデータの
伝送時間の関係から決定できるが、各受信バッファのサ
イズは可変長データの受信以前には予測できないので、
最大サイズで構成しなければならず、従って多数の最大
長バッファが必要となり、データ処理装置内に使用効率
の悪い大容量バッファを設けねばならないという欠点が
ある。
本発明の目的は、データ伝送路に接続され、相手装置か
らデータ伝送路上に送られてくるブロック単位のデータ
を受信しそのブロック単位に49機の主記憶に1・;送
する機能を有するデータ処理装置に於て、少fr’+−
のバランアメモリを用いて可変長ブロック単位のデータ
を失うことなく主記憶へ転送することのできるマイクロ
プログラム制御のバッファ制御方法を提供するにある。
らデータ伝送路上に送られてくるブロック単位のデータ
を受信しそのブロック単位に49機の主記憶に1・;送
する機能を有するデータ処理装置に於て、少fr’+−
のバランアメモリを用いて可変長ブロック単位のデータ
を失うことなく主記憶へ転送することのできるマイクロ
プログラム制御のバッファ制御方法を提供するにある。
本発明の特徴は、データ処理装置内部の受信バッファ群
に2種類のバッファ長を割付け、各受信バッファの使用
方法を規定することによって限られた容量のバッファメ
モリを用いて極めて使用効率の高いバッファ制御を行う
ようにしたことである。即ち第1のバッファ群として最
大受信データ長のデータブロックを格納できるバッファ
を最低2個以上準備し、第2のバッファ群として短いデ
ータのみを格納できる専用のバッファ群を複数個準備す
る。
に2種類のバッファ長を割付け、各受信バッファの使用
方法を規定することによって限られた容量のバッファメ
モリを用いて極めて使用効率の高いバッファ制御を行う
ようにしたことである。即ち第1のバッファ群として最
大受信データ長のデータブロックを格納できるバッファ
を最低2個以上準備し、第2のバッファ群として短いデ
ータのみを格納できる専用のバッファ群を複数個準備す
る。
そしてデータ伝送路からの受イごデータ長は前もって予
測できないために、常に最大データ長を受信できる第1
のバッファ群の一つを受信バッファとして割当てておき
、データ受信完了後そのデータ長を検出し、第2のバッ
ファ群のバッファ長よシも小さければ、第1の受信バッ
ファB≠Sら俯込データのみを格納できる第2の専用バ
ッファ群に受信データをコピーし、これらの短かい受信
ブロックデータの主記憶への転送は、第2の専用バッフ
ァ群を使用する。受信データが第2のバッファ長よシ太
さけわば第2の痔用バックァ群にはコヒーせずに、その
まま第1のバッファ群を主記憶との転送に1史用するよ
うにしたものである。
測できないために、常に最大データ長を受信できる第1
のバッファ群の一つを受信バッファとして割当てておき
、データ受信完了後そのデータ長を検出し、第2のバッ
ファ群のバッファ長よシも小さければ、第1の受信バッ
ファB≠Sら俯込データのみを格納できる第2の専用バ
ッファ群に受信データをコピーし、これらの短かい受信
ブロックデータの主記憶への転送は、第2の専用バッフ
ァ群を使用する。受信データが第2のバッファ長よシ太
さけわば第2の痔用バックァ群にはコヒーせずに、その
まま第1のバッファ群を主記憶との転送に1史用するよ
うにしたものである。
以下本発明の一実施例を示す。第1ν1は本発明の一実
施例のデータ処理装置1を介してデータ伝送路2と主処
理装置3、主記憶4を結合したCPU入出力バス5とを
接続したシステムの構成図である。第2図はデータ処理
装置1の実施例を示すブロック図で、HDLC制御回路
17けデータ伝送路2からビットシリアルに入力される
受信データをバイト単位に組立て、マイコンパス16へ
出カスる。このバイト単位の受信データは、アドレス及
び格納バイト数を制御1′るDMA、C回路15の制御
によって受信データバッファメモリ18へ高速度て格納
される。マイクロコンピュータ12はROM13に格納
されたマイクロプログラムによって本データ処理装置の
機能を実現するだめの種種の制御を行う。バスインター
ンエイス制御回路11はHDLC制御回路17からの受
信データを−1格納している受信データバックアメモリ
18のデータをCPU入出力バス5を介して主処理装置
の主記憶へ転送する。受信データバッファメモリ18に
は、受信データの最大長に等しいバッファ長を有する第
1の受信バッファ群181,182とこれらの受信完了
と空きを管理する管理テーブル183、及び受信データ
の最小長に等しいバッファ長を有する第2の受信バッフ
ァ群184〜186とこれらの受信完了と空きを管理す
る管理テーブル187が設けられている。又ROM13
には、DMAC15の制御のもとでHDLC制御回路J
7から受信バッファメモリ18に格納される受信データ
をブロック単位に処理するためのブロック受信完了処理
マイクロプログラム131と、受信データバッファメモ
リ18内に格納された受信データを主処理装置の主記憶
へブロック単位に転送するための受信済バッファ主記憶
転送処理マイクロプログラム132がある。制御信号1
20゜121 、l 22FiHDLC制御回路17か
らの1ノくイト単位の受信データを受信デーツノくラフ
アメモリ18に島速に格納するときに内部マイコンデー
タバス16をマイクロプログラム動作から解放させてD
MACl:5の制御に委ねるために必要な制御信号でア
リ、クロック受信完了割込み14はHDLC制御回路1
7がHDLC方式に於る受信データブロックのだ後を示
すフラグパターンを検出しり時にこれをマイクロコンピ
ュータ12へ連絡するものである。
施例のデータ処理装置1を介してデータ伝送路2と主処
理装置3、主記憶4を結合したCPU入出力バス5とを
接続したシステムの構成図である。第2図はデータ処理
装置1の実施例を示すブロック図で、HDLC制御回路
17けデータ伝送路2からビットシリアルに入力される
受信データをバイト単位に組立て、マイコンパス16へ
出カスる。このバイト単位の受信データは、アドレス及
び格納バイト数を制御1′るDMA、C回路15の制御
によって受信データバッファメモリ18へ高速度て格納
される。マイクロコンピュータ12はROM13に格納
されたマイクロプログラムによって本データ処理装置の
機能を実現するだめの種種の制御を行う。バスインター
ンエイス制御回路11はHDLC制御回路17からの受
信データを−1格納している受信データバックアメモリ
18のデータをCPU入出力バス5を介して主処理装置
の主記憶へ転送する。受信データバッファメモリ18に
は、受信データの最大長に等しいバッファ長を有する第
1の受信バッファ群181,182とこれらの受信完了
と空きを管理する管理テーブル183、及び受信データ
の最小長に等しいバッファ長を有する第2の受信バッフ
ァ群184〜186とこれらの受信完了と空きを管理す
る管理テーブル187が設けられている。又ROM13
には、DMAC15の制御のもとでHDLC制御回路J
7から受信バッファメモリ18に格納される受信データ
をブロック単位に処理するためのブロック受信完了処理
マイクロプログラム131と、受信データバッファメモ
リ18内に格納された受信データを主処理装置の主記憶
へブロック単位に転送するための受信済バッファ主記憶
転送処理マイクロプログラム132がある。制御信号1
20゜121 、l 22FiHDLC制御回路17か
らの1ノくイト単位の受信データを受信デーツノくラフ
アメモリ18に島速に格納するときに内部マイコンデー
タバス16をマイクロプログラム動作から解放させてD
MACl:5の制御に委ねるために必要な制御信号でア
リ、クロック受信完了割込み14はHDLC制御回路1
7がHDLC方式に於る受信データブロックのだ後を示
すフラグパターンを検出しり時にこれをマイクロコンピ
ュータ12へ連絡するものである。
以上のデータ処理装置の詳細な動作に先立ってまずこの
装置のグローバルな動作を、第3図のタイムチャートに
よって説明する。まずデータ伝送路2から受信されるデ
ータブロックはBt (長)。
装置のグローバルな動作を、第3図のタイムチャートに
よって説明する。まずデータ伝送路2から受信されるデ
ータブロックはBt (長)。
B2 (短)、B3(短)、B4(短)、Bs(長)の
順序とする。これらのデータブロックは順次DMACl
3を介して受信データバッファメモリ18内の長いデー
タ長のいずれかのバッファへ受信され、第4図及び第6
図で後に説明するブロック受信完了処理マイクロスログ
ラム131及び受信済バッファ主記憶転送処理マイクロ
プログラム132によって処理される。即ちブロックB
1は長いデータブロックであるからデータ伝送路から受
信格納した第1の受信バッファ群のバッファ181にそ
のま\格納され、このデータブロックB、の受信完了時
の割込み14によシバツファ181から転送時間T1に
て主記憶4へ転送される。その後引き続き短いデータブ
ロックB2〜B4がデータ伝送路2より受信されるが、
データ処理装置は事前にデータブロック長が短いことを
知ることができないので、いずれも第1の長い受信バッ
ファ群の空きバッファ182へこれらを一旦格納し、ブ
ロックB2 、 I3g 、 ’B4の各々の受信完了
時のブロック受信完了信号14の割込みによシデータ処
理装置は現在受信したデータブロックが短いものである
ととを知シ、これらのブロックをバッファ182から第
2の受信バッファ群184〜186へ次々とコピーする
。そしてこれらのコピーされたデータブロックが転送時
間T、〜T。
順序とする。これらのデータブロックは順次DMACl
3を介して受信データバッファメモリ18内の長いデー
タ長のいずれかのバッファへ受信され、第4図及び第6
図で後に説明するブロック受信完了処理マイクロスログ
ラム131及び受信済バッファ主記憶転送処理マイクロ
プログラム132によって処理される。即ちブロックB
1は長いデータブロックであるからデータ伝送路から受
信格納した第1の受信バッファ群のバッファ181にそ
のま\格納され、このデータブロックB、の受信完了時
の割込み14によシバツファ181から転送時間T1に
て主記憶4へ転送される。その後引き続き短いデータブ
ロックB2〜B4がデータ伝送路2より受信されるが、
データ処理装置は事前にデータブロック長が短いことを
知ることができないので、いずれも第1の長い受信バッ
ファ群の空きバッファ182へこれらを一旦格納し、ブ
ロックB2 、 I3g 、 ’B4の各々の受信完了
時のブロック受信完了信号14の割込みによシデータ処
理装置は現在受信したデータブロックが短いものである
ととを知シ、これらのブロックをバッファ182から第
2の受信バッファ群184〜186へ次々とコピーする
。そしてこれらのコピーされたデータブロックが転送時
間T、〜T。
で主記憶4へ転送される。以下の動作も同様であるが、
ここでもしブロック82〜B4の短いデータブロックに
対して第2の短い受信バッファ群へコピーしかいことに
すると、短いデータブロック群が連続してジ、られてさ
ているにも拘らず第1の長いバッファ群を多能に僅゛仙
1しておかねばならず、大容量のバッファメモリを無駄
に使うことになる。
ここでもしブロック82〜B4の短いデータブロックに
対して第2の短い受信バッファ群へコピーしかいことに
すると、短いデータブロック群が連続してジ、られてさ
ているにも拘らず第1の長いバッファ群を多能に僅゛仙
1しておかねばならず、大容量のバッファメモリを無駄
に使うことになる。
第4図はブロック受信完了処理1マイクロプログラム1
3Lによるバッファ制御のフローチャートであシ、2−
れ娃、前述のように伝送路2からのデータプロツノの受
信完了毎にIIDLC制御回跪17から送られる割込イ
を号14により起動される。このプログツノ・でu寸ず
ダ化り、たデータブロック長DCをステラフ200,2
01で3”11出する。
3Lによるバッファ制御のフローチャートであシ、2−
れ娃、前述のように伝送路2からのデータプロツノの受
信完了毎にIIDLC制御回跪17から送られる割込イ
を号14により起動される。このプログツノ・でu寸ず
ダ化り、たデータブロック長DCをステラフ200,2
01で3”11出する。
DMAC1i5でし1最初長いバッファの1つB Lへ
受信データを入力する時、長いバッファのデータ長II
oを初期値とし、受信したデータ長を差引いて残りデー
タ長nをカウントしているので、ステラツー200では
このnをとり込み、ステツフ201でDC=no−nか
ら受信データ長DCを算出する。続いて棺2の受信バッ
ファ長m。と受信データ長DCをステップ202で比較
しDC≦nloならば第2のバッファ群の空管理テーブ
ル187を参照して空バッファの1つBSをステップ2
03で取シ出し、ステップ204でバッファBL内のチ
ータラここヘコピーし、パンファBS′f:受信済とす
るためにステップ205で受信済管理テーブル187に
登録する。さらにデータ伝送路2に対して再び受信可と
するために今迄用いた第1バツフアBLの先頭アドレス
および格納バイト数をステップ206でDMAC15に
設定する。もしステップ202で受信データ長DCが第
2の受信バッファ長1110以上ならば、受信データを
コピーせず該第1の受信バッファBLを受信済管理テー
ブル183にステップ207で登録し、別の第1データ
バツフアの先頭アドレス及び格納バイト数をステップ2
08でDMAC15に設定して割込動作を完了する。第
5図は、第1のデータバッファ群と第2のデータバッフ
ァ群における受信データバッファの空状態と受信済状態
を示す管理テーブル183.187および受信バッファ
の構成例を示したものである。
受信データを入力する時、長いバッファのデータ長II
oを初期値とし、受信したデータ長を差引いて残りデー
タ長nをカウントしているので、ステラツー200では
このnをとり込み、ステツフ201でDC=no−nか
ら受信データ長DCを算出する。続いて棺2の受信バッ
ファ長m。と受信データ長DCをステップ202で比較
しDC≦nloならば第2のバッファ群の空管理テーブ
ル187を参照して空バッファの1つBSをステップ2
03で取シ出し、ステップ204でバッファBL内のチ
ータラここヘコピーし、パンファBS′f:受信済とす
るためにステップ205で受信済管理テーブル187に
登録する。さらにデータ伝送路2に対して再び受信可と
するために今迄用いた第1バツフアBLの先頭アドレス
および格納バイト数をステップ206でDMAC15に
設定する。もしステップ202で受信データ長DCが第
2の受信バッファ長1110以上ならば、受信データを
コピーせず該第1の受信バッファBLを受信済管理テー
ブル183にステップ207で登録し、別の第1データ
バツフアの先頭アドレス及び格納バイト数をステップ2
08でDMAC15に設定して割込動作を完了する。第
5図は、第1のデータバッファ群と第2のデータバッフ
ァ群における受信データバッファの空状態と受信済状態
を示す管理テーブル183.187および受信バッファ
の構成例を示したものである。
第6iitj1、第4図のフログラム処理によって受信
済とされたバッファから主記憶ヘテータを転送するため
のマイクロプログラム132のフローグーヤードを示し
たものである。このマイクロプログラムは、ブロック受
信完了処理マイタロフログラム131と同時動作させる
ため常時割込解除で動作し、第1又U第2の受信バッフ
ァ群から、受信済のデータバツファのデータをバスイン
ターフェース制御回路11を介して主処理装置の主記憶
4へ転送する。即ちステップ300,301では管理テ
ーブル183,187を参照して受信済データバッファ
があるかどうか、又それがどのバッファであるかをしら
べ、い1れの場合もステップ302又は3()3でその
バッファの内容を主記憶へ転送し、七の後ステツブ30
4又1d305で当該受信バッファを管理テーブル18
3又は187の窒管理テーブルへ返却して、又次の受信
済データバッファの状態を監視しつづけ、連続的にデー
タ転送が行われる。
済とされたバッファから主記憶ヘテータを転送するため
のマイクロプログラム132のフローグーヤードを示し
たものである。このマイクロプログラムは、ブロック受
信完了処理マイタロフログラム131と同時動作させる
ため常時割込解除で動作し、第1又U第2の受信バッフ
ァ群から、受信済のデータバツファのデータをバスイン
ターフェース制御回路11を介して主処理装置の主記憶
4へ転送する。即ちステップ300,301では管理テ
ーブル183,187を参照して受信済データバッファ
があるかどうか、又それがどのバッファであるかをしら
べ、い1れの場合もステップ302又は3()3でその
バッファの内容を主記憶へ転送し、七の後ステツブ30
4又1d305で当該受信バッファを管理テーブル18
3又は187の窒管理テーブルへ返却して、又次の受信
済データバッファの状態を監視しつづけ、連続的にデー
タ転送が行われる。
本発明によればHDLC通信装置の様にブロック単位に
送受信する様態を有するデータ処理装置において、主処
理装置内の主記憶との転送能力を特に高速化しなくとも
、少量のバッファを用いて受信データを失うことなく効
率のよいバッファ制御を行え、装置のハードウェア9を
減少させることができるという効果がある。
送受信する様態を有するデータ処理装置において、主処
理装置内の主記憶との転送能力を特に高速化しなくとも
、少量のバッファを用いて受信データを失うことなく効
率のよいバッファ制御を行え、装置のハードウェア9を
減少させることができるという効果がある。
第1図は本発明のデータ処理装置が接続されるシステム
構成図、第2図は本発明のデータ処理装部の一尖施例を
示すブロック図、第3図は本装置によるデータ伝送路か
らの受信データの主記憶への転送方法を示すタイムチャ
ート、第4図は受信データを各バッファへ格納するだめ
のマイクロプログラムのフローチャート、第5図は受信
バッファ管理テーブルの説明図、第6図は主記憶との転
−罪ム舛6+払めマイクロプログラムのフローチャート
である。 1・・・データ処理装置、4・・・主記憶、12・・・
マイクロプロセッサ、13・・・R,OM、18・・・
受信バッファ、181,182,184,185,18
6・・・バッファ、183,187・・・管理テーブル
、131・・・ブロック受信完了処理マイクロ7′ログ
ラム、132・・・ダ′信済バッファ主記憶転送処理マ
イクロプログラム。 代理人 弁理士 秋本正実 弔71図1 晰5図
構成図、第2図は本発明のデータ処理装部の一尖施例を
示すブロック図、第3図は本装置によるデータ伝送路か
らの受信データの主記憶への転送方法を示すタイムチャ
ート、第4図は受信データを各バッファへ格納するだめ
のマイクロプログラムのフローチャート、第5図は受信
バッファ管理テーブルの説明図、第6図は主記憶との転
−罪ム舛6+払めマイクロプログラムのフローチャート
である。 1・・・データ処理装置、4・・・主記憶、12・・・
マイクロプロセッサ、13・・・R,OM、18・・・
受信バッファ、181,182,184,185,18
6・・・バッファ、183,187・・・管理テーブル
、131・・・ブロック受信完了処理マイクロ7′ログ
ラム、132・・・ダ′信済バッファ主記憶転送処理マ
イクロプログラム。 代理人 弁理士 秋本正実 弔71図1 晰5図
Claims (1)
- 1、外部よシ可変長のブロック単位で送られてきたデー
タを−たんその内部バッファメモリへ受信した後主記憶
装置へ転送するように構成されたデータ処理装置内のバ
ッファ制御方法に於て、その各々のバッファが最大長の
データブロックを格納できる長さを有した第1のバッフ
ァ群と、その各各のバッファが上記第1のバッファ群の
バッファ長よシ短いバッファ長を有した第2のバッファ
群と、受信完了処理手段と、転送処理手段とを設けると
ともに、入力されたデータブロックは上記第1のバッフ
ァ群の空きバッファの1つに−たん受信した後、該受信
したデータブロックの長さが上記第2のバッファ群のバ
ッファ長をこえない時には上記第2のバッファ群の空き
バッフTの1つへ上記受信した受信データブロックを転
送して受信完了とし、上記受信したデータブロックの長
さがl記第2のバッファ群のバッーy−yJy−ムン4
4 m Iffは上記転送は行わずに受信完了とするよ
うに上記受信完了処理手段に制御せしめ、更に上記受信
完了となったバッファがある時には該パン7アに格納さ
れたデータブロックki記憶装置へ転送してA gバッ
ファを空きバッファとするように上記転送処理手段に制
御せしめるようにしたことを特徴とするバッファ制御方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58142459A JPS6033627A (ja) | 1983-08-05 | 1983-08-05 | バツフア制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58142459A JPS6033627A (ja) | 1983-08-05 | 1983-08-05 | バツフア制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6033627A true JPS6033627A (ja) | 1985-02-21 |
JPS6259336B2 JPS6259336B2 (ja) | 1987-12-10 |
Family
ID=15315806
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58142459A Granted JPS6033627A (ja) | 1983-08-05 | 1983-08-05 | バツフア制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6033627A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02249024A (ja) * | 1989-03-22 | 1990-10-04 | Nec Corp | データ転送装置 |
-
1983
- 1983-08-05 JP JP58142459A patent/JPS6033627A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02249024A (ja) * | 1989-03-22 | 1990-10-04 | Nec Corp | データ転送装置 |
Also Published As
Publication number | Publication date |
---|---|
JPS6259336B2 (ja) | 1987-12-10 |
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