JPS6033627A - バツフア制御方法 - Google Patents
バツフア制御方法Info
- Publication number
- JPS6033627A JPS6033627A JP58142459A JP14245983A JPS6033627A JP S6033627 A JPS6033627 A JP S6033627A JP 58142459 A JP58142459 A JP 58142459A JP 14245983 A JP14245983 A JP 14245983A JP S6033627 A JPS6033627 A JP S6033627A
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- data
- length
- reception
- received
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Communication Control (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明６−［データ伝送路と主処理装置内の主記憶との
間のう゛−タ転送処理を行うだめのデータ処理装置に於
１＋バッファ制御方法に係シ、船に伝魅路から受信する
テークブロックの長さが可変の場合に効率よシ転送処理
を行えるようにしたバッファ制御方法に、関する。
間のう゛−タ転送処理を行うだめのデータ処理装置に於
１＋バッファ制御方法に係シ、船に伝魅路から受信する
テークブロックの長さが可変の場合に効率よシ転送処理
を行えるようにしたバッファ制御方法に、関する。
〔発明のｔ′１景〕
計算ぢｉ４と払わ１：された伝送路では、例えばＨＤＬ
Ｃ方式にもとづいたデータブロックの転送が行われ、こ
の伝送路と計算機の主記憶との間はデータ処理装置（チ
ャネルとも呼ばれる）によって接続されている。このデ
ータ処理装置には通常マイクロコンピュータが用いられ
ているが、計算機入出力バスとデータ処理装置内のマイ
コンバスとけインターフェイスが異名ため、受信データ
はデータ処理装置内部のバッファメモリに−たん格納し
た後、主記憶に転送される。この場合データ処理装ＭＭ
伝送路から送られてくるデータブロックを紛失すること
なく受信する８扱があるため、受信バッファと主記憶と
の転送速度はデータ伝送路の伝送速度よシ速くなければ
ならない。しかしこの条件が満されていても次のような
問題がある。即ち受信する伝送データ長が可変長であシ
、そのデータの最大長と最小長の差が極端に大きな場合
、これらの伝送データを紛失せずに連続して受信するた
めには、２本の受信バッファを交互に使用しかつ最長の
受信データを主記憶へ転送する時間を４５小長の伝送路
データの伝送時間以下にするように高速のＤＭＡ制御回
路を使用する必要があシ、ハードウェアｄが大幅に増大
してしまうという欠点である。一方、主記憶との転送を
マイクロプログラムを介入させてイｆう方法を用いれば
、前記Ｄ Ｉ’ｖｌ Ａ方式に比べてハードウェア量を
少くすることができるが、最大長のデータを受信後それ
を主記憶へ転送中に、フータ伝送路から続いて送られて
くる複数の可変長ブロックデータを受信するだめのバッ
ファが必要になってくる。このだめのバッファ数は、最
大艮データの主記憶への転送時間と、最小長のデータの
伝送時間の関係から決定できるが、各受信バッファのサ
イズは可変長データの受信以前には予測できないので、
最大サイズで構成しなければならず、従って多数の最大
長バッファが必要となり、データ処理装置内に使用効率
の悪い大容量バッファを設けねばならないという欠点が
ある。
Ｃ方式にもとづいたデータブロックの転送が行われ、こ
の伝送路と計算機の主記憶との間はデータ処理装置（チ
ャネルとも呼ばれる）によって接続されている。このデ
ータ処理装置には通常マイクロコンピュータが用いられ
ているが、計算機入出力バスとデータ処理装置内のマイ
コンバスとけインターフェイスが異名ため、受信データ
はデータ処理装置内部のバッファメモリに−たん格納し
た後、主記憶に転送される。この場合データ処理装ＭＭ
伝送路から送られてくるデータブロックを紛失すること
なく受信する８扱があるため、受信バッファと主記憶と
の転送速度はデータ伝送路の伝送速度よシ速くなければ
ならない。しかしこの条件が満されていても次のような
問題がある。即ち受信する伝送データ長が可変長であシ
、そのデータの最大長と最小長の差が極端に大きな場合
、これらの伝送データを紛失せずに連続して受信するた
めには、２本の受信バッファを交互に使用しかつ最長の
受信データを主記憶へ転送する時間を４５小長の伝送路
データの伝送時間以下にするように高速のＤＭＡ制御回
路を使用する必要があシ、ハードウェアｄが大幅に増大
してしまうという欠点である。一方、主記憶との転送を
マイクロプログラムを介入させてイｆう方法を用いれば
、前記Ｄ Ｉ’ｖｌ Ａ方式に比べてハードウェア量を
少くすることができるが、最大長のデータを受信後それ
を主記憶へ転送中に、フータ伝送路から続いて送られて
くる複数の可変長ブロックデータを受信するだめのバッ
ファが必要になってくる。このだめのバッファ数は、最
大艮データの主記憶への転送時間と、最小長のデータの
伝送時間の関係から決定できるが、各受信バッファのサ
イズは可変長データの受信以前には予測できないので、
最大サイズで構成しなければならず、従って多数の最大
長バッファが必要となり、データ処理装置内に使用効率
の悪い大容量バッファを設けねばならないという欠点が
ある。
本発明の目的は、データ伝送路に接続され、相手装置か
らデータ伝送路上に送られてくるブロック単位のデータ
を受信しそのブロック単位に４９機の主記憶に１・；送
する機能を有するデータ処理装置に於て、少ｆｒ’＋−
のバランアメモリを用いて可変長ブロック単位のデータ
を失うことなく主記憶へ転送することのできるマイクロ
プログラム制御のバッファ制御方法を提供するにある。
らデータ伝送路上に送られてくるブロック単位のデータ
を受信しそのブロック単位に４９機の主記憶に１・；送
する機能を有するデータ処理装置に於て、少ｆｒ’＋−
のバランアメモリを用いて可変長ブロック単位のデータ
を失うことなく主記憶へ転送することのできるマイクロ
プログラム制御のバッファ制御方法を提供するにある。
本発明の特徴は、データ処理装置内部の受信バッファ群
に２種類のバッファ長を割付け、各受信バッファの使用
方法を規定することによって限られた容量のバッファメ
モリを用いて極めて使用効率の高いバッファ制御を行う
ようにしたことである。即ち第１のバッファ群として最
大受信データ長のデータブロックを格納できるバッファ
を最低２個以上準備し、第２のバッファ群として短いデ
ータのみを格納できる専用のバッファ群を複数個準備す
る。
に２種類のバッファ長を割付け、各受信バッファの使用
方法を規定することによって限られた容量のバッファメ
モリを用いて極めて使用効率の高いバッファ制御を行う
ようにしたことである。即ち第１のバッファ群として最
大受信データ長のデータブロックを格納できるバッファ
を最低２個以上準備し、第２のバッファ群として短いデ
ータのみを格納できる専用のバッファ群を複数個準備す
る。
そしてデータ伝送路からの受イごデータ長は前もって予
測できないために、常に最大データ長を受信できる第１
のバッファ群の一つを受信バッファとして割当てておき
、データ受信完了後そのデータ長を検出し、第２のバッ
ファ群のバッファ長よシも小さければ、第１の受信バッ
ファＢ≠Ｓら俯込データのみを格納できる第２の専用バ
ッファ群に受信データをコピーし、これらの短かい受信
ブロックデータの主記憶への転送は、第２の専用バッフ
ァ群を使用する。受信データが第２のバッファ長よシ太
さけわば第２の痔用バックァ群にはコヒーせずに、その
まま第１のバッファ群を主記憶との転送に１史用するよ
うにしたものである。
測できないために、常に最大データ長を受信できる第１
のバッファ群の一つを受信バッファとして割当てておき
、データ受信完了後そのデータ長を検出し、第２のバッ
ファ群のバッファ長よシも小さければ、第１の受信バッ
ファＢ≠Ｓら俯込データのみを格納できる第２の専用バ
ッファ群に受信データをコピーし、これらの短かい受信
ブロックデータの主記憶への転送は、第２の専用バッフ
ァ群を使用する。受信データが第２のバッファ長よシ太
さけわば第２の痔用バックァ群にはコヒーせずに、その
まま第１のバッファ群を主記憶との転送に１史用するよ
うにしたものである。
以下本発明の一実施例を示す。第１ν１は本発明の一実
施例のデータ処理装置１を介してデータ伝送路２と主処
理装置３、主記憶４を結合したＣＰＵ入出力バス５とを
接続したシステムの構成図である。第２図はデータ処理
装置１の実施例を示すブロック図で、ＨＤＬＣ制御回路
１７けデータ伝送路２からビットシリアルに入力される
受信データをバイト単位に組立て、マイコンパス１６へ
出カスる。このバイト単位の受信データは、アドレス及
び格納バイト数を制御１′るＤＭＡ、Ｃ回路１５の制御
によって受信データバッファメモリ１８へ高速度て格納
される。マイクロコンピュータ１２はＲＯＭ１３に格納
されたマイクロプログラムによって本データ処理装置の
機能を実現するだめの種種の制御を行う。バスインター
ンエイス制御回路１１はＨＤＬＣ制御回路１７からの受
信データを−１格納している受信データバックアメモリ
１８のデータをＣＰＵ入出力バス５を介して主処理装置
の主記憶へ転送する。受信データバッファメモリ１８に
は、受信データの最大長に等しいバッファ長を有する第
１の受信バッファ群１８１，１８２とこれらの受信完了
と空きを管理する管理テーブル１８３、及び受信データ
の最小長に等しいバッファ長を有する第２の受信バッフ
ァ群１８４〜１８６とこれらの受信完了と空きを管理す
る管理テーブル１８７が設けられている。又ＲＯＭ１３
には、ＤＭＡＣ１５の制御のもとでＨＤＬＣ制御回路Ｊ
７から受信バッファメモリ１８に格納される受信データ
をブロック単位に処理するためのブロック受信完了処理
マイクロプログラム１３１と、受信データバッファメモ
リ１８内に格納された受信データを主処理装置の主記憶
へブロック単位に転送するための受信済バッファ主記憶
転送処理マイクロプログラム１３２がある。制御信号１
２０゜１２１ 、ｌ ２２ＦｉＨＤＬＣ制御回路１７か
らの１ノくイト単位の受信データを受信デーツノくラフ
アメモリ１８に島速に格納するときに内部マイコンデー
タバス１６をマイクロプログラム動作から解放させてＤ
ＭＡＣｌ：５の制御に委ねるために必要な制御信号でア
リ、クロック受信完了割込み１４はＨＤＬＣ制御回路１
７がＨＤＬＣ方式に於る受信データブロックのだ後を示
すフラグパターンを検出しり時にこれをマイクロコンピ
ュータ１２へ連絡するものである。
施例のデータ処理装置１を介してデータ伝送路２と主処
理装置３、主記憶４を結合したＣＰＵ入出力バス５とを
接続したシステムの構成図である。第２図はデータ処理
装置１の実施例を示すブロック図で、ＨＤＬＣ制御回路
１７けデータ伝送路２からビットシリアルに入力される
受信データをバイト単位に組立て、マイコンパス１６へ
出カスる。このバイト単位の受信データは、アドレス及
び格納バイト数を制御１′るＤＭＡ、Ｃ回路１５の制御
によって受信データバッファメモリ１８へ高速度て格納
される。マイクロコンピュータ１２はＲＯＭ１３に格納
されたマイクロプログラムによって本データ処理装置の
機能を実現するだめの種種の制御を行う。バスインター
ンエイス制御回路１１はＨＤＬＣ制御回路１７からの受
信データを−１格納している受信データバックアメモリ
１８のデータをＣＰＵ入出力バス５を介して主処理装置
の主記憶へ転送する。受信データバッファメモリ１８に
は、受信データの最大長に等しいバッファ長を有する第
１の受信バッファ群１８１，１８２とこれらの受信完了
と空きを管理する管理テーブル１８３、及び受信データ
の最小長に等しいバッファ長を有する第２の受信バッフ
ァ群１８４〜１８６とこれらの受信完了と空きを管理す
る管理テーブル１８７が設けられている。又ＲＯＭ１３
には、ＤＭＡＣ１５の制御のもとでＨＤＬＣ制御回路Ｊ
７から受信バッファメモリ１８に格納される受信データ
をブロック単位に処理するためのブロック受信完了処理
マイクロプログラム１３１と、受信データバッファメモ
リ１８内に格納された受信データを主処理装置の主記憶
へブロック単位に転送するための受信済バッファ主記憶
転送処理マイクロプログラム１３２がある。制御信号１
２０゜１２１ 、ｌ ２２ＦｉＨＤＬＣ制御回路１７か
らの１ノくイト単位の受信データを受信デーツノくラフ
アメモリ１８に島速に格納するときに内部マイコンデー
タバス１６をマイクロプログラム動作から解放させてＤ
ＭＡＣｌ：５の制御に委ねるために必要な制御信号でア
リ、クロック受信完了割込み１４はＨＤＬＣ制御回路１
７がＨＤＬＣ方式に於る受信データブロックのだ後を示
すフラグパターンを検出しり時にこれをマイクロコンピ
ュータ１２へ連絡するものである。
以上のデータ処理装置の詳細な動作に先立ってまずこの
装置のグローバルな動作を、第３図のタイムチャートに
よって説明する。まずデータ伝送路２から受信されるデ
ータブロックはＢｔ （長）。
装置のグローバルな動作を、第３図のタイムチャートに
よって説明する。まずデータ伝送路２から受信されるデ
ータブロックはＢｔ （長）。
Ｂ２ （短）、Ｂ３（短）、Ｂ４（短）、Ｂｓ（長）の
順序とする。これらのデータブロックは順次ＤＭＡＣｌ
３を介して受信データバッファメモリ１８内の長いデー
タ長のいずれかのバッファへ受信され、第４図及び第６
図で後に説明するブロック受信完了処理マイクロスログ
ラム１３１及び受信済バッファ主記憶転送処理マイクロ
プログラム１３２によって処理される。即ちブロックＢ
１は長いデータブロックであるからデータ伝送路から受
信格納した第１の受信バッファ群のバッファ１８１にそ
のま＼格納され、このデータブロックＢ、の受信完了時
の割込み１４によシバツファ１８１から転送時間Ｔ１に
て主記憶４へ転送される。その後引き続き短いデータブ
ロックＢ２〜Ｂ４がデータ伝送路２より受信されるが、
データ処理装置は事前にデータブロック長が短いことを
知ることができないので、いずれも第１の長い受信バッ
ファ群の空きバッファ１８２へこれらを一旦格納し、ブ
ロックＢ２ 、 Ｉ３ｇ 、 ’Ｂ４の各々の受信完了
時のブロック受信完了信号１４の割込みによシデータ処
理装置は現在受信したデータブロックが短いものである
ととを知シ、これらのブロックをバッファ１８２から第
２の受信バッファ群１８４〜１８６へ次々とコピーする
。そしてこれらのコピーされたデータブロックが転送時
間Ｔ、〜Ｔ。
順序とする。これらのデータブロックは順次ＤＭＡＣｌ
３を介して受信データバッファメモリ１８内の長いデー
タ長のいずれかのバッファへ受信され、第４図及び第６
図で後に説明するブロック受信完了処理マイクロスログ
ラム１３１及び受信済バッファ主記憶転送処理マイクロ
プログラム１３２によって処理される。即ちブロックＢ
１は長いデータブロックであるからデータ伝送路から受
信格納した第１の受信バッファ群のバッファ１８１にそ
のま＼格納され、このデータブロックＢ、の受信完了時
の割込み１４によシバツファ１８１から転送時間Ｔ１に
て主記憶４へ転送される。その後引き続き短いデータブ
ロックＢ２〜Ｂ４がデータ伝送路２より受信されるが、
データ処理装置は事前にデータブロック長が短いことを
知ることができないので、いずれも第１の長い受信バッ
ファ群の空きバッファ１８２へこれらを一旦格納し、ブ
ロックＢ２ 、 Ｉ３ｇ 、 ’Ｂ４の各々の受信完了
時のブロック受信完了信号１４の割込みによシデータ処
理装置は現在受信したデータブロックが短いものである
ととを知シ、これらのブロックをバッファ１８２から第
２の受信バッファ群１８４〜１８６へ次々とコピーする
。そしてこれらのコピーされたデータブロックが転送時
間Ｔ、〜Ｔ。
で主記憶４へ転送される。以下の動作も同様であるが、
ここでもしブロック８２〜Ｂ４の短いデータブロックに
対して第２の短い受信バッファ群へコピーしかいことに
すると、短いデータブロック群が連続してジ、られてさ
ているにも拘らず第１の長いバッファ群を多能に僅゛仙
１しておかねばならず、大容量のバッファメモリを無駄
に使うことになる。
ここでもしブロック８２〜Ｂ４の短いデータブロックに
対して第２の短い受信バッファ群へコピーしかいことに
すると、短いデータブロック群が連続してジ、られてさ
ているにも拘らず第１の長いバッファ群を多能に僅゛仙
１しておかねばならず、大容量のバッファメモリを無駄
に使うことになる。
第４図はブロック受信完了処理１マイクロプログラム１
３Ｌによるバッファ制御のフローチャートであシ、２−
れ娃、前述のように伝送路２からのデータプロツノの受
信完了毎にＩＩＤＬＣ制御回跪１７から送られる割込イ
を号１４により起動される。このプログツノ・でｕ寸ず
ダ化り、たデータブロック長ＤＣをステラフ２００，２
０１で３”１１出する。
３Ｌによるバッファ制御のフローチャートであシ、２−
れ娃、前述のように伝送路２からのデータプロツノの受
信完了毎にＩＩＤＬＣ制御回跪１７から送られる割込イ
を号１４により起動される。このプログツノ・でｕ寸ず
ダ化り、たデータブロック長ＤＣをステラフ２００，２
０１で３”１１出する。
ＤＭＡＣ１ｉ５でし１最初長いバッファの１つＢ Ｌへ
受信データを入力する時、長いバッファのデータ長ＩＩ
ｏを初期値とし、受信したデータ長を差引いて残りデー
タ長ｎをカウントしているので、ステラツー２００では
このｎをとり込み、ステツフ２０１でＤＣ＝ｎｏ−ｎか
ら受信データ長ＤＣを算出する。続いて棺２の受信バッ
ファ長ｍ。と受信データ長ＤＣをステップ２０２で比較
しＤＣ≦ｎｌｏならば第２のバッファ群の空管理テーブ
ル１８７を参照して空バッファの１つＢＳをステップ２
０３で取シ出し、ステップ２０４でバッファＢＬ内のチ
ータラここヘコピーし、パンファＢＳ′ｆ：受信済とす
るためにステップ２０５で受信済管理テーブル１８７に
登録する。さらにデータ伝送路２に対して再び受信可と
するために今迄用いた第１バツフアＢＬの先頭アドレス
および格納バイト数をステップ２０６でＤＭＡＣ１５に
設定する。もしステップ２０２で受信データ長ＤＣが第
２の受信バッファ長１１１０以上ならば、受信データを
コピーせず該第１の受信バッファＢＬを受信済管理テー
ブル１８３にステップ２０７で登録し、別の第１データ
バツフアの先頭アドレス及び格納バイト数をステップ２
０８でＤＭＡＣ１５に設定して割込動作を完了する。第
５図は、第１のデータバッファ群と第２のデータバッフ
ァ群における受信データバッファの空状態と受信済状態
を示す管理テーブル１８３．１８７および受信バッファ
の構成例を示したものである。
受信データを入力する時、長いバッファのデータ長ＩＩ
ｏを初期値とし、受信したデータ長を差引いて残りデー
タ長ｎをカウントしているので、ステラツー２００では
このｎをとり込み、ステツフ２０１でＤＣ＝ｎｏ−ｎか
ら受信データ長ＤＣを算出する。続いて棺２の受信バッ
ファ長ｍ。と受信データ長ＤＣをステップ２０２で比較
しＤＣ≦ｎｌｏならば第２のバッファ群の空管理テーブ
ル１８７を参照して空バッファの１つＢＳをステップ２
０３で取シ出し、ステップ２０４でバッファＢＬ内のチ
ータラここヘコピーし、パンファＢＳ′ｆ：受信済とす
るためにステップ２０５で受信済管理テーブル１８７に
登録する。さらにデータ伝送路２に対して再び受信可と
するために今迄用いた第１バツフアＢＬの先頭アドレス
および格納バイト数をステップ２０６でＤＭＡＣ１５に
設定する。もしステップ２０２で受信データ長ＤＣが第
２の受信バッファ長１１１０以上ならば、受信データを
コピーせず該第１の受信バッファＢＬを受信済管理テー
ブル１８３にステップ２０７で登録し、別の第１データ
バツフアの先頭アドレス及び格納バイト数をステップ２
０８でＤＭＡＣ１５に設定して割込動作を完了する。第
５図は、第１のデータバッファ群と第２のデータバッフ
ァ群における受信データバッファの空状態と受信済状態
を示す管理テーブル１８３．１８７および受信バッファ
の構成例を示したものである。
第６ｉｉｔｊ１、第４図のフログラム処理によって受信
済とされたバッファから主記憶ヘテータを転送するため
のマイクロプログラム１３２のフローグーヤードを示し
たものである。このマイクロプログラムは、ブロック受
信完了処理マイタロフログラム１３１と同時動作させる
ため常時割込解除で動作し、第１又Ｕ第２の受信バッフ
ァ群から、受信済のデータバツファのデータをバスイン
ターフェース制御回路１１を介して主処理装置の主記憶
４へ転送する。即ちステップ３００，３０１では管理テ
ーブル１８３，１８７を参照して受信済データバッファ
があるかどうか、又それがどのバッファであるかをしら
べ、い１れの場合もステップ３０２又は３（）３でその
バッファの内容を主記憶へ転送し、七の後ステツブ３０
４又１ｄ３０５で当該受信バッファを管理テーブル１８
３又は１８７の窒管理テーブルへ返却して、又次の受信
済データバッファの状態を監視しつづけ、連続的にデー
タ転送が行われる。
済とされたバッファから主記憶ヘテータを転送するため
のマイクロプログラム１３２のフローグーヤードを示し
たものである。このマイクロプログラムは、ブロック受
信完了処理マイタロフログラム１３１と同時動作させる
ため常時割込解除で動作し、第１又Ｕ第２の受信バッフ
ァ群から、受信済のデータバツファのデータをバスイン
ターフェース制御回路１１を介して主処理装置の主記憶
４へ転送する。即ちステップ３００，３０１では管理テ
ーブル１８３，１８７を参照して受信済データバッファ
があるかどうか、又それがどのバッファであるかをしら
べ、い１れの場合もステップ３０２又は３（）３でその
バッファの内容を主記憶へ転送し、七の後ステツブ３０
４又１ｄ３０５で当該受信バッファを管理テーブル１８
３又は１８７の窒管理テーブルへ返却して、又次の受信
済データバッファの状態を監視しつづけ、連続的にデー
タ転送が行われる。
本発明によればＨＤＬＣ通信装置の様にブロック単位に
送受信する様態を有するデータ処理装置において、主処
理装置内の主記憶との転送能力を特に高速化しなくとも
、少量のバッファを用いて受信データを失うことなく効
率のよいバッファ制御を行え、装置のハードウェア９を
減少させることができるという効果がある。
送受信する様態を有するデータ処理装置において、主処
理装置内の主記憶との転送能力を特に高速化しなくとも
、少量のバッファを用いて受信データを失うことなく効
率のよいバッファ制御を行え、装置のハードウェア９を
減少させることができるという効果がある。
第１図は本発明のデータ処理装置が接続されるシステム
構成図、第２図は本発明のデータ処理装部の一尖施例を
示すブロック図、第３図は本装置によるデータ伝送路か
らの受信データの主記憶への転送方法を示すタイムチャ
ート、第４図は受信データを各バッファへ格納するだめ
のマイクロプログラムのフローチャート、第５図は受信
バッファ管理テーブルの説明図、第６図は主記憶との転
−罪ム舛６＋払めマイクロプログラムのフローチャート
である。 １・・・データ処理装置、４・・・主記憶、１２・・・
マイクロプロセッサ、１３・・・Ｒ，ＯＭ、１８・・・
受信バッファ、１８１，１８２，１８４，１８５，１８
６・・・バッファ、１８３，１８７・・・管理テーブル
、１３１・・・ブロック受信完了処理マイクロ７′ログ
ラム、１３２・・・ダ′信済バッファ主記憶転送処理マ
イクロプログラム。 代理人 弁理士 秋本正実 弔７１図１ 晰５図
構成図、第２図は本発明のデータ処理装部の一尖施例を
示すブロック図、第３図は本装置によるデータ伝送路か
らの受信データの主記憶への転送方法を示すタイムチャ
ート、第４図は受信データを各バッファへ格納するだめ
のマイクロプログラムのフローチャート、第５図は受信
バッファ管理テーブルの説明図、第６図は主記憶との転
−罪ム舛６＋払めマイクロプログラムのフローチャート
である。 １・・・データ処理装置、４・・・主記憶、１２・・・
マイクロプロセッサ、１３・・・Ｒ，ＯＭ、１８・・・
受信バッファ、１８１，１８２，１８４，１８５，１８
６・・・バッファ、１８３，１８７・・・管理テーブル
、１３１・・・ブロック受信完了処理マイクロ７′ログ
ラム、１３２・・・ダ′信済バッファ主記憶転送処理マ
イクロプログラム。 代理人 弁理士 秋本正実 弔７１図１ 晰５図
Claims (1)
- １、外部よシ可変長のブロック単位で送られてきたデー
タを−たんその内部バッファメモリへ受信した後主記憶
装置へ転送するように構成されたデータ処理装置内のバ
ッファ制御方法に於て、その各々のバッファが最大長の
データブロックを格納できる長さを有した第１のバッフ
ァ群と、その各各のバッファが上記第１のバッファ群の
バッファ長よシ短いバッファ長を有した第２のバッファ
群と、受信完了処理手段と、転送処理手段とを設けると
ともに、入力されたデータブロックは上記第１のバッフ
ァ群の空きバッファの１つに−たん受信した後、該受信
したデータブロックの長さが上記第２のバッファ群のバ
ッファ長をこえない時には上記第２のバッファ群の空き
バッフＴの１つへ上記受信した受信データブロックを転
送して受信完了とし、上記受信したデータブロックの長
さがｌ記第２のバッファ群のバッーｙ−ｙＪｙ−ムン４
４ ｍ Ｉｆｆは上記転送は行わずに受信完了とするよ
うに上記受信完了処理手段に制御せしめ、更に上記受信
完了となったバッファがある時には該パン７アに格納さ
れたデータブロックｋｉ記憶装置へ転送してＡ ｇバッ
ファを空きバッファとするように上記転送処理手段に制
御せしめるようにしたことを特徴とするバッファ制御方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58142459A JPS6033627A (ja) | 1983-08-05 | 1983-08-05 | バツフア制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58142459A JPS6033627A (ja) | 1983-08-05 | 1983-08-05 | バツフア制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6033627A true JPS6033627A (ja) | 1985-02-21 |
| JPS6259336B2 JPS6259336B2 (ja) | 1987-12-10 |
Family
ID=15315806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58142459A Granted JPS6033627A (ja) | 1983-08-05 | 1983-08-05 | バツフア制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6033627A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02249024A (ja) * | 1989-03-22 | 1990-10-04 | Nec Corp | データ転送装置 |
-
1983
- 1983-08-05 JP JP58142459A patent/JPS6033627A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02249024A (ja) * | 1989-03-22 | 1990-10-04 | Nec Corp | データ転送装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6259336B2 (ja) | 1987-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6038607A (en) | Method and apparatus in a computer system having plural computers which cause the initiation of functions in each other using information contained in packets transferred between the computers | |
| CA2124452C (en) | Method and apparatus for processing data within stations of a communication network | |
| KR960012686B1 (ko) | 통신 시스템용 스테이션 및 그 통신방법 | |
| EP1782602B1 (en) | Apparatus and method for supporting connection establishment in an offload of network protocol processing | |
| JPH0653994A (ja) | データ送信方式及び通信制御装置 | |
| US5930483A (en) | Method and apparatus for communications control on a small computer system interface | |
| JPS6033627A (ja) | バツフア制御方法 | |
| JPH10334037A (ja) | 通信ｄｍａ装置 | |
| US7054958B2 (en) | Apparatus and method for responding to a interruption of a packet flow to a high level data link controller in a signal processing system | |
| JP2520905B2 (ja) | シリアル通信制御装置 | |
| JPS5819062A (ja) | 回線アダプタ | |
| JPH02245860A (ja) | アクセス制御装置、バスの遊休時間を最小化する方法、ｄｍａ制御装置、及びｄｍａデータ転送方法 | |
| KR20010095103A (ko) | 데이터 블록 전송 방법 및 장치 | |
| JPH10105487A (ja) | 計算機ネットワーク通信方法およびネットワーク計算機システム | |
| JP3115801B2 (ja) | 並列計算機システム | |
| JP2615127B2 (ja) | 通信処理装置 | |
| EP0863465A1 (en) | Network interface device and method | |
| JPS6057453A (ja) | デ−タ処理方式 | |
| JPH0546529A (ja) | ダイレクトメモリアクセス方式 | |
| JPH0417492B2 (ja) | ||
| JPH02230345A (ja) | 装置間通信・キャッシュ一致処理方式 | |
| JPS59205848A (ja) | 優先制御方式 | |
| JPH03255558A (ja) | 通信処理装置制御方式 | |
| JPS62245465A (ja) | ロングパケツト送受信装置 | |
| JPH0766356B2 (ja) | チャネル装置 |