JPS6014555A - 直列デ−タ受信装置 - Google Patents
直列デ−タ受信装置Info
- Publication number
- JPS6014555A JPS6014555A JP58121653A JP12165383A JPS6014555A JP S6014555 A JPS6014555 A JP S6014555A JP 58121653 A JP58121653 A JP 58121653A JP 12165383 A JP12165383 A JP 12165383A JP S6014555 A JPS6014555 A JP S6014555A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- bit
- channel
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/50—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication
- H04L12/52—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication using time division techniques
- H04L12/525—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication using time division techniques involving a stored program control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、所定ビット数の並列データを直列データに
変換して送出する直列データ送信装置に関する。
変換して送出する直列データ送信装置に関する。
第１図は従来のデータ送信装置を示すブロック図、第２
図は第１図の動作を説明するためのタイミング波形図で
ある。第１図において、ｌは発振回路、２は分周回路、
３はカウンタ、４はデータ処理部、５はバッファレジス
タ、６はシフトレジスタ、７はバッファアンプである。
図は第１図の動作を説明するためのタイミング波形図で
ある。第１図において、ｌは発振回路、２は分周回路、
３はカウンタ、４はデータ処理部、５はバッファレジス
タ、６はシフトレジスタ、７はバッファアンプである。
発振回路１かものクロックパルスは、データ処理部４の
システムクロック信号として使用される一方、分周回路
２にて所定の周波数に分周され、送信データを伝送する
ための伝送りロックとして使用される。なお、この伝送
りロックは、例えば第２図（イ）の如く示される。一方
、第２図（ロ）に示される如き、送信すべき並列のデー
タは、書込み信号（ＷＴ）とともにデータ処理部４かも
バッファレジスタ５に与えられる。このバッファレジス
タ５の内容は、さらにシフトレジスタ６に与えられるの
で、シフトレジスタ６では、このデータを伝送りロック
により１ビツトずつシフトさせることにより、第２図（
ハ）の如く直列データに変換して送出する。分周回路２
より得られる伝送りロック信号は、例えば８進カウンタ
３にて計数されているので、伝送りロックが８個カウン
トされると、カウンタ３からはキャリイ（桁上げ）信号
が出される。この信号は、８ビツトの直列データが送出
されたことを示す転送完了信号ＢＦＥ（ｔｇ２図（ニ）
参照）としてデータ処理部４に与えられ、割込み処理さ
れる。す１工わち、この割込みが上がると、データ処理
部４は、次の送信データをバッファレジスタ５に書込む
ことにより、直列データの連続性を保つよう忙している
。なお、データ処理部では、送信すべきデータの同期パ
ターン作成または伝送ワードの編集等の操作が行なわれ
る。また、データ処理部にはマイクロプロセッサを用い
ることができるので、データの構成は第１図の如く８ビ
ツト、または１６ビツト単位で送信するのが好適である
が、必ずしもこの数に限定されるものではない。
システムクロック信号として使用される一方、分周回路
２にて所定の周波数に分周され、送信データを伝送する
ための伝送りロックとして使用される。なお、この伝送
りロックは、例えば第２図（イ）の如く示される。一方
、第２図（ロ）に示される如き、送信すべき並列のデー
タは、書込み信号（ＷＴ）とともにデータ処理部４かも
バッファレジスタ５に与えられる。このバッファレジス
タ５の内容は、さらにシフトレジスタ６に与えられるの
で、シフトレジスタ６では、このデータを伝送りロック
により１ビツトずつシフトさせることにより、第２図（
ハ）の如く直列データに変換して送出する。分周回路２
より得られる伝送りロック信号は、例えば８進カウンタ
３にて計数されているので、伝送りロックが８個カウン
トされると、カウンタ３からはキャリイ（桁上げ）信号
が出される。この信号は、８ビツトの直列データが送出
されたことを示す転送完了信号ＢＦＥ（ｔｇ２図（ニ）
参照）としてデータ処理部４に与えられ、割込み処理さ
れる。す１工わち、この割込みが上がると、データ処理
部４は、次の送信データをバッファレジスタ５に書込む
ことにより、直列データの連続性を保つよう忙している
。なお、データ処理部では、送信すべきデータの同期パ
ターン作成または伝送ワードの編集等の操作が行なわれ
る。また、データ処理部にはマイクロプロセッサを用い
ることができるので、データの構成は第１図の如く８ビ
ツト、または１６ビツト単位で送信するのが好適である
が、必ずしもこの数に限定されるものではない。
しかしながら、かかる装置においてｎ多重回線（局、チ
ャネル）のデータを取り扱うことにすると、バッファレ
ジスタおよびシフトレジスタまたは分周回路がｎ回線分
必要となり、それに応じてバッファレジスタのポートア
ドレスもｎ回線分必要となり、ハードウェアが複雑かつ
ぼ５太なものになるという欠点がある。また、転送完了
を知らせる割込み信号もｎ回線分だけ上がることになる
ため、データ処理部の占有率が高くなり、その分だけ処
理能力が低下するどい５太点を有することに１【る。
ャネル）のデータを取り扱うことにすると、バッファレ
ジスタおよびシフトレジスタまたは分周回路がｎ回線分
必要となり、それに応じてバッファレジスタのポートア
ドレスもｎ回線分必要となり、ハードウェアが複雑かつ
ぼ５太なものになるという欠点がある。また、転送完了
を知らせる割込み信号もｎ回線分だけ上がることになる
ため、データ処理部の占有率が高くなり、その分だけ処
理能力が低下するどい５太点を有することに１【る。
この発明はかかる点に鑑みてなされたもので、多重回線
であっても、あるいは同期方式（Ｋ１歩同期、フレーム
同期等）、伝送フォーマットまたは伝送速度が互いに異
なっていても、同一のハードウェアで、しかも高速に対
処することが可能な直列データ送信装置を提供すること
を目的とするものである。
であっても、あるいは同期方式（Ｋ１歩同期、フレーム
同期等）、伝送フォーマットまたは伝送速度が互いに異
なっていても、同一のハードウェアで、しかも高速に対
処することが可能な直列データ送信装置を提供すること
を目的とするものである。
その要点は、送信すべきチャネル毎の直列データを、そ
れと対応するメモリのアドレス順に１ビツトずつそれぞ
れ編集してファイル化し、これを各メモリ毎に１ビツト
ずつチャネル毎に読出して所定のＦＩＦＯメそりに記憶
させ、各チャネルのデータが所定ビット数に達する毎に
該ＦＩＦＯメモリの内容を読出すことにより、各チャネ
ル毎の直列データを得るようにした点、さらにファイル
化されたデータから同期パターンの作成、伝送情報の編
集等を行７よ５デ一タ処理部を設けることにより伝送方
式等の相違に関係なく対処することができるようにした
点にある。
れと対応するメモリのアドレス順に１ビツトずつそれぞ
れ編集してファイル化し、これを各メモリ毎に１ビツト
ずつチャネル毎に読出して所定のＦＩＦＯメそりに記憶
させ、各チャネルのデータが所定ビット数に達する毎に
該ＦＩＦＯメモリの内容を読出すことにより、各チャネ
ル毎の直列データを得るようにした点、さらにファイル
化されたデータから同期パターンの作成、伝送情報の編
集等を行７よ５デ一タ処理部を設けることにより伝送方
式等の相違に関係なく対処することができるようにした
点にある。
第３図はこの発明の実施例を示す構成図、嬉４図は第３
図の動作を説明するためのタイミング波形図である。第
３白において、１１〜１８は各チャネルＣＨＩ〜ＣＨＢ
毎の送信データを、データ処理部４にて編集して格納す
るランダムアクセスメモＩＪ（ＲＡＭ）で、１９は先入
れ、先出し形メモリ（ファーストイン°ファーストアウ
トメモリ；ＦＩＦＯメモリ）であり、その他は第１図に
示されろものと同様である。
図の動作を説明するためのタイミング波形図である。第
３白において、１１〜１８は各チャネルＣＨＩ〜ＣＨＢ
毎の送信データを、データ処理部４にて編集して格納す
るランダムアクセスメモＩＪ（ＲＡＭ）で、１９は先入
れ、先出し形メモリ（ファーストイン°ファーストアウ
トメモリ；ＦＩＦＯメモリ）であり、その他は第１図に
示されろものと同様である。
メモリ１１〜１８には、各チャネルＣＨＩ〜ＣＨ８を介
して送ｌｉｔずべきデータが図の如く、縦１列に、しか
も、メモリ１１ではビット位置″′７”に、またメモリ
１８ではビット位置” ０”に、と（・５具今に互いに
そのビット位置を異１．ｃらせて記憶されており、各メ
モリの使用されないヒツト位置には０″がそれぞれ書込
まれている。したがって、各メモリ１１〜１８の同じア
ドレスが順次指定されると、各メモリからは第４１Ｖ
（＝ ）〜（ル）の如く、１ビツトずつのデータがチャ
ネル数に応じて読出されることにＩぶり、これによって
、各データはそのアドレス順に、既に直列変換されてい
るということができる。また、この場合、各チャネルの
伝送速度は互いに異なっているため、それに応じてデー
タの読出１〜態様を異１工らせるようにしている。例え
ば、メモリ１１に対応するチャネルの伝送速度がメモ＋
７１２のそれの２倍であるとすると、メモリ１１ではそ
の都度具なるアドレスのデータが読出されるのに対し、
メモリ１２では１つのアドレスのデータが２回ずつ読出
されることになる。したがつ℃、このシステムでは、そ
の最高の伝送速度（例えば、１２００ボー）を基準にし
、最高のものは１つのアドレスについて１回ずつ、また
１ ／ ｎのものは１つのアドレスについてｎ回ずつ参
照することにより、この伝送速度の相違に対処するよう
にしている。こうすることにより、データ処理部４では
各メモリ１１〜１８のアドレスを順次指定するだけで、
その速度に応じたデータを内部のオアゲートＯＲを介し
て読出し、書込み信号ＷＴとともに、第４図（オ）の如
＜ＦＩＦＯメモリ１９に書込むことができる。ＦＩＦＯ
メモリ１９からは、分周回路２を介して得られる伝送り
ロック（システムの最高伝送速度に合わされている。）
を与えることにより、各チャネルのデータが、その書込
まれた順番で取り出されるので、バッファアンプ７を介
して各チャネルＣＨＩ〜ＣＨ８に分配することができる
。このとき、伝送りロックを８個カウントすると、分周
回路またはカウンタ３かも転送完了信号ＢＦＥが出され
るので（第４図（ロ）参照）、データ処理部４でｔｉｌ
、第４図（ハ）の如く所定の時間だけ割込み処理を実行
した後、各メモＩＪ １１〜１８からデータを読出す動
作を上述の如く縁り返すことにより、所定のデータを各
チャネル毎に送出する。つまり、この実施例は、データ
処理部のシステムクロック（第４図（イ）参照）と伝送
りロック（第２図（イ）参照）との同期化にＦＩＦＯメ
モリを使用することにより、８回線分のデータを同一の
ハードウェアにて処理できろようにしたものということ
ができる。また、データ処理部によってメモリ１１〜１
８の書き換えを割込み毎に行なえば、その伝送速度は最
高の伝送速度（例えば、１２００ボー）となり、２度毎
、６度毎に行１よえばその半分（６００ボー）、ｉ／６
（２００ボー）となり、これにより各回線の伝送速度
を所望の値に設定できる利点を有することになる。なお
、第４図のｔｌはデータ処理部の割込み処理時間、ｔ２
は各回線のデータを１ビツトずつ書込むために要する時
間であり、したがって、８ビツトのデータを書込むため
に要する時間Ｔは、 ’ｒ ＝ ｔｌ −１−ｓｔ２ ということになる。
して送ｌｉｔずべきデータが図の如く、縦１列に、しか
も、メモリ１１ではビット位置″′７”に、またメモリ
１８ではビット位置” ０”に、と（・５具今に互いに
そのビット位置を異１．ｃらせて記憶されており、各メ
モリの使用されないヒツト位置には０″がそれぞれ書込
まれている。したがって、各メモリ１１〜１８の同じア
ドレスが順次指定されると、各メモリからは第４１Ｖ
（＝ ）〜（ル）の如く、１ビツトずつのデータがチャ
ネル数に応じて読出されることにＩぶり、これによって
、各データはそのアドレス順に、既に直列変換されてい
るということができる。また、この場合、各チャネルの
伝送速度は互いに異なっているため、それに応じてデー
タの読出１〜態様を異１工らせるようにしている。例え
ば、メモリ１１に対応するチャネルの伝送速度がメモ＋
７１２のそれの２倍であるとすると、メモリ１１ではそ
の都度具なるアドレスのデータが読出されるのに対し、
メモリ１２では１つのアドレスのデータが２回ずつ読出
されることになる。したがつ℃、このシステムでは、そ
の最高の伝送速度（例えば、１２００ボー）を基準にし
、最高のものは１つのアドレスについて１回ずつ、また
１ ／ ｎのものは１つのアドレスについてｎ回ずつ参
照することにより、この伝送速度の相違に対処するよう
にしている。こうすることにより、データ処理部４では
各メモリ１１〜１８のアドレスを順次指定するだけで、
その速度に応じたデータを内部のオアゲートＯＲを介し
て読出し、書込み信号ＷＴとともに、第４図（オ）の如
＜ＦＩＦＯメモリ１９に書込むことができる。ＦＩＦＯ
メモリ１９からは、分周回路２を介して得られる伝送り
ロック（システムの最高伝送速度に合わされている。）
を与えることにより、各チャネルのデータが、その書込
まれた順番で取り出されるので、バッファアンプ７を介
して各チャネルＣＨＩ〜ＣＨ８に分配することができる
。このとき、伝送りロックを８個カウントすると、分周
回路またはカウンタ３かも転送完了信号ＢＦＥが出され
るので（第４図（ロ）参照）、データ処理部４でｔｉｌ
、第４図（ハ）の如く所定の時間だけ割込み処理を実行
した後、各メモＩＪ １１〜１８からデータを読出す動
作を上述の如く縁り返すことにより、所定のデータを各
チャネル毎に送出する。つまり、この実施例は、データ
処理部のシステムクロック（第４図（イ）参照）と伝送
りロック（第２図（イ）参照）との同期化にＦＩＦＯメ
モリを使用することにより、８回線分のデータを同一の
ハードウェアにて処理できろようにしたものということ
ができる。また、データ処理部によってメモリ１１〜１
８の書き換えを割込み毎に行なえば、その伝送速度は最
高の伝送速度（例えば、１２００ボー）となり、２度毎
、６度毎に行１よえばその半分（６００ボー）、ｉ／６
（２００ボー）となり、これにより各回線の伝送速度
を所望の値に設定できる利点を有することになる。なお
、第４図のｔｌはデータ処理部の割込み処理時間、ｔ２
は各回線のデータを１ビツトずつ書込むために要する時
間であり、したがって、８ビツトのデータを書込むため
に要する時間Ｔは、 ’ｒ ＝ ｔｌ −１−ｓｔ２ ということになる。
また、データ処理部のシステムクロックを３ＭＨｚ、最
高の伝送速度を１２００ボーとすると、１２００ボーの
１ビツト長は１／１２００＝０．８３３ｍ５で、８ビツ
ト長では０．８３３Ｘ ６＝６．６７ｍ５となり、した
がって、６．６７ｍ５毎にデータ処理部へ割込みが上が
ることになるので、データ処理部が次の８ピツトのデー
タを１“込む時間を１００μｓとすると、この場合の占
有率は、１００（μｓ）÷６．６７（ｍｓ）！；１．５
％ということになり、データ処理に要する時間は殆んど
問題にならないものである。
高の伝送速度を１２００ボーとすると、１２００ボーの
１ビツト長は１／１２００＝０．８３３ｍ５で、８ビツ
ト長では０．８３３Ｘ ６＝６．６７ｍ５となり、した
がって、６．６７ｍ５毎にデータ処理部へ割込みが上が
ることになるので、データ処理部が次の８ピツトのデー
タを１“込む時間を１００μｓとすると、この場合の占
有率は、１００（μｓ）÷６．６７（ｍｓ）！；１．５
％ということになり、データ処理に要する時間は殆んど
問題にならないものである。
以上のように、この発明によれば、データ処理部のシス
テムクロックと伝送り四ツクとの同期化にＦＩＦＯメモ
リを用いることにより、多重回線を同一のハードウェア
で処理することができるばかりでなく、データ処理部と
組み合わせて使用することにより、伝送方式の相違にか
〜わらず対処することが可能となる利点を有するもので
ある。
テムクロックと伝送り四ツクとの同期化にＦＩＦＯメモ
リを用いることにより、多重回線を同一のハードウェア
で処理することができるばかりでなく、データ処理部と
組み合わせて使用することにより、伝送方式の相違にか
〜わらず対処することが可能となる利点を有するもので
ある。
第１図は従来の直列データ送信装置を示すブロック図、
第２図は第１図の動作を説明するためのタイミング波形
図、第３図はこの発明の実施例を示す構成図、第４図は
第３図の動作を説明するためのタイミング波形図である
。 符号説明 １・・・・・・発振回路、２・・・・・・分周回路、３
・・−・・・カラ／り、４・・・・・・データ処理部、
５・・・・・・バッファレジスタ、６・・・・・・シフ
トレジスタ、７・・・・・・バッファアンプ、１１〜１
８ ・・・・送信ファイル（メモリ）、１９・・・・・
・ファーストイン・ファ・−ストアウドメモリ（ＦＩＦ
Ｏメモリ） 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清
第２図は第１図の動作を説明するためのタイミング波形
図、第３図はこの発明の実施例を示す構成図、第４図は
第３図の動作を説明するためのタイミング波形図である
。 符号説明 １・・・・・・発振回路、２・・・・・・分周回路、３
・・−・・・カラ／り、４・・・・・・データ処理部、
５・・・・・・バッファレジスタ、６・・・・・・シフ
トレジスタ、７・・・・・・バッファアンプ、１１〜１
８ ・・・・送信ファイル（メモリ）、１９・・・・・
・ファーストイン・ファ・−ストアウドメモリ（ＦＩＦ
Ｏメモリ） 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清
Claims (1)
- 複数チャネルの各々に対応して設けられ所定ビット数の
送信データを１ビツトずつそのアドレスに対応させて記
憶する送信ファイルと、各ファイルからのデータをそれ
と対応するチャネルの伝送速度に応じて１ビツトずつ並
列に読出すとともにその編集または同期パターンの作成
を行なうデータ処理手段と、該処理手段を介して与えら
れる各チャネル対応のデータを１ビツトずつ並列に記憶
しその順番に出力するファーストイン・ファーストアウ
ト形式のメモリ（ＦＩＦＯメモリ）とを備え、該ＦＩＦ
Ｏメモリの内容を所定の伝送速度に応じた信号にて読出
すことにより、各チャネル毎の送信データを直列に送出
することを特徴とする直列データ送信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58121653A JPS6014555A (ja) | 1983-07-06 | 1983-07-06 | 直列デ−タ受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58121653A JPS6014555A (ja) | 1983-07-06 | 1983-07-06 | 直列デ−タ受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6014555A true JPS6014555A (ja) | 1985-01-25 |
| JPH0561827B2 JPH0561827B2 (ja) | 1993-09-07 |
Family
ID=14816571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58121653A Granted JPS6014555A (ja) | 1983-07-06 | 1983-07-06 | 直列デ−タ受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6014555A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5394144A (en) * | 1977-01-28 | 1978-08-17 | Fujitsu Ltd | Time-division multiple process system |
| JPS5789358A (en) * | 1980-11-22 | 1982-06-03 | Nippon Telegr & Teleph Corp <Ntt> | Line control system |
| JPS5819062A (ja) * | 1981-07-27 | 1983-02-03 | Nec Corp | 回線アダプタ |
-
1983
- 1983-07-06 JP JP58121653A patent/JPS6014555A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5394144A (en) * | 1977-01-28 | 1978-08-17 | Fujitsu Ltd | Time-division multiple process system |
| JPS5789358A (en) * | 1980-11-22 | 1982-06-03 | Nippon Telegr & Teleph Corp <Ntt> | Line control system |
| JPS5819062A (ja) * | 1981-07-27 | 1983-02-03 | Nec Corp | 回線アダプタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0561827B2 (ja) | 1993-09-07 |
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