JPS63260236A - デジタル回線マルチドロツプ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 時分割多重されたデータに対するマルチドロップ回線の
各子局から親局へ上がって来るデータのＯＲ論理をとる
回路において、複数の記憶回路を用いて入力データを回
線番号対応にＯＲ論理をとった結果の出力信号の書き込
み、既に書き込まれた内容の保持、初期設定を並列に順
次繰り返して制御することにより、データの先頭ビット
を気にすることなく任意のチャネル同士でＯＲ論理をと
れるようにする。

〔産業上の利用分野〕

本発明は２時分側条重されたデータに対するマルチドロ
ップ回線を構成するための回路、特に上り回線を構成す
るために必要な論理回路に関する。

〔従来の技術〕

マルチドロップ回線において、下り回線については、親
局から全部の子局に対して同じデータを伝送すればよい
が、上り回線については、親局において各子局から上が
って来るそれぞれのデータのＯＲ論理（論理ＯＲではな
く、後で分解できるように集合化することを意味する。

）をとる必要がある。

即ち、上り回線及び下り回線のデータが各子局対応に時
分割多重される場合、上り回線については時分割多重さ
れた同じ子局のデータ同士でＯＲ論理をとらなければな
らない。

第５図は従来例を示す図、第６図は従来例のタイムチャ
ートを示す図である。

第５図において、５１はＯＲ回路、５２はｍビットシフ
トレジスタ、５３はＡＮＤ回路である。

ＯＲ回路５１は、入力データとｍビットシフトレジスタ
を通ったデータとのＯＲをとるためのものである。

ｍビットシフトレジスタ５２は、ＯＲ回路５１を通った
データをｍビット遅延させるためのものである。

ＡＮＤ回路５３は、ＯＲ回路制御信号を入力してｍビッ
トシフトレジスタ５２を通ったデータの先頭を揃えるた
めのものである。

ここで、第６図の従来例のタイムチャートに示すように
、Ａ、Ｂ、Ｃ，Ｄの４個の子局から、それぞれｍビット
のデータを時分割した信号が入力される場合を考える。

入力データは、ＯＲ回路５１を通った後３ｍビットシフ
トレジスタ５２によりｍビット遅延され。

ＡＮＤ回路５３でＯＲ回路制御信号によりゲーティング
されてからｍビット遅れた入力データとＯＲ論理をとら
れる。

この動作を繰り返すことにより、Ａ、Ｂ、Ｃ。

Ｄ各子局のＯＲ論理出力を得ることができる。

〔発明が解決しようとする問題点〕

従来例では、ＯＲ論理をとるデータは必ず隣接したタイ
ムスロットに時分割多重されていなければならない。即
ち、マルチドロップ回線を構成している場合、同一回線
の子局のデータは、必ず連続したタイムスロットに時分
割多重されている必要がある。

また３回線毎に各子局から上がって来るデータのＯＲ論
理をとる際９そのデータの先頭ビットを示す信号をＯＲ
制御回路から加えなければならない。

上記のような制限があるために、従来例では。

タイムスロットを連続して割り当てる回路と各データの
先頭ビットを示す回路が別に必要になるため、装置構成
が複雑になるという問題があった。

〔問題点を解決するための手段〕

本発明は１時分割多重されたデータに対するマルチドロ
ップ回路の各子局から親局へ上がって来るデータのＯＲ
論理をとる回路において、複数の記憶回路を用いて、以
前に入力されたデータを読み出し、それと新しく入力さ
れたデータを回線番号対応にＯＲ論理をとり、その結果
の出力信号を書き込む動作と、既に書き込まれた内容を
保持する動作と、初期設定動作とを各記憶回路について
並列にそれぞれ順次繰り返して制御することにより、デ
ータの先頭ビットを気にすることなく任意のチャネル同
士でＯＲ論理をとれるようにするものである。

第１図は１本発明の基本構成を示す図である。

第１図において、１はＯＲ回路、　　２．　３．　４は
ＡＮＤ回路、５はアドレス制御記憶回路（ＡＣＭ）、６
は第１のデータ記憶回路（ＤＭＩ）、７は第２のデータ
記憶回路（ＤＭ２）、８は第３のデータ記憶回路（ＤＭ
３）、９、１０．１１はセレクタ（ＳＥＬＩ、５ＥＬ２
．５ＥＬ３）である。

アドレス制御記憶回路（ＡＣＭ）５は、チャネル番号対
応で回線番号を記憶する記憶回路である。

第１のデータ記憶回路（ＤＭＩ）６．第２のデ−夕記憶
回路（ＤＭ２）７及び第３のデータ記憶回路（０Ｍ３）
８は、アドレス制御記憶回路（ＡＣＭ）５から読み出さ
れた回線番号に基づいてアクセスされる。

セレクタ（ＳＥＬＩ、５ＥＬ２，５ＥＬ３）９゜１０．
１１は、入力データを回線番号対応にＯＲをとった出力
信号の書き込みと、書き込み内容の保持と、初期設定と
を順次繰り返し制御するためのものである。

〔作用〕

入力データは、まず始めのサイクルで、第１のデータ記
憶回路（ＤＭＩ）６．第２のデータ記憶回路（ＤＭ２）
７及び第３のデータ記憶回路（０Ｍ３）８のうち書き込
み状態にあるデータ記憶回路（ＤＭ）にＯＲをとるべき
相手のデータとＯＲをとった後、書き込まれる。

次のサイクルで、データが書き込まれたデータ記憶回路
（ＤＭ）は、その内容を保持する保持状態となる。即ち
、このサイクルでデータが出力される。

さらに２次のサイクルでデータ記憶回路（ＤＭ）は、初
期設定される。

〔実施例〕

第１図の本発明の基本構成図を基に本発明の詳細な説明
する。

アドレス制御記憶回路（ＡＣＭ）５は、第２図にその１
例を示すように、チャネル番号対応に回線番号を記憶す
る記憶回路である。アドレス制御記憶回路（ＡＣＭ）５
からは、第４図に示すタイムチャートのａのチャネル番
号対応に回線番号すが読み出される。

制御信号Ｃが“Ｈ゛の時、書き込み信号ｆ、　　ｇはデ
ータ記憶回路（ＤＭＩ）６及びデータ記憶回路（ＤＭ２
）７に加えられ１選択体号Ｓによりセレクタ（ＳＥＬＩ
）９は、データ記憶回路（ＤＭｌ）６の読み出し出力信
号を選択出力し、セレクタ（ＳＥＬ２）１０は、データ
記憶回路（０Ｍ３）８の読み出し出力信号を選択出力す
る。

また、制御信号ｄ、ｅは“Ｌ”であるから、それぞれの
ＡＮＤ回路３．４の出力は“Ｌ”となり。

データ記憶回路（ＤＭ２）７には書き込み信号ｇが加え
られるので、　ａｌｌ　　Ｏ”の記憶内容となる。

即ち、初期設定されることになる。

このように、データ記憶回路（ＤＭＩ）６に回線番号対
応に入力データのＯＲ論理を書き込んでいる間、データ
記憶回路（ＤＭ２）７は初期設定を行い、データ記憶回
路（０Ｍ３）８は書き込み内容の保持を行う。

保持されているデータを読み出せば、第４図のタイムチ
ャートに示したように、同一回線番号のチャネル同士が
ＯＲ論理をとった出力が得られる。

第３図は１本実施例における第１のデータ記憶回路（Ｄ
ＭＩ＞６．第２のデータ記憶回路（ＤＭ２）７及び第３
のデータ記憶回路（０Ｍ３）８の状態遷移を示したもの
である。

〔発明の効果〕

本発明によれば１時分割多重化されたデータの任意のタ
イムスロット同士のＯＲ論理をとることが可能になるの
で、任意のタイムスロット同士のマルチドロップ回線の
構成が可能になる。

また、初期設定を行うことにより、ＯＲ回路制御によっ
て各データの先頭ビットを示す必要がなくなる。

これらにより、タイムスロット変換回路及びＯＲ回路制
御回路を設ける必要がなくなり、装置の構成を簡単にす
ることができる。

【図面の簡単な説明】

第１図は本発明の基本構成を示す図、第２図は回線番号
の例を示す図、第３図は記憶回路の状態遷移を示す図、
第４図は実施例のタイムチャートを示す図、第５図は従
来例を示す図、第６図は従来例のタイムチャートを示す
図である。 第１図において。 １：ＯＲ回路 ２．３，４７ＡＮＤ回路 ５ニアドレス制御記憶回路（ＡＣＭ） ６；第１のデータ記憶回路（ＤＭＩ） ７：第２のデータ記憶回路（ＤＭ２） ８：第３のデータ記憶回路（ＤＭ３） ９．１０．ｘｉ：セレクタ（ＳＥＬＬ、５ＥＬ２．５Ｅ
Ｌ３）

Claims (1)

1. 【特許請求の範囲】 各子局から親局へ上がって来る時分割多重データのうち
   同じ回線番号の子局の時分割多重データ同士のＯＲ論理
   をとる機能をもつデジタル回線マルチドロップ回路にお
   いて、 チャネル番号に対応した回線番号を記憶するアドレス制
   御記憶回路（５）と、 アドレス制御記憶回路（５）から読み出したチャネル番
   号に基づいてアクセスされる第１から第３のデータ記憶
   回路（６、７、８）と、 第１から第３のデータ記憶回路（６、７、８）を用いて
   、以前に書き込まれたデータを読み出し、それと新しく
   入力されたデータを回線番号対応にＯＲ論理をとり、そ
   の結果の出力信号を書き込む動作と、既に書き込まれた
   内容を保持する動作と、初期設定動作とを各記憶回路に
   ついて並列にそれぞれ順次繰り返して制御するセレクタ
   （ＳＥＬ１、ＳＥＬ２、ＳＥＬ３）（９、１０、１１）
   とを備えたことを特徴とするデジタル回線マルチドロッ
   プ回路。