JPH02141139A - データ伝送装置 - Google Patents
データ伝送装置Info
- Publication number
- JPH02141139A JPH02141139A JP1154794A JP15479489A JPH02141139A JP H02141139 A JPH02141139 A JP H02141139A JP 1154794 A JP1154794 A JP 1154794A JP 15479489 A JP15479489 A JP 15479489A JP H02141139 A JPH02141139 A JP H02141139A
- Authority
- JP
- Japan
- Prior art keywords
- array
- input
- gates
- output
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005540 biological transmission Effects 0.000 claims description 16
- 238000003491 array Methods 0.000 abstract description 25
- 238000010586 diagram Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000003381 stabilizer Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/18—Time-division multiplex systems using frequency compression and subsequent expansion of the individual signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Error Detection And Correction (AREA)
- Train Traffic Observation, Control, And Security (AREA)
- Time-Division Multiplex Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Optical Communication System (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Saccharide Compounds (AREA)
- Transition And Organic Metals Composition Catalysts For Addition Polymerization (AREA)
- Preparation Of Compounds By Using Micro-Organisms (AREA)
- Radio Relay Systems (AREA)
- Special Wing (AREA)
- Iron Core Of Rotating Electric Machines (AREA)
- Near-Field Transmission Systems (AREA)
- Radar Systems Or Details Thereof (AREA)
- Apparatus For Radiation Diagnosis (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はデイ′ジタルデータ伝送装置、特にＰＣＭデー
タ伝送装置に関するものである。
タ伝送装置に関するものである。
（ロ）技術の背景
ＮＯＲゲートは各入力で記憶手段（１０〜１３）の第１
のアレーのうちの異なる１つにおいて２安定装置からの
出力を受け、一対のＮＯＲゲートのうちの１つの入力で
受けられるタイミング信号は前記一対のＮＯＲゲート他
の入力で受けられるタイミング信号と逆になっていると
とｔ−％微とするデータ伝送装置。
のアレーのうちの異なる１つにおいて２安定装置からの
出力を受け、一対のＮＯＲゲートのうちの１つの入力で
受けられるタイミング信号は前記一対のＮＯＲゲート他
の入力で受けられるタイミング信号と逆になっていると
とｔ−％微とするデータ伝送装置。
６）特許請求の範囲第５項記載の装置において、前記第
２のアレーの出力シーケンスを合成する手段は第２組の
ゲート（１２〜２３）によシ直列に接続した複数の２安
定装置（１１〜２０）ｔ−備え、該２安是装置の数は前
記所定のシーケンスにおけるビット数に等しいこと？：
特徴とするデータ伝送装置。
２のアレーの出力シーケンスを合成する手段は第２組の
ゲート（１２〜２３）によシ直列に接続した複数の２安
定装置（１１〜２０）ｔ−備え、該２安是装置の数は前
記所定のシーケンスにおけるビット数に等しいこと？：
特徴とするデータ伝送装置。
「バイト」としてグループ化される。
単一の高レート担体にわ九り、いくつかの同一のチャン
ネル情報を伝送するために、名チャンネルからのビット
を「ビットインターリーブ」するのがよく行なわれてい
るが、最近は、バイトインターリーブを利用すべきであ
るといういくつかの国内および国際規準が提案されてい
る。
ネル情報を伝送するために、名チャンネルからのビット
を「ビットインターリーブ」するのがよく行なわれてい
るが、最近は、バイトインターリーブを利用すべきであ
るといういくつかの国内および国際規準が提案されてい
る。
この場合、高レート担体において、第１の入力チャンネ
ルからの８つの連載ビットが、次いで第２の入力チャン
ネルからのビットがというように搬送される。自明の理
でおるが、バイトインターリーブでは、同じ形式の基本
処理の九めにビットインターリーグの８倍もの記憶装置
（例えば、Ｄ−型２安定装置）ｔ−用いる。
ルからの８つの連載ビットが、次いで第２の入力チャン
ネルからのビットがというように搬送される。自明の理
でおるが、バイトインターリーブでは、同じ形式の基本
処理の九めにビットインターリーグの８倍もの記憶装置
（例えば、Ｄ−型２安定装置）ｔ−用いる。
第１図は、周知のビットインターリーブ化のが入力され
る。ＦＦＱ３の出力はＮＯＲゲート１３の一方の入力に
印加され、その他方の入力はＣＣが印加され、前記ゲー
ト１２と１３の出力はＮＯＲゲート１４０両入力に印加
されている。
る。ＦＦＱ３の出力はＮＯＲゲート１３の一方の入力に
印加され、その他方の入力はＣＣが印加され、前記ゲー
ト１２と１３の出力はＮＯＲゲート１４０両入力に印加
されている。
ＦＦ１５の一方の入力にはクロックＣ１が、そ各ビット
は各Ｄ−型ＦＦ（７リツプ７０ツブ）Ｑ１〜Ｑ４の各一
方の入力に与えられ、それらの名他方の入力には４の除
算回路４０から発生されるクロック信号Ｃ４が与えられ
ている。なお、前記４の除算回路４０には主クロックＣ
１が入力される。
は各Ｄ−型ＦＦ（７リツプ７０ツブ）Ｑ１〜Ｑ４の各一
方の入力に与えられ、それらの名他方の入力には４の除
算回路４０から発生されるクロック信号Ｃ４が与えられ
ている。なお、前記４の除算回路４０には主クロックＣ
１が入力される。
４の除算回路４０は信号ＣＣとその反転信号ＣＣを発生
するが、前記信号はパルスＣ４の立下りで生ずる。ＦＦ
Ｑ１〜Ｑ４０出力は直列に接続されたＮＯＲゲートのア
レー３０へ印加される。
するが、前記信号はパルスＣ４の立下りで生ずる。ＦＦ
Ｑ１〜Ｑ４０出力は直列に接続されたＮＯＲゲートのア
レー３０へ印加される。
なお、ＦＦＱ４の出力は同様なＦＦ１１の入力に印加さ
れ、その他方の入力にはクロックＣ１が印加される。Ｆ
Ｆ１１の出力はＮＯＲゲート１２の一方の入力に印加さ
れ、その他方の入力にはＣＣとＩＮ４の交番ビットが含
まれる。ＦＦＱ２の出力はＦＦ１５の出力と組み合わさ
れる。ＮＯＲゲート１６と１７の出力がＮＯＲゲート１
８０両入力へ印加され、その出力はＦＦ１９の入力の一
方に印加され、ＦＦＩＰの他方の入力にはクロックＣ１
が印加される。最終のビートインターリーブされた出力
信号はクロックＣ１で調時されたＦＦ２０から出力され
る。
れ、その他方の入力にはクロックＣ１が印加される。Ｆ
Ｆ１１の出力はＮＯＲゲート１２の一方の入力に印加さ
れ、その他方の入力にはＣＣとＩＮ４の交番ビットが含
まれる。ＦＦＱ２の出力はＦＦ１５の出力と組み合わさ
れる。ＮＯＲゲート１６と１７の出力がＮＯＲゲート１
８０両入力へ印加され、その出力はＦＦ１９の入力の一
方に印加され、ＦＦＩＰの他方の入力にはクロックＣ１
が印加される。最終のビートインターリーブされた出力
信号はクロックＣ１で調時されたＦＦ２０から出力され
る。
なお、ＮＯＲグー） ２１，２２．２３も、先攻のＮＯ
Ｒゲート１２〜１４および１６〜１８のように動作する
。
Ｒゲート１２〜１４および１６〜１８のように動作する
。
第２図に示す実施例において、４個のＦＦＱ１〜Ｑ４の
出力が＠ＮＯＲゲート３２〜３５で構成されたアレー３
１へ接続されておシ、これらのＮＯＲゲートには４の除
算回路４０からの信号第３図は第１図の類似の原理を利
用するバイトインターリーブ回路を示す。なお、この場
合には入カニＮ１にＩＮ４がすでにバイト同期されてい
て、かつ８の除算回路をバイトタイミングをは、４人力
ＮＯＲゲート３６に印加されておシ、その出力はクロッ
ク信号Ｃ１で調時されたＦＦ５７へ印加される。
出力が＠ＮＯＲゲート３２〜３５で構成されたアレー３
１へ接続されておシ、これらのＮＯＲゲートには４の除
算回路４０からの信号第３図は第１図の類似の原理を利
用するバイトインターリーブ回路を示す。なお、この場
合には入カニＮ１にＩＮ４がすでにバイト同期されてい
て、かつ８の除算回路をバイトタイミングをは、４人力
ＮＯＲゲート３６に印加されておシ、その出力はクロッ
ク信号Ｃ１で調時されたＦＦ５７へ印加される。
第２図の実施例の構成は、第１図のものと比較して少な
い数の７リツプフロツプである利点があるが、４人カゲ
ート金用いなければならない利点がある。
い数の７リツプフロツプである利点があるが、４人カゲ
ート金用いなければならない利点がある。
Ｎ入力である場合には、Ｎ入力ＮＯＲゲートを用いるこ
とになるが、よシ多いゲートおよびよル多い７リツプフ
ロツプを用いることを犠牲にすれば、ゲート当ルの入力
数を低減するために変更が可能である。
とになるが、よシ多いゲートおよびよル多い７リツプフ
ロツプを用いることを犠牲にすれば、ゲート当ルの入力
数を低減するために変更が可能である。
第１図および第２図に示しであるタイミング図は、説明
の九めの概略のタイミング図であることを理解され危い
。
の九めの概略のタイミング図であることを理解され危い
。
おル、入力ＩＮｔからのてはＱ１〜Ｑ８、入力ＩＮ２か
らのてはＱ９〜Ｑ１６、というようになっている。
らのてはＱ９〜Ｑ１６、というようになっている。
これらのＦＦはクロック信号Ｃ４でクロックされている
。したがって、一完全バイトがＩＮ１信号の第１ビツト
を各入力から受信したときに、ＦＦＱｌに記憶され、第
２ビツトがＦＦＱ２に記憶されるというようになってい
る。同様に、工Ｎ２からのては第１ビツトがＦＦＱ９に
、第２ビツトがＦＦ１ｏに記憶されるというようになっ
ている。
。したがって、一完全バイトがＩＮ１信号の第１ビツト
を各入力から受信したときに、ＦＦＱｌに記憶され、第
２ビツトがＦＦＱ２に記憶されるというようになってい
る。同様に、工Ｎ２からのては第１ビツトがＦＦＱ９に
、第２ビツトがＦＦ１ｏに記憶されるというようになっ
ている。
図面を簡単にするために、これらＯＦＦアレーと関連し
た付加的回路素子がＩＮ、ｓ信号路からのてのみ示され
ている。これらの素子群は３２個のＤ−型ＦＦのアレー
５０からなり、それぞれのクロック入力がクロックＣ１
にＷ！貌されている。
た付加的回路素子がＩＮ、ｓ信号路からのてのみ示され
ている。これらの素子群は３２個のＤ−型ＦＦのアレー
５０からなり、それぞれのクロック入力がクロックＣ１
にＷ！貌されている。
ットと保持時間の許容値を含む。特に、添付図面に示し
喪すべての素子の許された遅延が出力符号レート、すな
わち最短の繰返し周期に関係レー５０の３２番日のＦＦ
の入力に直接接続されている。アレー５０の４ＦＦは、
出力ＦＦとは別に第１図に示したＮＯＲゲート群と全く
同様な態様で３個のＮＯＲゲートに関連している。これ
らのＮＯＲゲートは参照番号５２で示してあシ、第１対
のＮＯ几ゲートは３個で１組となっているが、これらが
信号ＣＣとそれらの反転ＣＣであって信号Ｃ４で動作す
る８の除算回路５３で発生される前記ＣＣとに接続され
ている。
喪すべての素子の許された遅延が出力符号レート、すな
わち最短の繰返し周期に関係レー５０の３２番日のＦＦ
の入力に直接接続されている。アレー５０の４ＦＦは、
出力ＦＦとは別に第１図に示したＮＯＲゲート群と全く
同様な態様で３個のＮＯＲゲートに関連している。これ
らのＮＯＲゲートは参照番号５２で示してあシ、第１対
のＮＯ几ゲートは３個で１組となっているが、これらが
信号ＣＣとそれらの反転ＣＣであって信号Ｃ４で動作す
る８の除算回路５３で発生される前記ＣＣとに接続され
ている。
第２図のものと類似の原理を用いるバイトインターリー
ブ化は自明であるので、詳細な説明はここでは省略する
。
ブ化は自明であるので、詳細な説明はここでは省略する
。
論理的処理回路を実際に実現するには、種々の論理素子
のタイミング遅延が正しい許容値をとらなければならず
、これにはＤ−型ＦＦの処理量が低減することができる
場合には利点が明らかとなろう。
のタイミング遅延が正しい許容値をとらなければならず
、これにはＤ−型ＦＦの処理量が低減することができる
場合には利点が明らかとなろう。
（ハ）発明の目的
したがって、本発明の目的はバイトインターリーブを達
成するために高いレートで行なわれる処理量を低減する
ディジタルデータ伝送装置を提供することにある。
成するために高いレートで行なわれる処理量を低減する
ディジタルデータ伝送装置を提供することにある。
に）発明の構成
したがって本発明のデータ伝送装置は複数の入力信号か
らの所定の長さの多ビツトシーケンスを、高速で単一の
出力データ流にインターリーブするデータ伝送装置であ
って、各入力信号からの所定長の名多ビットシーケンス
金直列に逐次記憶する第１のアレー手段（１０−１３）
であって該アレーは並列に配置されている第１の１５ま
での番号が付されている。各アレーは、第１ビツトｔＦ
ＦＱ１で示したチャンネルＩＮ１に、−ロードしてバイ
トを記憶し、工Ｎ１の第２ビットアレー手段からのシー
ケンス出力を合成して前記出力のデータ流がインターリ
ーブされた原多ビットシーケンスを含むようにすると共
に最終の出力データ流において一方の入力信号からの多
ビツトシーケンスが他方の入力信号のそれぞれからの多
ビツトシーケンスによってその信号の次の多ビツトシー
ケンスから分離されるようにしたことを特徴としている
。
らの所定の長さの多ビツトシーケンスを、高速で単一の
出力データ流にインターリーブするデータ伝送装置であ
って、各入力信号からの所定長の名多ビットシーケンス
金直列に逐次記憶する第１のアレー手段（１０−１３）
であって該アレーは並列に配置されている第１の１５ま
での番号が付されている。各アレーは、第１ビツトｔＦ
ＦＱ１で示したチャンネルＩＮ１に、−ロードしてバイ
トを記憶し、工Ｎ１の第２ビットアレー手段からのシー
ケンス出力を合成して前記出力のデータ流がインターリ
ーブされた原多ビットシーケンスを含むようにすると共
に最終の出力データ流において一方の入力信号からの多
ビツトシーケンスが他方の入力信号のそれぞれからの多
ビツトシーケンスによってその信号の次の多ビツトシー
ケンスから分離されるようにしたことを特徴としている
。
（ホ）実施例
第４図は、本発明によるデータ伝送装置の構成を示す。
第４図において、入力信号ＩＮ１〜ＩＮ４のそれぞれは
、８個のＤ−型ＦＰの各アレーに印加されておシ、これ
らのアレーは１右〜九アレーＱ１〜Ｑ８と同じである。
、８個のＤ−型ＦＰの各アレーに印加されておシ、これ
らのアレーは１右〜九アレーＱ１〜Ｑ８と同じである。
しかしながら、本発明の実施例において、アレー１０〜
１３の内容は４つの付加回路アレー９０〜９３へと並列
に印加される。同図においては、アレー９０のみが詳細
に示しであるが、アレー９１〜９３についても９０と同
様である。
１３の内容は４つの付加回路アレー９０〜９３へと並列
に印加される。同図においては、アレー９０のみが詳細
に示しであるが、アレー９１〜９３についても９０と同
様である。
アレー９０はＤ型ＦＦ’１０１．１０２．・・・・・・
１０８の８個のアレーからなっている。このアレーは７
組のＮＯＲゲート１１１〜１１８を含み、各組は第１図
および第３図中のＮＯＲゲートとＦＦ’と全く同様に接
続された３個のＮＯＲゲートから構成されており、各組
の第１対のＮＯＲゲートは信号ＣＣと８除算カウンタ１
２０からのそれらの反転信号ＣＣが印加される。
１０８の８個のアレーからなっている。このアレーは７
組のＮＯＲゲート１１１〜１１８を含み、各組は第１図
および第３図中のＮＯＲゲートとＦＦ’と全く同様に接
続された３個のＮＯＲゲートから構成されており、各組
の第１対のＮＯＲゲートは信号ＣＣと８除算カウンタ１
２０からのそれらの反転信号ＣＣが印加される。
組１１１の第１ＯＮＯＲゲートは、ＦＦＱｌの出力でを
受ける構成になっている。これらの第１のＮＯＲゲート
群はすべて、他方の入力に信号ＣＣを受けるようになっ
ている。ま危、各組の第２のＮＯＲゲートは一方の入力
に信号ＣＣおよび同アレー中の先行するＦＦの出力とを
受ける。
受ける構成になっている。これらの第１のＮＯＲゲート
群はすべて、他方の入力に信号ＣＣを受けるようになっ
ている。ま危、各組の第２のＮＯＲゲートは一方の入力
に信号ＣＣおよび同アレー中の先行するＦＦの出力とを
受ける。
動作においては、アレー９０は８ビツトＱ１゜Ｑ５．
Ｑ９． Ｑ１３． Ｑ１７． Ｑ２１． Ｑ２５． Ｑ
２９を保持し、アレー９１はビットＱ２． Ｑ６・・・
・・・を保持する。し九がって、入力チャンネルからの
ビット群はインターリーブされている。
Ｑ９． Ｑ１３． Ｑ１７． Ｑ２１． Ｑ２５． Ｑ
２９を保持し、アレー９１はビットＱ２． Ｑ６・・・
・・・を保持する。し九がって、入力チャンネルからの
ビット群はインターリーブされている。
４つのアレー９０〜９５の内容は次いで読出され、第１
図および第２図に示したアレー３０に対応する回路２０
でインターリーブされる。４つのアレー中のビットのイ
ンターリーブによシ各アレーの出力のインターリーブ化
が続き、こる。
図および第２図に示したアレー３０に対応する回路２０
でインターリーブされる。４つのアレー中のビットのイ
ンターリーブによシ各アレーの出力のインターリーブ化
が続き、こる。
第５図は本発明による別の実施例であって、最終レート
を達成するために２段におけるビットインターリーブ化
を利用して１６人カチャンネルのバイトインターリーブ
を効果的に達成するために用いられるビット交換方式を
示す。
を達成するために２段におけるビットインターリーブ化
を利用して１６人カチャンネルのバイトインターリーブ
を効果的に達成するために用いられるビット交換方式を
示す。
この実施例においては、単一の入力信号ＩＮ１〜ｌＮ１
６に関連した１６個のアレー２０１〜２１６をそれぞれ
有している。これらのアレーのそれぞれは第３図に示し
た８個の直列接続ＦＦＱ１〜Ｑ８のアレーと同一であり
、かつ第４図のアレー１０〜１３とも同一である。
６に関連した１６個のアレー２０１〜２１６をそれぞれ
有している。これらのアレーのそれぞれは第３図に示し
た８個の直列接続ＦＦＱ１〜Ｑ８のアレーと同一であり
、かつ第４図のアレー１０〜１３とも同一である。
これらのアレー１０１〜１１６の並列出力は１６個のア
レー２２１〜２３６に印加されるが、それぞれの該アレ
ーは第４図のアレー９０〜９３と同一である。入力ビッ
トがこれらのアレー２２１〜２３６内に配置される態様
は、ナンバーグリッドで示しである。
レー２２１〜２３６に印加されるが、それぞれの該アレ
ーは第４図のアレー９０〜９３と同一である。入力ビッ
トがこれらのアレー２２１〜２３６内に配置される態様
は、ナンバーグリッドで示しである。
名アレー２２１〜２３６内の最後ＯＦＦの直列出力は４
個のアレー２４０〜２４３０１つに印加され出力は単一
アレ−２５０へ印加されるが、アレー２５０はアレー２
４０と同じである。
個のアレー２４０〜２４３０１つに印加され出力は単一
アレ−２５０へ印加されるが、アレー２５０はアレー２
４０と同じである。
お判シのように、入力信号の連続したビットインターリ
ーフ化により、結局、バイトリーブされた最終出力信号
を生ずる。
ーフ化により、結局、バイトリーブされた最終出力信号
を生ずる。
前記の説明は入力信号のバイトのインターリーブに関連
し喪ものである。しかしながら、第４図および第５図′
ｆ：参照してａ明し九装置の基本原理は、８以上の長さ
の多ビツトシーケンスに応用可能であることが判る。
し喪ものである。しかしながら、第４図および第５図′
ｆ：参照してａ明し九装置の基本原理は、８以上の長さ
の多ビツトシーケンスに応用可能であることが判る。
第１図および第２図は従来技術によるビットインターリ
ーブするためのブロック回路とそのタイミング図、第３
図は従来技術によるバイトインターリーブするためのブ
ロック回路とその図中、１０〜１３はＤ−型２安定装置
、アレーＱ１〜Ｑ８．９０〜９３はアレー ４０は８除
算回！、１０１〜１０８はフリップフロップ、１１１〜
１１８はＮＯＲゲートを示す。 特許出願人 ジ−イージー ブレツシーテレコミュ
ニケイションズ リミテッド図面の浄書（内容に変更な
し） Ｆｉｇ、３゜ Ｑ 工■ゴズズ〕〕］＝ 手 続 補 正 書 （方式） ％式％ 事件の表示 平成１年 特許願 第 万 ２゜ 発明の名称 データ伝送装置 ３゜ 補正をする者 事件との関係 特許出願人 ４゜ 代 理 人 ６、補正の対象
ーブするためのブロック回路とそのタイミング図、第３
図は従来技術によるバイトインターリーブするためのブ
ロック回路とその図中、１０〜１３はＤ−型２安定装置
、アレーＱ１〜Ｑ８．９０〜９３はアレー ４０は８除
算回！、１０１〜１０８はフリップフロップ、１１１〜
１１８はＮＯＲゲートを示す。 特許出願人 ジ−イージー ブレツシーテレコミュ
ニケイションズ リミテッド図面の浄書（内容に変更な
し） Ｆｉｇ、３゜ Ｑ 工■ゴズズ〕〕］＝ 手 続 補 正 書 （方式） ％式％ 事件の表示 平成１年 特許願 第 万 ２゜ 発明の名称 データ伝送装置 ３゜ 補正をする者 事件との関係 特許出願人 ４゜ 代 理 人 ６、補正の対象
Claims (1)
- 【特許請求の範囲】 １）複数の入力信号からの所定の長さの多ビットシーケ
ンスを、高速で単一の出力データ流にインターリーブす
るデータ伝送装置であつて、各入力信号に対し所定長の
各多ビットシーケンスを直列に逐次記憶する第１のアレ
ー手段（１０−１３）であつて該アレーは並列に配置さ
れている第１のアレー手段と、前記アレー手段中に記憶
されたビットシーケンスのそれぞれを並列に読出して記
憶手段としての第２のアレーに入れる手段とを備え、よ
つて前記記憶されたシーケンスのビット群がインターリ
ーブされ、かつ前記第２のアレー手段からのシーケンス
出力を合成して前記出力のデータ流がインターリーブさ
れた原多ビットシーケンスを含むようにすると共に最終
の出力データ流において一方の入力信号からの多ビット
シーケンスが他方の入力信号のそれぞれからの多ビット
シーケンスによつてその信号の次の多ビットシーケンス
から分離されるようにしたことを特徴とするデータ伝送
装置。 ２）特許請求の範囲第１項記載の装置において、前記第
２の記憶アレー手段は第１組のゲート（１１１〜１１８
）によって直列に接続された複数の２安定装置（１０１
〜１０８）を備え、各前記第２のアレー中の２安定装置
の数は前記所定のビットシーケンス中のビット数に等し
いことを特徴とするデータ伝送装置。 ３）特許請求の範囲第２項記載の装置において、記憶手
段の各第２のアレー（９０〜９３）は第１組のゲート（
１１１〜１１８）によつて直列に接続された複数の２安
定装置（１０１〜１０８）を備え、各前記第２のアレー
内の２安定装置の数は前記所定ビットシーケンス中のビ
ット数に等しくなつていることを特徴とするデータ伝送
装置。 ４）特許請求の範囲第３項記載の装置において、前記各
第１組のゲート（１１１〜１１８）は一対のＮＯＲゲー
トを備え、その出力は第３のＮＯＲゲートに接続され、
後者の出力は各２安定装置の入力に接続されていること
を特徴とするデータ伝送装置。 ５）特許請求の範囲第４項記載の装置において、各組の
ゲート（１１１〜１１８）のうちの一対のＮＯＲゲート
は各入力で記憶手段（１０〜１３）の第１のアレーのう
ちの異なる１つにおいて２安定装置からの出力を受け、
一対のＮＯＲゲートのうちの１つの入力で受けられるタ
イミング信号は前記一対のＮＯＲゲート他の入力で受け
られるタイミング信号と逆になつていることを特徴とす
るデータ伝送装置。 ６）特許請求の範囲第５項記載の装置において、前記第
２のアレーの出力シーケンスを合成する手段は第２組の
ゲート（１２〜２３）により直列に接続した複数の２安
定装置（１１〜２０）を備え、該２安定装置の数は前記
所定のシーケンスにおけるビット数に等しいことを特徴
とするデータ伝送装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB888814584A GB8814584D0 (en) | 1988-06-20 | 1988-06-20 | Pcm communication system |
| GB8814584.2 | 1988-06-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02141139A true JPH02141139A (ja) | 1990-05-30 |
| JPH0783332B2 JPH0783332B2 (ja) | 1995-09-06 |
Family
ID=10638989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1154794A Expired - Fee Related JPH0783332B2 (ja) | 1988-06-20 | 1989-06-19 | データ伝送装置 |
Country Status (13)
| Country | Link |
|---|---|
| US (1) | US5072446A (ja) |
| EP (1) | EP0348074B1 (ja) |
| JP (1) | JPH0783332B2 (ja) |
| CN (1) | CN1020230C (ja) |
| AT (1) | ATE115344T1 (ja) |
| CA (1) | CA1323457C (ja) |
| DE (1) | DE68919760T2 (ja) |
| DK (1) | DK304889A (ja) |
| ES (1) | ES2064443T3 (ja) |
| FI (1) | FI97506C (ja) |
| GB (2) | GB8814584D0 (ja) |
| GR (1) | GR3015311T3 (ja) |
| PT (1) | PT90918B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017169558A1 (ja) * | 2016-03-31 | 2017-10-05 | ザインエレクトロニクス株式会社 | 信号多重化装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8905533D0 (en) * | 1989-03-10 | 1989-04-19 | Plessey Telecomm | Pcm communication system |
| US5555267A (en) * | 1993-07-30 | 1996-09-10 | Burke, Jr.; George E. | Feedforward control system, method and control module |
| EP2131584A1 (en) * | 2008-05-05 | 2009-12-09 | Alpha Networks Inc. | Interface converting circuit |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3995119A (en) * | 1975-05-30 | 1976-11-30 | Gte Automatic Electric Laboratories Incorporated | Digital time-division multiplexing system |
| US4205200A (en) * | 1977-10-04 | 1980-05-27 | Ncr Corporation | Digital communications system utilizing controllable field size |
| US4486880A (en) * | 1982-12-09 | 1984-12-04 | Motorola, Inc. | Output multiplexer having one gate delay |
| US4593390A (en) * | 1984-08-09 | 1986-06-03 | Honeywell, Inc. | Pipeline multiplexer |
| US4685101A (en) * | 1984-12-20 | 1987-08-04 | Siemens Aktiengesellschaft | Digital multiplexer for PCM voice channels having a cross-connect capability |
| NL8501256A (nl) * | 1985-05-03 | 1986-12-01 | Philips Nv | Geintegreerde electronische multiplex-schakeling en geintegreerde electronische schakeling met een dergelijke multiplex-schakeling. |
| US4924459A (en) * | 1985-08-26 | 1990-05-08 | At & T Bell Laboratories | Digital transmission interconnect signal |
| US4881224A (en) * | 1988-10-19 | 1989-11-14 | General Datacomm, Inc. | Framing algorithm for bit interleaved time division multiplexer |
| GB8905533D0 (en) * | 1989-03-10 | 1989-04-19 | Plessey Telecomm | Pcm communication system |
-
1988
- 1988-06-20 GB GB888814584A patent/GB8814584D0/en active Pending
-
1989
- 1989-06-07 DE DE68919760T patent/DE68919760T2/de not_active Expired - Fee Related
- 1989-06-07 AT AT89305772T patent/ATE115344T1/de not_active IP Right Cessation
- 1989-06-07 EP EP89305772A patent/EP0348074B1/en not_active Expired - Lifetime
- 1989-06-07 GB GB8913077A patent/GB2221125B/en not_active Expired - Fee Related
- 1989-06-07 ES ES89305772T patent/ES2064443T3/es not_active Expired - Lifetime
- 1989-06-09 US US07/364,826 patent/US5072446A/en not_active Expired - Lifetime
- 1989-06-19 JP JP1154794A patent/JPH0783332B2/ja not_active Expired - Fee Related
- 1989-06-19 CA CA000602956A patent/CA1323457C/en not_active Expired - Fee Related
- 1989-06-19 FI FI892997A patent/FI97506C/fi not_active IP Right Cessation
- 1989-06-20 PT PT90918A patent/PT90918B/pt not_active IP Right Cessation
- 1989-06-20 CN CN89104312.8A patent/CN1020230C/zh not_active Expired - Fee Related
- 1989-06-20 DK DK304889A patent/DK304889A/da not_active Application Discontinuation
-
1995
- 1995-03-03 GR GR950400489T patent/GR3015311T3/el unknown
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017169558A1 (ja) * | 2016-03-31 | 2017-10-05 | ザインエレクトロニクス株式会社 | 信号多重化装置 |
| US10868531B2 (en) | 2016-03-31 | 2020-12-15 | Thine Electronics, Inc. | Signal-multiplexing device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5072446A (en) | 1991-12-10 |
| PT90918B (pt) | 1994-06-30 |
| DE68919760T2 (de) | 1995-04-27 |
| FI892997A0 (fi) | 1989-06-19 |
| GB8913077D0 (en) | 1989-07-26 |
| GB2221125B (en) | 1992-09-30 |
| GB2221125A (en) | 1990-01-24 |
| FI97506B (fi) | 1996-09-13 |
| AU619304B2 (en) | 1992-01-23 |
| JPH0783332B2 (ja) | 1995-09-06 |
| EP0348074A3 (en) | 1991-09-04 |
| AU3641989A (en) | 1989-12-21 |
| PT90918A (pt) | 1989-12-29 |
| CN1020230C (zh) | 1993-03-31 |
| CN1038735A (zh) | 1990-01-10 |
| ATE115344T1 (de) | 1994-12-15 |
| FI892997A (fi) | 1989-12-21 |
| FI97506C (fi) | 1996-12-27 |
| GR3015311T3 (en) | 1995-06-30 |
| DK304889D0 (da) | 1989-06-20 |
| EP0348074A2 (en) | 1989-12-27 |
| GB8814584D0 (en) | 1988-07-27 |
| DK304889A (da) | 1989-12-21 |
| ES2064443T3 (es) | 1995-02-01 |
| EP0348074B1 (en) | 1994-12-07 |
| DE68919760D1 (de) | 1995-01-19 |
| CA1323457C (en) | 1993-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4593393A (en) | Quasi parallel cyclic redundancy checker | |
| US4945518A (en) | Line memory for speed conversion | |
| GB1428505A (en) | Permutation network | |
| JPS6247008B2 (ja) | ||
| JP3010448B2 (ja) | デイジタル通信装置 | |
| US4713804A (en) | Method and device for converting digital channel multiframes into packet multiframes | |
| GB1458032A (en) | Conference circuits for use in telecommunications systems | |
| JPH02141139A (ja) | データ伝送装置 | |
| US4285047A (en) | Digital adder circuit with a plurality of 1-bit adders and improved carry means | |
| US3562433A (en) | Digital speech plus telegraph system | |
| JPS58170117A (ja) | 直列並列・並列直列変換回路 | |
| US3310779A (en) | Multiplex digital to digital converter using delay line shift register | |
| JPH09153922A (ja) | フレームデータ変換回路 | |
| JPS5941336B2 (ja) | バツフアメモリ装置 | |
| US4037203A (en) | High speed digital information storage system | |
| US5038355A (en) | Matrix of multiplexed synchronized counters for an integrated circuit | |
| US3860758A (en) | TDM switch with plural single-character buffers associated with each output line | |
| SU1478371A1 (ru) | Коммутационное устройство | |
| JPH03206798A (ja) | データ列変換方式 | |
| JPS63128818A (ja) | 多重変換回路 | |
| JPS61121597A (ja) | 時分割通話路方式及び装置 | |
| JPS63160497A (ja) | ベースバンドにおけるｐｃｍチヤネルを交換するための回路装置 | |
| JPH07121153B2 (ja) | 時間スイツチ | |
| JPH0494222A (ja) | シリアル・パラレル変換回路 | |
| JPH0652677A (ja) | Ｆｉｆｏメモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |