JPH0783332B2 - データ伝送装置 - Google Patents
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- JPH0783332B2 JPH0783332B2 JP1154794A JP15479489A JPH0783332B2 JP H0783332 B2 JPH0783332 B2 JP H0783332B2 JP 1154794 A JP1154794 A JP 1154794A JP 15479489 A JP15479489 A JP 15479489A JP H0783332 B2 JPH0783332 B2 JP H0783332B2
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- 235000010726 Vigna sinensis Nutrition 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/18—Time-division multiplex systems using frequency compression and subsequent expansion of the individual signals
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- Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】 （イ）発明の技術分野 本発明はデイジタルデータ伝送装置、特にPCMデータ伝
送装置に関するものでる。（ロ）技術の背景 デイジタル通信分野において、通信「ビツト」として周
知の二進ビツトは広く用いられている。ある応用におい
て、８ビツトづつのセツトが「バイト」としてグループ
化される。
送装置に関するものでる。（ロ）技術の背景 デイジタル通信分野において、通信「ビツト」として周
知の二進ビツトは広く用いられている。ある応用におい
て、８ビツトづつのセツトが「バイト」としてグループ
化される。
単一の高レート担体にわたり、いくつかの同一のチヤン
ネル情報を伝送するために、各チヤンネルからのビツト
を「ビツトインターリーブ」するのがよく行なわれてい
るが、最近は、バイトインターリーブを利用すべきであ
るといういくつかの国内および国際規準が提案されてい
る。
ネル情報を伝送するために、各チヤンネルからのビツト
を「ビツトインターリーブ」するのがよく行なわれてい
るが、最近は、バイトインターリーブを利用すべきであ
るといういくつかの国内および国際規準が提案されてい
る。
この場合、高レート担体において、第１の入力チヤンネ
ルからの８つの連続ビツトが、次いで第２の入力チヤン
ネルからのビツトがというように搬送される。自明の理
であるが、バイトインターリーブでは、同じ形式の基本
処理のためにビツトインターリーブの８倍もの記憶装置
（例えば、Ｄ−型２安定装置）を用いる。
ルからの８つの連続ビツトが、次いで第２の入力チヤン
ネルからのビツトがというように搬送される。自明の理
であるが、バイトインターリーブでは、同じ形式の基本
処理のためにビツトインターリーブの８倍もの記憶装置
（例えば、Ｄ−型２安定装置）を用いる。
第１図は、周知のビツトインターリーブ化のための回路
とタイミング図を示す。
とタイミング図を示す。
第１図において、４つの入力IN1〜IN4はビツトインター
リーブされる入力ビツトである。各ビツトは各Ｄ−型FF
（フリツプフロツプ）Q1〜Q4の各一方の入力に与えら
れ、それらの各他方の入力には４の除算回路40から発生
されるクロツク信号C4が与えられている。なお、前記４
の除算回路40には主クロツクC1が入力される。
リーブされる入力ビツトである。各ビツトは各Ｄ−型FF
（フリツプフロツプ）Q1〜Q4の各一方の入力に与えら
れ、それらの各他方の入力には４の除算回路40から発生
されるクロツク信号C4が与えられている。なお、前記４
の除算回路40には主クロツクC1が入力される。
４の除算回路40は信号CCとのその反転信号▲▼を発
生するが、前記信号はパルスC4の立下りで生ずる。FFQ1
〜Q4の出力は直列に接続されたNORゲートのアレー30へ
印加される。なお、FFQ4の出力は同様なFF11の入力に印
加され、FF11の他方の入力にはクロツクC1が印加され
る。FF11の出力はNORゲート12の一方の入力に印加さ
れ、その他方の入力には▲▼が入力される。FFQ3の
出力はNORゲート13の一方の入力に印加され、その他の
入力はCCが印加され、前記ゲート12と13の出力はNORゲ
ート14の両入力に印加されている。
生するが、前記信号はパルスC4の立下りで生ずる。FFQ1
〜Q4の出力は直列に接続されたNORゲートのアレー30へ
印加される。なお、FFQ4の出力は同様なFF11の入力に印
加され、FF11の他方の入力にはクロツクC1が印加され
る。FF11の出力はNORゲート12の一方の入力に印加さ
れ、その他方の入力には▲▼が入力される。FFQ3の
出力はNORゲート13の一方の入力に印加され、その他の
入力はCCが印加され、前記ゲート12と13の出力はNORゲ
ート14の両入力に印加されている。
FF15の一方の入力にはクロツクC1が、そして他方の入力
にはNORゲト14からの出力が印加される。FFQ2の出力はF
F15の出力と組み合わされる。NORゲート16と17の出力が
NORゲート18の両入力へ印加され、その出力はFF19の入
力の一方に印加され、FF19の他方の入力にはクロツクC1
が印加される。最後にビツトインターリーブされた出力
信号はクロツクC1で調時されたFF20から出力される。
にはNORゲト14からの出力が印加される。FFQ2の出力はF
F15の出力と組み合わされる。NORゲート16と17の出力が
NORゲート18の両入力へ印加され、その出力はFF19の入
力の一方に印加され、FF19の他方の入力にはクロツクC1
が印加される。最後にビツトインターリーブされた出力
信号はクロツクC1で調時されたFF20から出力される。
なお、NORゲート21,22,23も、先段のNORゲート12〜14お
よび16〜18のように１動作する。つまり、CCがローの場
合には平行ロードされ、▲▼がローの場合には連続
シフトされる。
よび16〜18のように１動作する。つまり、CCがローの場
合には平行ロードされ、▲▼がローの場合には連続
シフトされる。
第２図に示す実施例において、４個のFFQ1〜Q4の出力が
各NORゲート32〜35で構成されたアレー31へ接続されて
おり、これらのNORゲートには４の除算回路40からの信
号CC1，CC2，CC3，CC4が印加される。
各NORゲート32〜35で構成されたアレー31へ接続されて
おり、これらのNORゲートには４の除算回路40からの信
号CC1，CC2，CC3，CC4が印加される。
これら４個のNORゲートの出力は、４入力NORゲート36に
印加されており、その出力はクロツク信号C1で調時され
たFF37へ印加される。
印加されており、その出力はクロツク信号C1で調時され
たFF37へ印加される。
第２図の実施例の構成は、第１図ものと比較して少ない
数のフリツプフロツプである利点があるが、４入力ゲー
ト36を用いなければならない欠点がある。
数のフリツプフロツプである利点があるが、４入力ゲー
ト36を用いなければならない欠点がある。
Ｎ入力である場合には、Ｎ入力NORゲートを用いること
になるが、より多いゲートおよびより多いフリツプフロ
ツプを用いることを犠牲にすれば、ゲート当りの入力数
を低減するために変更が可能である。
になるが、より多いゲートおよびより多いフリツプフロ
ツプを用いることを犠牲にすれば、ゲート当りの入力数
を低減するために変更が可能である。
第１図および第２図に示してあるタイミング図は、説明
のための概略のタイミング図であることを理解された
い。
のための概略のタイミング図であることを理解された
い。
第３図は第１図の類似の原理を利用するバイトインター
リーブ回路を示す。なお、この場合には入力IN1〜IN4が
すでにバイト同期されていて、かつ８の除算回路がバイ
トタイミングをとる手段として設けられている。
リーブ回路を示す。なお、この場合には入力IN1〜IN4が
すでにバイト同期されていて、かつ８の除算回路がバイ
トタイミングをとる手段として設けられている。
第３図の実施例において、単一のＤ−型FFQ1〜Q4が直列
に接続された２安定装置となつており、入力IN1に対し
てはQ1〜Q8、入力IN2に対してはQ9〜Q16、というように
なつている。これらのFFはクロツク信号C4でクロツクさ
れている。したがつて、一完全バイトがIN1信号の第１
ビツトを各入力から受信したときに、FFQ1に記憶され、
第２ビツトがFFQ2に記憶されるというようになつてい
る。同様に、IN2に対しては第１ビツトがFFQ9に、第２
ビツトがFF10に記憶されるというようになつている。
に接続された２安定装置となつており、入力IN1に対し
てはQ1〜Q8、入力IN2に対してはQ9〜Q16、というように
なつている。これらのFFはクロツク信号C4でクロツクさ
れている。したがつて、一完全バイトがIN1信号の第１
ビツトを各入力から受信したときに、FFQ1に記憶され、
第２ビツトがFFQ2に記憶されるというようになつてい
る。同様に、IN2に対しては第１ビツトがFFQ9に、第２
ビツトがFF10に記憶されるというようになつている。
図面を簡単にするために、これらのFFアレーと関連した
付加的回路素子がIN4信号路に対してのみ示されてい
る。これらの素子群は32個のＤ−型FFのアレー50からな
り、それぞれのクロツク入力がクロツクC1に接続されて
いる。
付加的回路素子がIN4信号路に対してのみ示されてい
る。これらの素子群は32個のＤ−型FFのアレー50からな
り、それぞれのクロツク入力がクロツクC1に接続されて
いる。
更に、４つの最初に述べたアレーの各FFの出力は、各NO
Rゲート51の入力に接続されているが、FFQ32は例外で、
FFQ32の出力はアレー50の32番目のFFの入力に直接接続
されている。アレー50の各FFは、出力FFとは別に第１図
に示したNORゲート群と全く同様な態様で３個のNORゲー
トに関連している、これらのNORゲートは参照番号52で
示してあり、第１対のNORゲートは３個で１組となつて
いるが、これらに信号C4で動作する８の除算回路53で発
生される信号CCとその反転▲▼が接続されている。
Rゲート51の入力に接続されているが、FFQ32は例外で、
FFQ32の出力はアレー50の32番目のFFの入力に直接接続
されている。アレー50の各FFは、出力FFとは別に第１図
に示したNORゲート群と全く同様な態様で３個のNORゲー
トに関連している、これらのNORゲートは参照番号52で
示してあり、第１対のNORゲートは３個で１組となつて
いるが、これらに信号C4で動作する８の除算回路53で発
生される信号CCとその反転▲▼が接続されている。
第２図のものと類似の原理を用いるバイトインターリー
ブ化は自明であるので、詳細な説明はここでは省略す
る。
ブ化は自明であるので、詳細な説明はここでは省略す
る。
論理的処理回路を実際に実現するには、種々の論理素子
のタイミング遅延が正しい許容値をとらなければなら
ず、これにははＤ−型FFのセツト保持時間の許容値を含
む。特に、第１図から第３図に示したすべての素子の許
された遅延が出力符号レート、すなわち最短の繰返し周
期に関係するということを前述の回路すべての許容化が
必要とする。
のタイミング遅延が正しい許容値をとらなければなら
ず、これにははＤ−型FFのセツト保持時間の許容値を含
む。特に、第１図から第３図に示したすべての素子の許
された遅延が出力符号レート、すなわち最短の繰返し周
期に関係するということを前述の回路すべての許容化が
必要とする。
バイトインターリーブの場合において、この規準に合う
ために行なわれなければならない処理量が低減すること
ができる場合には利点が明らかとなろう。
ために行なわれなければならない処理量が低減すること
ができる場合には利点が明らかとなろう。
（ハ）発明の目的 したがつて、本発明の目的はバイトインターリーブを達
成するために高いレートで行なわれる処理量を低減する
デイジタルデータ伝送装置を提供することにある。
成するために高いレートで行なわれる処理量を低減する
デイジタルデータ伝送装置を提供することにある。
（ニ）発明の構成 したがつて本発明のデータ伝送装置は複数の入力信号か
らの所定の長さの多ビツトシーケンスを、高速で単一の
出力データ流にインターリーブするデータ伝送装置であ
つて、各入力信号に対し所定長の各多ビツトシーケンス
を直列に逐次記憶する第１のアレー手段（10−13）であ
つて該アレーは並列に配置されている第１のアレー手段
と、前記アレー手段中に記憶されたビツトシーケンスの
それぞれを並列に読出して記憶手段としての第２のアレ
ーに入れる手段とを備え、よつて前記記憶されたシーケ
ンスのビツト群がインターリーブされ、かつ前記第２ア
レー手段からのシーケンス出力を合成して前記出力のデ
ータ流がインターリーブされた原多ビツトシーケンスを
含むようにすると共に最終の出力データ流において一方
の入力信号からの多ビツトシーケンスが他方の入力信号
のそれぞれからの多ビツトシーケンスによつてその信号
の次の多ビツトシーケンスから分離されるようにしたこ
とを特徴としている。
らの所定の長さの多ビツトシーケンスを、高速で単一の
出力データ流にインターリーブするデータ伝送装置であ
つて、各入力信号に対し所定長の各多ビツトシーケンス
を直列に逐次記憶する第１のアレー手段（10−13）であ
つて該アレーは並列に配置されている第１のアレー手段
と、前記アレー手段中に記憶されたビツトシーケンスの
それぞれを並列に読出して記憶手段としての第２のアレ
ーに入れる手段とを備え、よつて前記記憶されたシーケ
ンスのビツト群がインターリーブされ、かつ前記第２ア
レー手段からのシーケンス出力を合成して前記出力のデ
ータ流がインターリーブされた原多ビツトシーケンスを
含むようにすると共に最終の出力データ流において一方
の入力信号からの多ビツトシーケンスが他方の入力信号
のそれぞれからの多ビツトシーケンスによつてその信号
の次の多ビツトシーケンスから分離されるようにしたこ
とを特徴としている。
（ホ）実施例 第４図は、本発明によるデータ伝送装置の構成を示す。
第４図において、入力信号IN1〜IN4のそれぞれは、８個
のＤ−型FFの各アレーに印加されており、これらのアレ
ーは10〜13までの番号が付されている。各アレーは、チ
ヤンネルIN1から第１ビツトをFFQ1にロードして記憶
し、IN1から第２ビツトをFFQ2にロードして記憶する、
というようにバイトが記憶される。
第４図において、入力信号IN1〜IN4のそれぞれは、８個
のＤ−型FFの各アレーに印加されており、これらのアレ
ーは10〜13までの番号が付されている。各アレーは、チ
ヤンネルIN1から第１ビツトをFFQ1にロードして記憶
し、IN1から第２ビツトをFFQ2にロードして記憶する、
というようにバイトが記憶される。
同様に、IN2の第１ビツトがQ9に記憶される。これらの
アレーのそれぞれは第３図に示したアレーQ1〜Q8と同じ
である。しかしながら、本発明の実施例において、アレ
ー10〜13の内容は４つの付加回路アレー90〜93へと並列
に印加される。同図においては、アレー90のみは詳細に
示してあるが、アレー91〜93についても90と同様であ
る。
アレーのそれぞれは第３図に示したアレーQ1〜Q8と同じ
である。しかしながら、本発明の実施例において、アレ
ー10〜13の内容は４つの付加回路アレー90〜93へと並列
に印加される。同図においては、アレー90のみは詳細に
示してあるが、アレー91〜93についても90と同様であ
る。
アレー90はＤ型FF101,102,……108の８個のアレ−から
なつている。このアレーは７組のNORゲート111〜118を
含み、各組は第１図および第３図中のNORゲートとFFと
全く同様に接続された３個のNORゲートから構成されて
おり、各組の第１対のNORゲートには８除算カウンタ120
からの信号CCとそれらの反転信号▲▼が印加され
る。
なつている。このアレーは７組のNORゲート111〜118を
含み、各組は第１図および第３図中のNORゲートとFFと
全く同様に接続された３個のNORゲートから構成されて
おり、各組の第１対のNORゲートには８除算カウンタ120
からの信号CCとそれらの反転信号▲▼が印加され
る。
組118の第１のNORゲートは、FFQ1の出力を受け、組112
の第１のNORゲートはFFQ21の出力を受ける、というよに
して組111の第１のNORゲートがアレー13のFFQ29の出力
までを受ける構成になつている。これらの第１のNORゲ
ート群はすべて、他方の入力に信号CCを受けるようにな
つている。また、各組の第２のNORゲートは一方の入力
に信号▲▼および同アレー中の先行するFFの出力と
を受ける。
の第１のNORゲートはFFQ21の出力を受ける、というよに
して組111の第１のNORゲートがアレー13のFFQ29の出力
までを受ける構成になつている。これらの第１のNORゲ
ート群はすべて、他方の入力に信号CCを受けるようにな
つている。また、各組の第２のNORゲートは一方の入力
に信号▲▼および同アレー中の先行するFFの出力と
を受ける。
動作においては、アレー90は８ビツトQ1，Q5，Q9，
Q13，Q17，Q21，Q25，Q29を保持し、アレー91はビツトQ
2，Q6……を保持する。したがつて、入力チヤンネルか
らのビツト群は特別な命令でインターリーブされてい
る。
Q13，Q17，Q21，Q25，Q29を保持し、アレー91はビツトQ
2，Q6……を保持する。したがつて、入力チヤンネルか
らのビツト群は特別な命令でインターリーブされてい
る。
４つのアレー90〜93の内容は次いで読出され、第１図お
よび第２図に示した回路全体のいずれかと同じ回路20で
インターリーブされる。４つのアレー中のビツトのイン
ターリーブにより各アレーの出力のインターリーブ化が
続き、このようにして４つの入力データチヤンネルが効
果的にバイトインターリーブされることがわかる。
よび第２図に示した回路全体のいずれかと同じ回路20で
インターリーブされる。４つのアレー中のビツトのイン
ターリーブにより各アレーの出力のインターリーブ化が
続き、このようにして４つの入力データチヤンネルが効
果的にバイトインターリーブされることがわかる。
第５図は本発明による別の実施例であつて、最終レート
を達成するために２段におけるビツトインターリーブ化
を利用して16入力チヤンネルのバイトインターリーブを
効果的に達成するために用いられるビツト交換方式を示
す。
を達成するために２段におけるビツトインターリーブ化
を利用して16入力チヤンネルのバイトインターリーブを
効果的に達成するために用いられるビツト交換方式を示
す。
この実施例においては、単一の入力信号IN1〜IN16に関
連した16個のアレー201〜216をそれぞれ有している。こ
れらのアレーのそれぞれは第３図に示した８個の直列接
続FFQ1〜Q8のアレーと同一であり、かつ第４図のアレー
10〜13とも同一である。
連した16個のアレー201〜216をそれぞれ有している。こ
れらのアレーのそれぞれは第３図に示した８個の直列接
続FFQ1〜Q8のアレーと同一であり、かつ第４図のアレー
10〜13とも同一である。
これらのアレー201〜216の並列出力は16個のアレー221
〜236に印加されるが、それぞれの該アレーは第４図の
アレー90〜93と同一である。入力ビツトがこれらのアレ
ー221〜236内に配置される態様は、ナンバーグリツドで
示してある。
〜236に印加されるが、それぞれの該アレーは第４図の
アレー90〜93と同一である。入力ビツトがこれらのアレ
ー221〜236内に配置される態様は、ナンバーグリツドで
示してある。
各アレー221〜236内の最後のFFの直列出力は４個のアレ
ー240〜243の１つに印加されるが、各アレーは第１図ま
たは第２図の回路全体のいずれかと同じである。各アレ
ー240〜243の出力は単一アレー250へ印加されるが、ア
レー250はアレー240と同じである。
ー240〜243の１つに印加されるが、各アレーは第１図ま
たは第２図の回路全体のいずれかと同じである。各アレ
ー240〜243の出力は単一アレー250へ印加されるが、ア
レー250はアレー240と同じである。
お判りのように、入力信号の連続したビツトインターリ
ーブ化により、結局、バイトリ−ブされた最終出力信号
を生ずる。
ーブ化により、結局、バイトリ−ブされた最終出力信号
を生ずる。
前記の説明は入力信号のバイトのインターリーブに関連
したものである。しかしながら、第４図および第５図を
参照して説明した装置の基本原理は、８以上の長さの多
いビツトシーケンスに応用可能であることが判る。
したものである。しかしながら、第４図および第５図を
参照して説明した装置の基本原理は、８以上の長さの多
いビツトシーケンスに応用可能であることが判る。
第１図および第２図は従来技術によるビツトインターリ
ーブするためのブロツク回路とそのタイミング図、第３
図は従来技術によるバイトインターリーブするためのブ
ロツク回路とそのタイミング図、第４図は本発明による
バイトインターリーブ回路の実施例、および第５図は本
発明による別の実施例をそれぞれ示す。 図中、10〜13はＤ−型２安定装置、アレーQ1〜Q8、90〜
93はアレー、40は除算回路、101〜108はフリツプフロツ
プ、111〜118はNORゲートを示す。
ーブするためのブロツク回路とそのタイミング図、第３
図は従来技術によるバイトインターリーブするためのブ
ロツク回路とそのタイミング図、第４図は本発明による
バイトインターリーブ回路の実施例、および第５図は本
発明による別の実施例をそれぞれ示す。 図中、10〜13はＤ−型２安定装置、アレーQ1〜Q8、90〜
93はアレー、40は除算回路、101〜108はフリツプフロツ
プ、111〜118はNORゲートを示す。
Claims (6)
- 【請求項１】複数の入力信号からの所定の長さの多ビツ
トシーケンスを、高速で単一の出力データ流にインター
リーブするデータ伝送装置であつて、各入力信号に対し
所定長の各多ビツトシーケンスを直列に逐次記憶する第
１のアレー手段（10−13）であつて該アレーは並列に配
置されている第１のアレー手段と、前記アレー手段中に
記憶されたビツトシーケンスのそれぞれを並列に読出し
て記憶手段としての第２のアレーに入れる手段とを備
え、よつて前記記憶されたシーケンスのビツト群がイン
ターリーブされ、かつ前記第２のアレー手段からのシー
ケンス出力を合成して前記出力のデータ流がインターリ
ーブされた原多ビツトシーケンスを含むようにすると共
に最終の出力データ流において一方の入力信号からの多
ビツトシーケンスが他方の入力信号のそれぞれからの多
ビツトシーケンスによつてその信号の次の多ビツトシー
ケンスから分離されるようにしたことを特徴とするデー
タ伝送装置。 - 【請求項２】特許請求の範囲第１項記載の装置におい
て、前記第２の記憶アレー手段は第１組のゲート（111
〜118）によつて直列に接続された複数の２安定装置（1
01〜108）を備え、各前記第２のアレー中の２安定装置
の数は前記所定のビツトシーケンス中のビツト数に等し
いことを特徴とするデータ伝送装置。 - 【請求項３】特許請求の範囲第２項記載の装置におい
て、記憶手段の各第２のアレー（90〜93）は第１組のゲ
ート（111〜118）によつて直列に接続された複数の２安
定装置（101〜108）を備え、各前記第２のアレー内の２
安定装置の数は前記所定ビツトシーケンス中のビツト数
に等しくなつていることを特徴とするデータ伝送装置。 - 【請求項４】特許請求の範囲第３項記載の装置におい
て、前記各第１組のゲート（111〜118）は一対のNORゲ
ートを備え、その出力は第３のNORゲートに接続され、
後者の出力は前記第２のアレー内の次の前記２安定装置
の入力に接続されていることを特徴とするデータ伝送装
置。 - 【請求項５】特許請求の範囲第４項記載の装置におい
て、各組のゲート（111〜118）のうちの一対のNORゲー
トは各入力で記憶手段（10〜13）の第１のアレーのうち
の異なる１つにおいて２安定装置からの出力および前記
第２のアレーのうちの最後の前記２安定装置からの出力
を受け、一対のNORゲートのうちの１つの入力で受けら
れるタイミング信号は前記一対のNORゲート他の入力で
受けられるタイミング信号と逆になつていることを特徴
とするデータ伝送装置。 - 【請求項６】特許請求の範囲第５項記載の装置におい
て、前記第２のアレーの出力シーケンスを合成する手段
は第２組のゲート（12〜23）により直列に接続した複数
の２安定装置（11〜20）を備え、該２安定装置の数は前
記第２のアレーの数に等しいことを特徴とするデータ伝
送装置。
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