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Die vorliegende Efindung betrifft digitale
Übertragungssysteme.
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Im bereich digitaler Übertragungen ist die Verwendung
binärer Ziffern, die gemeinhin als "Bits" geläufig sind,
wobei jedes Symbol einen von nur zwei werten annehmen kann,
weit verbreitet. Für einige Anwendungen sind acht Bits zu
einem "Byte" als Gruppe vereint.
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Um über einen einzelnen Träger hoher Rate mehrere
identische Kanäle zu übertragen, besteht auch eine übliche
Praxis darin, die bits aus jedem Kanal einer
"Bitverschachtelung" zu unterziehen, wenngleich auch in letzter Zeit
nationale und internationale Standards empfohlen wurden,
die beinhalten, eine Byte-Verschachtelung anzuwenden. In
diesem Fall überträgt der Träger hoher Rate acht
aufeinanderfolgende Bits vom ersten Eingangskanal, gefolgt von acht
aufeinanderfolgenden bits vom zweiten, usw. Dabei ist es
grundsätzlich so, daß eine Byteverschachtelung achtmal so
viel Speicherraum (beispielsweise bistabile D-Schaltungen
oder auch Kippglieder oder Multivibratoren), benötigen, wie
dies für dieselbe Art grundlegender Verarbeitung der
Bitverschachtelung zutrifft.
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Die vorliegende Erfindung befaßt sich mit
Reduzierung des Verarbeitungsumfangs, der mit höherer rate
auszuführen ist, um eine Byteverschachtelung zu erzielen.
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Demgemäß besteht die vorliegende Erfindung in einer
digitalen Übertragungsvorrichtung zum Verschachtelung
multipler oder Mehrbit-Sequenzen vorbestimmter Länge, wobei
diese Anordnungen oder Felder (auch Array gennant) parallel
angeordnet sind, mit einer Einrichtung, die parallel jede
der gespeichertern Bitsequenzen in diesen Feldern in zweite
Felder einer Speichereinrichtung einliest, so daß die Bits
der gespeicherten Sequenzen verschachtelt sind, und mit
einer Einrichtung zum Kombinieren der aus den zweiten
Feldern ausgegebenen Sequenzen auf eine solche Weise, daß der
Ausgangsdatenstrom die ursprünglichen Mehrbitsequenzen so
verschachtelt enthält, daß im endgültigen Ausgangsstrom eine
Mehrbitsequenz von einem Eingangssignal von der nächstem
Mehrbitsequenz dieses signals durch Mehrbitsequenzen von
jedem der anderen Eingangssignale getrennt ist.
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Damit die Erfindung noch deutlicher wird, wird ein
Ausführungsbeispiel der Erfindung beispilehalber und unter
Bezugnahme auf die beiliegenden Zeichnungen erläutert, in
denen:
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FIG> 1 und 2 Blockschaltbilder sind, die bekannte
Verfahren der Bitverschachtelung zeigen;
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FIG. 3 ein Blockschaltbild eines bekannten
Verfahrens der Bitverschachtelung ist;
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FIG. 4 ein Blockschaltbild eines
Ausführungsbeispiels der erfindungsgemäßen vorrichtung zur
Byteverschachtelung ist, und
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FIG. 5 ein Blockschaltbild einer Modifikation des
in FIG. 4 gezeigten Ausführungsbeispiels darstellt.
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FIG. 1 und 2 zeigen zwei bekannte Verfahren der
Bitvershachtelung. In FIG. 1 sind vier Eingangsströme IN1 bis
IN4 bitweise zu verschachteln. Jeder Strom wird einem
eingang einer individuellen bistabilen D-Schaltung (bzw.
Kippglied) Q1 bis Q4 zugeführt. Den anderen Eingängen der
bistabilen Schaltungen wird ein Taktsignal C4 zugeführt, das
aus einem Haupttakt C1 mittels einer durch vier teilenden
Schaltung 40 abgeleitet wird. Das Signal C1 liegt auf der
Ausgangs-Bitrate. Die Schaltung 40 liefert auch ein
Signal cc dessen inverses , die an der Abfall- oder
Rückflanke der Impulse C4 auftreten. die Ausgangssignale der
bistabilen Schaltungen Q1 bis Q4 werden auf ein Feld 30 aus
NOR-Schaltgliedern und seriell verbundenen bistabilen
Schaltungen gegeben.
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So wird das Ausgangssignal der bistabilen Schaltung
Q4 auf einen Eingang einer ähnlichen bistabilen Schaltung 11
gegeben, die mit dem signal C1 getaktet wird. Der Ausgang
der bistabilen Schaltung 11 wird einem Eingang eines
NOR-Schaltgliedes 12 abgegriffen, dessen anderer Eingang
mit dem signal verbunden ist. Das Ausgangssignal der
bistabilen Schaltung Q3 wird einem Eingang eines NOR-
Schaltgliedes 13 zugeführt, dessen anderer Eingang mit dem
Signal cc verbunden ist, und die Ausgänge der
Schaltglieder
12 und 13, die zu einem NOR-Schaltglied 14 abgegriffen
werden, dessen Ausgang zu einem Eingang einer bistabilen
Schaltung Q2 geführt ist, werden mit dem Ausgang einer
bistabilen Schaltung 15 auf dieselbe Weise wie die Ausgänge
der bistabilen Schaltungen Q4 und 11 kombiniert, d.h., sie
werden auf jeweilige NOR-Schaltglieder 17, 16 gegeben, die
durch die Signale cc und aufgetastet werden und deren
Ausgänge einem weiteren NOR-Schaltglied 18 zugeführt
werden, welches wiederum ein Eingangssignal für eine bistabile
Schaltung 19 liefert, die durch das Signal C1 getastet wird,
wie im einzelnen aus FIG. 1 entnehmbar ist. Das endgültige
bitverschachtelte Ausgangssignal wird durch eine bistabile
Schaltung 20 ausgegeben, die ebenfalls durch C1 gesteuert
wird und die mit den Ausgängen bistabiler Schaltungen Q1
und 19 über NOR-Schaltglieder 21, 22 und 23 verbunden ist,
die sämtlich auf die gleiche Weise arbeiten, wie die
vorausgehenden zwei Sätze von NOR-Schaltgliedern. Dieses
System kann als parallele Ladung bei niedrigem cc und
serielle Verschiebung bei niedrigem zusammengefaßt
werden.
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In der Ausführung der FIG. 2 werden die Ausgangssignale
der vier bistabilen Schaltungen Q1 bis Q4 auf ein Feld 31
jeweiliger NOR-Schaltglieder 32, 33, 34, 35 gegeben, wobei
den NOR-Schaltgliedern Signale CC1, CC2, CC3 und CC4
zugeführt werden, die von der durch vier teilenden Schaltung 40
zugeführt werden.
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Die Ausgangssignale der vier NOR-Schaltglieder werden
einem NOR-Schaltglied 36 mit vier Eingängen zugeführt,
dessen Ausgangssignal einer bistabilen Schaltung 37 zugeht,
die durch das Signal C1 getaktet wird.
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Das Verfahren der FIG. 2 weist gegenüber dem der
FIG. 1 den Vorteil auf, weniger bistabile Schaltungen zu
benötigen, jedoch den Nachteil der Verwendung eines
Schaltgliedes oder Gatters mit vier Eingängen. Für den
verallgemeinerten Fall von N Eingängen würde dieses Verfahren ein
Schaltglied mit N Eingängen benötigen. Im generellen Fall
von N Eingängen würde es ein Schaltglied mit N Eingängen
benötigen, wenn das Schema dieses Verfahrens exakt
eingehalten würde, jedoch sind Änderungen möglich, um die Anzahl
von Eingängen pro Schaltglied, allerdings zu Lasten eines
Einsatzes von mehr Schaltgliedern und mehr bistabilen
Schaltungen, zu reduzieren. Die Zeitsteuerdiagramme, die
den FIG. 1 und 2 hinzugefügt sind, zeigen für illustrative
Zwecke lediglich nominelle Zeiten.
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FIG. 3 zeigt ein bekanntes Verfahren der
Byteverschaltelung unter Verwendung annlicher Prinzipien wie die
in FIG. 1; es wurde vorausgesetzt, daß die Eingangsströme
IN1 bis IN4 bereits bytesynchronisiert sind und daß eine
Einrichtung zur Synchronisation einer um acht teilenden
Schaltung 53 auf die Bytezeitsteuerung vorgesehen ist. In
sämtlichen Fällen sind die Verfahren jeweils als Beispiel
mit vier Eingangskanälen gezeigt.
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Im Ausführungsbeispiel der FIG. 3 sind die einzelnen
bistabilen D-Schaltungen Q1 bis Q4 durch vier Felder oder
Banken bzw. Reihen seriell verbundener bistabiler
Schaltungen ersetzt, wobei diese aus Q1 bis Q8 für den Eingang
IN1, Q9 bis Q16 für den Eingang IN2 usw. bestehen.
Sämtliche dieser bistabilen Schaltungen werden durch ein
Signal C4 getaktet. Ist ein vollständiges Byte von jedem
Eingang empfangen worden, so wird folglich das erste Bit des
IN1-Signals 1 in Q1 gespeichert sein, das zweite in Q2 usw.
In gleicher Weise wird für IN2 das erste Bit in Q9
gespeichert sein, das zweite in Q10 usw.
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Um die Zeichnung zu vereinfachen, sind die
zusätzlichen Schaltungselemente, die mit den Feldern der bistabilen
Schaltungen verknüpft sind, nur bezüglich der IN4-Signalwege
gezeigt. Diese zusätzlichen Elemente bestehen aus einem
Feld 50 aus 32 bistabilen D-Schaltungen, deren Takteingänge
samtlich mit dem C1-Taktsignal verbunden sind. Ferner ist
der Ausgang jedes der bistabilen Schaltungen in den vier
ursprünglich beschriebenen Feldern jeweils mit dem Eingang
eines individuellen NOR-Schaltgliedes 51 außer im Fall des
Ausgangs der bistabilen Schaltung Q32 verbunden, die direkt
mit dem Eingang der 32. bistabilen Schaltung im Feld 50
verbunden ist.
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Jede bistabile Schaltung im Feld 50 ist außer der
bistabilen Ausgangsschaltung auf vollständig analoge Weise
mit drei NOR-Schaltgliedern 51 verbunden, und das erste
Paar von NOR-Schaltgliedern in jedem Satz aus dreien ist
jeweils mit Signalen cc und dessen inversem verbunden,
die durch eine um acht teilende Schaltung 53 erzeugt
werden, welche auf dem Signal C4 arbeitet.
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Ein Verfahren zur Byteverschachtelung unter
Verwendung von Prinzipien ähnlich denjenigen der FIG. 2 ist
naheliegend und offensichtlich, wird jedoch hier nicht im Detail
angegeben.
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Ein Beispiel einer bekannten Byteverschachtelung ist
beispielsweise im Artikel "Digital Logic and Computer
Design" von M. Morris Mano, veröffentlicht von Prentice
Hall im Jahr 1979 angegeben. Dabei wird insbesondere Bezug
auf die Seiten 266-269 genommen, auf denen ein
bidirektionelles Schieberegister mit paralleler Ladung beschrieben
wird, und es werden serielle Daten in parallele Daten
umgesetzt.
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Die praktische Realisierung logischer
Verarbeitungsschaltungen involviert die korrekte Tolerierung der
Zeitsteuerverzögerungen verschiedener logischer Elemente,
einschließlich des Ermöglichens der Einstell- und Haltezeiten
der bistabilen D-Schaltungen. Insbesondere erfordert das
Tolerieren sämtlicher vorausgehender Schaltungen, daß die
zugelassenen Verzögerungen sämtlicher der in den FIG. 1
bis 3 gezeigten Elemente auf die Ausgangssymbolrate
(Übertragungsgeschwindigkeit) bezogen werden, d.h. auf die
kürzeste Wiederholperiode.
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Im Fall der Byteverschachtelung würde sich ein
offensichtlicher Vorteil ergeben, falls der Verarbeitungsaufwand,
der zur Erfüllung dieses Kriteriums auszuführen wäre,
vermindert werden könnte. FIG. 4 zeigt das Prinzip, das zur
Erzielung dieses Ziels verwendet wird, nämlich, daß die
Bits der Eingangskanäle ausgetauscht bzw. ausgewechselt
werden, wobei logische Prozesse verwendet werden, deren
Zeitsteuertoleranzen nur auf die Eingangsrate bezogen werden,
bevor sie endgültig bitverschachtelt werden, wobei eine
einfache Schaltung wie die der FIG. 1 oder 2 verwendet wird.
Die Stufen in den Bytespeichern sind in umgekehrter Folge
numeriert worden, um die Sequenz der Bits in jedem
Eingangskanal und Ausgangskanal zu veranschaulichen.
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Wie aus FIG. 4 herovrgeht, wird jedes der
Eingangssignale IN1 bis IN4 einem jeweiligen Feld oder Block von
acht bistabilen D-Schaltungen zugeführt, wobei die Felder
mit 10, 11, 12 und 13 numeriert sind. Jedes Feld speichert
dann ein Byte, wobei das erste Bit, das von Kanal IN1
geladen wird, bei Q1 angezeigt ist, das zweite Bit von IN1
bei Q2 usw. In gleicher Weise ist das erste Bit von IN2
bei Q9 angezeigt. Jedes dieser Felder ist identisch zu
dem in FIG. 3 gezeigten Feld Q1 bis Q8. Jedoch werden in
diesem Ausführungsbeispiel die Inhalte der Blöcke 10 bis 13
parallel in vier zusätzliche Schaltungsfelder oder Blöcke
90 bis 93 gespeist. Es ist nur der Block 90 im Detail
dargestellt, da die Blöcke 91, 92 und 93 identisch zu diesem
sind. Block 90 besteht aus einem Feld von acht bistabilen
D-Schaltungen 101, 102, ..., 108 (von denen nur drei gezeigt
sind). Der Block umfaßt auch sieben Sätze NOR-Schaltglieder
111 bis 118, wobei jeder Satz aus drei NOR-Schaltgliedern
oder Gattern besteht, die exakt auf dieselbe Weise wie die
NOR-Schaltglieder und bistabilen Schaltungen der FIG. 1
und 3 verbunden sind, wobei dem ersten Paar von
NOR-Schaltgliedern in jedem Satz jeweils ein Signal cc und dessen
Inverses zugeführt werden, die von einem durch acht
teilenden Zähler 120 abgegriffen werden. Wie in FIG. 4
gezeigt ist, empfängt das erste NOR-Schaltglied von Satz 118
das Ausgangssignal der bistabilen Schaltung Q21 usw., bis
das erste NOR-Schaltglied von Satz 111 das Ausgangssignal
von der bistabilen Schaltung Q29 des Feldes 13 empfängt.
Sämtliche dieser ersten NOR-Schaltglieder empfangen das
Signal cc an ihrem anderen Eingang. Das zweite
NOR-Schaltglied jedes Satzes empfängt das Signal an einem Eingang
und das Ausgangssignal der vorausgehenden bistabilen
Schaltung im Block.
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Das Ergebnis dieser Operation besteht darin, daß
Block 90 die acht Bits Q1, Q5, Q9, Q13, Q17, Q21, Q25 und
Q29 hält, Block 91 die Bits Q2, Q6 usw. hält. Die Bits
von den vier Eingangskanälen sind daher in einer speziellen
Reihenfolge verschachtelt worden. Die Inhalte der vier
Blöcke 90 bis 93 werden dann von einer Schaltung 20
ausgelesen und verschachtelt, die identisch zu einer bzw. jeder
der vollständigen Schaltungen ist, die in den FIG. 1 oder 2
gezeigt sind. Es wird ersichtlich, daß die Verschachtelung
der Bits in den vier Blöcken, gefolgt von der
Verschachtelung der Ausgangssignale der Blöcke, wirksam eine
Byteverschachtelung der vier Eingangsdatenkanäle zur Folge
hat.
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Als ein weiteres, jedoch nicht ausschließliches
Beispiel dieses Prinzips zeigt FIG. 5 das
Bitaustauschverfahren, welches benutzt werden kann, um eine effektive
Byteverschachtelung für sechzehn Eingangskanäle unter
Verwendung der Bitverschachtelung in zwei Stufen angewandt werden
kann, um die endgültige Rate bzw.
Ubertragungsgeschwindigkeit zu erzielen.
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Das in FIG. 5 gezeigte Ausführungsbeispiel umfaßt
sechzehn Felder 201 bis 216, die jeweils mit einem einzelnen
ankommenden Signal IN1 bis IN16 verknüpft sind. Jedes
dieser Felder ist identisch zum Feld der acht seriell
verbundenen bistabilen Schaltungen Q1 bis Q8, die in FIG. 3
gezeigt sind, und zu den Feldern 10 bis 13, die in FIG. 4
gezeigt sind. Die Art und Weise, in der die ankommenden Bits
in diesen Feldern 221 bis 236 angeordnet sind, ist durch die
Nummernraster dargestellt.
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Das serielle Ausgangssignal der letzten bistabilen
Schaltung in jedem Feld 221 bis 236 wird abgegriffen und
einem der vier Felder 240 bis 243 zugeführt, von denen jedes
identisch zu einer der gesamten Schaltungen gemäß
Darstellung in FIG. 1 oder in FIG. 2 wirkt.
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Die Ausgangssignale jedes der Felder 240 bis 243
werden einem einzelnen Feld 250 zugeführt, das identisch zum
Feld 240 ist. Es wird einleuchten, daß die
aufeinanderfolgende
Bitverschachtelung der Eingangssignale schließlich
zu einem endgültigen Ausgangssignal führt, das
byteverschachtelt ist.
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Die vorausgegangene Beschreibung betraf die
Byteverschachtelung von ankommenden Signalen. Es wird
einleuchten, daß die grundlegenden Prinzipien der unter
Bezugnahme auf die FIG. 4 und 5 beschriebenen Vorrichtung
auch auf Mehrbit-Sequenzen anderer Längen als acht
angewendet werden können.