DE3208240A1

DE3208240A1 - Serien-parallel-umsetzer

Info

Publication number: DE3208240A1
Application number: DE19823208240
Authority: DE
Inventors: Gordon Ditlev Belmont Calif. Svendsen
Original assignee: Ampex Corp
Current assignee: Ampex Corp
Priority date: 1981-03-05
Filing date: 1982-03-05
Publication date: 1982-12-09
Also published as: CA1177967A; DE3208240C2; US4393301A; FR2501437A1; GB2094523A; JPS6326930B2; GB2094523B; FR2501437B1; JPS57157348A

Description

Patentanwälte Dipl.-Ing. H. WeicIkmann, "Dip'l.-Phys. Dr. K. Fincke

Dipl.-Ing. R A."Weickmann, Dipl.-Chsm. B. Huber Dr. Ing. H. Liska

8000 MÜNCHEN 86, DEN POSTFACH 860 820 ^PRA MDHLSTRASSE 22, RUFNUMMER 98 39 21/22

AMIEX CORPORATIOIi

401 Broadway ■

Redwood City

California 94063 / V.St.A.

Serien-Parallel-Umsetzer

Die Erfindung bezieht sich auf Serien-Parallel-Umsetzer insbesondere auf Umsetzer, bei denen Eingabedatenbits über einen direkten Datenweg einem Ausgabespeicher zugeführt und von diesem in paralleler Form weitergegeben werden. Die Länge eines seriellen Eingabewortes oder eines parallelen Ausgabewortes kann verändert werden, wobei die Bitstelle'des parallelen Ausgabewortes unverändert bleibt in Entsprechung der Reihenfolge, in der die seriellen Datenbits empfangen werden .

Digitale Datenverarbeitungssysteme umfassen häufig Schaltkreise, die mit unterschiedlichen Taktfrequenzen arbeiten, was Umwandler bzw. Umsetzer von hoher auf niedrige oder von niedriger auf hohe Datenübertragungsgeschwindigkeit zwischen diesen Schaltkreisen erforderlich macht. Eine bekannte Einrichtung dieser Art ist ein Serien-Parallel-Umsetzer, welcher bei einer relativ hohen Taktfrequenz hintereinander serielle Eingabedaten empfängt, z.B. von einem Peripheriegerät wie z.B. einer Magnetaufzeichnungs und -Wiedergabeeinrichtung.

Der Serien-Parallel-Umsetzer sorgt für parallele Ausgabedaten

* bei einer wesentlich tieferen Taktfrequenz, wie diese für die weitere Verarbeitung, beispielsweise in einem Digitalrechner, erforderlich sein kann.

Eine Bauart eines bekannten Serien-Parallel-Umsetzers verwendet Eingabe-Schieberegister, in welche die seriellen Eingabedaten nacheinander eingegeben und in serieller Form durch die Schieberegister hindurch getaktet werden. Die seriellen Daten des Registers werden nacheinander parallelen Ausgabezwischenspeichern (parallel output latches) zugeführt und in paralleler Form auf ein Paralleltaktsignal hin freigegeben. Ein derartiges, bereits bekanntes System ist beispielsweise beschrieben und dargestellt in einem Handbuch mit dem Titel "HBR-3000 Magnetic Recorder, Provisional Data, No. 001050, Section 3, Serial-to Parallel mit der schematischen Zeichnung Nr. 1255592-01, herausgegeben am 1. Februar 1978 von der Anmelderin Ampex Corporation.

Ein wesentlicher Nachteil eines derartigen bekannten Umsetzers ist, daß mit jedem seriellen Taktimpuls die Eingangsinformation um eine Bitstelle durch das Gerät hindurch verschoben wird. Demzufolge ist es schwierig die individuellen Datenbits während des Betriebes zu verfolgen; auch sind die Bitstellen solange nicht bekannt, bis die Daten an den Ausgabezwischenspeichern erscheinen unmittelbar bevor sie in Form eines parallelen Wortes herausgetaktet werden. Dementsprechend ist die Datenwiedergewinnung sowie die Störungssuche und -beseitigung erschwert.

Auch wird bei diesen bekannten Einrichtungen kein Serienwort-Synchronisierimpuls bereitgestellt. Falls die Länge der seriellen Eingabeworte oder die der parallelen Ausgabeworte verändert wird, erscheinen bei jeder derartigen

Änderung das erste und das folgende Datenbit an unterschied-35

liehen Ausgabeanschlüssen. Dies findet auch dann statt,

wenn der Betrieb nach einer Unterbrechung wieder aufgenommen wird. Diese bekannten Umsetzer sind für diejenigen Anwendungsfälle ungeeignet, bei denen es erforderlich ist, während des Betriebes bekannte Daten-Bitstellen beizubehalten.

Bei anderen Bauformen bekannter Serien-Parallel-Umsetzer wird ein Synchronisierungs-Datencode gleichzeitig mit den eintreffenden Daten über den gleichen Datenweg über ein Eingaberegister geführt. Diese Umsetzer erfordern zusätzliche Schaltkreise um den Zeitpunkt festzustellen, an dem Synchronisierungsdaten im Eingaberegister enthalten sind. Davon abgesehen kann bei diesen bekannten Umsetzern die Länge des seriellen oder des parallelen Wortes nicht ohne weiteres geändert werden.

Dementsprechend bezweckt die Erfindung einen Serien-Parallel-Umsetzer bereitzustellen, bei dem die Bitpositionen des parallelen Ausgabewortes bekannt sind im Hinblick auf die Reihenfolge, in der die seriellen Datenbits empfangen werden.

Ein weiterer Zweck der Erfindung liegt darin, einen Serien-Parallel-Umsetzer bereitzustellen, bei dem die Länge des parallelen Ausgabewortes in einfacher Weise abgeändert werden kann. Ein weiterer Zweck der Erfindung liegt darin, einen Serien-Parallel-Umsetzer bereitzustellen, bei dem das erste Datenbit des parallelen Ausgabewortes am selben Ausgabeanschluß bereitgestellt wird, selbst nach Änderung der Länge des parallelen Wortes oder nach Betriebsunterbrechung; hierbei erscheinen die folgenden Datenbits an entsprechenden Ausgabeanschlüssen in sequenzieller Reihenfolge.

Die Erfindung bezweckt ferner einen Serien-Parallel-Umsetzer bereitzustellen, bei dem die Länge des parallelen Aus-

■ -4-

gabewortes durch Verknüpfung der Länge eines oder mehrerer serieller Eingabeworte erhalten wird.

Auch bezweckt die Erfindung einen Serien-Parallel-Umsetzer bereitzustellen mit einem Paralleltaktimpuls, der von einer geraden Anzahl von Serienwort-Synchronisierimpulsen abgeleitet wird.

Ferner bezweckt die Erfindung einen Serien-Parallel-Umsetzer bereitzustellen, bei dem die seriellen Eingabedaten gleichzeitig über einen direkten Datenweg in einen Ausgabespeicher eingegeben werden.

Zweck der Erfindung ist es auch einen Serien-Parallel-Umsetzer bereitzustellen, bei dem die Serienwort-Synchronisierimpulse über einen vom Datenweg unterschiedlichen Signalweg empfangen und verarbeitet werden.

Schließlich bezweckt die Erfindung auch einen Serien-Parallel-Umsetzer bereitzustellen mit den vorstehend angebenen Eigenschaften, bei dem die Datenwiedergewinnung sowie die Fehlersuche und -beseitigung erleichtert sind.

Die Erfindung wird im folgenden an einem Ausführungsbei- ^ spiel anhand der Zeichnung erläutert.

Es zeigt:

Fig. 1 Ein vereinfachtes Blockdiagramm einer bevorzugten

erfindungsgemäßen Ausführungsform;

Fig.2A bi's 2D jeweils einen Ausschnitt eines detaillierten Schaltschemadiagramms der bevorzugten Ausführungsform der Erfindung und

Fig. 3 ein Zeitdiagramm verschiedener Signale zur Erläuterung der Betriebsweise der bevorzugten Ausführungsform der Erfindung.

rz,

In der folgenden Beschreibung sowie in den Ansprüchen werden die Ausdrücke wie Signal, Spannung, Impuls usw. in bezug auf die in der bevorzugten Ausführungsform verarbeiteten Digitalsignale untereinander austauschbar benutzt.

Die Erfindung wird im folgenden unter Zuhilfenahme des vereiafachten Blockdiagramms der Fig. 1 und des zugeordneten Zeitdiagramms der Fig. 3 beschrieben.

Ein kontinuierlicher Strom serieller Datenbits B, die serielle Worte bekannter Länge bilde n, wird über eine Leitung 10 empfangen. Ein Serientaktsignal A der gleichen Frequenz und synchron mit den seriellen Datenbits B wird über eine Leitung 12 empfangen. Ein Serienwort-Synchronisiersignal C wird synchron mit dem ersten Bit jedes über die Leitung 10 empfangenen seriellen Wortes über eine Leitung 14 aufgenommen, welches demzufolge die Länge der seriellen Eingabeworte angibt. Die Signale A, B und C erhält man von einer durch Blöcke 175, 176 und 177 dargestellte äußere Quelle, die später in näheren Einzelheiten beschrieben werden wird. In der bevorzugten Ausführungs form ist die Länge jedes seriellen Eingabewortes mit 12 Bit festgelegt: zwei serielle 12-Bit-Eingabeworte werden vom Serien-Parallel-Umsetzer gemäß Fig. 1- zu einem parallelen 24-Bit-Ausgabewcrt zusammengesetzt. Wie aus dem folgenden hervorgeht, kann jedoch auch eine andere Wortlänge des seriellen oder des parallelen Wortes gewählt werden; auch könnten ein oder mehrere serielle Eingabeworte mit Hilfe des erfindungsgemäßen Serien-Parallel-Umsetzers miteinander kombiniert werden zu einem parallelen Ausgabewort einer erwünschten Wortlänge. In Fig. 3 sind Beispiele von Zeitdiagrammen der über die Leitungen 12, 10 und 14 empfangenen Signale A bzw. B. bzw. C, sowie weiterer mit diesen Signalen in Beziehung stehender nachfolgend beschriebener

Signale dargestellt.

AX

Gemäß Fig. 1 wird das über die Leitung 14 empfangene Serienwort-Synchronisiersignal C über einen Invertierer 75 geführt; dann wird das invertierte Signal C über eine Impulsformer- und -Verzögerungsschaltung 66 einer Paralleltaktsignalerzeugerschaltung 16 zugeführt. In einer bevorzugten Ausführungsform umfaßt die Schaltung 16 einen Frequenzteiler 17, ein NAND-Gatter 13 und einen programmierbaren Wortlängenwähler, der durch programmierbare Schalter 21 realisiert ist. Die Schaltung 16 erzeugt einen Ausgabeimpuls K an einem Ausgang 18 und zwar jeweils für zwei über die Leitung 14 empfangene Serienwortsynchronisierimpulse C. Dementsprechend wird jeweils für 24 serielle Taktimpulse A und demzufolge jeweils für 24 über die Leitung 10 empfangene serielle Datenbits B ein Ausgabeimpuls K am Ausgang 18 erzeugt. Der Ausgabeimpuls K stellt über das Gatter 13 und eine Leitung 20 den Teiler 17 zurück. Der Ausgabeimpuls K wird mit Hilfe einer Impulsform-und-Verzögerungsschaltung 67 weiterverarbeitet, derart, daß er eine Impulsbreite erhält, die der eines seriellen Taktzyklusses entspricht, um störungsfreien Schaltungsbetriebsablauf sicherzustellen. Der resultierende umgeformte Impuls Q steht an einer Leitung 9 zur Verfügung und wird als Paralleltaktsignal verwendet, wie aus der folgenden Beschreibung hervorgeht.
25

Das über die Leitung 12 empfangene Serientaktsignal A wird mittels eines Invertierers 77 invertiert; das invertierte Signal A¹ wird an einen Takteingang 19 eines Synchron-Parallel-Bit-Zählers 22 angelegt, welcher 1 bis 24 serielle ^O Taktimpulse zählt und auf jeden Taktimpuls hin eine spezielle Binärzahl an parallelen Leitungen 25 bereitstellt. Der Zähler 22- wird durch das bereits erwähnte Paralleltaktsignal Q zurückgesetzt. Aus dem vorstehenden geht hervor, daß die Schaltungselemente 17, 22, 66 und 67 miteinander synchron arbeiten.

Der vom Zähler 22 an den parallelen Ausgabeleitungen 25 bereitgestellte Zählstoß wird an einen Decodierer 26 angelegt. In Fig. 1 ist der Decodierer 26 mit vierundzwanzig getrennten, mit 101 bis 124 bezeichneten Ausgängen dargestellt, die der Anzahl der Bits entsprechen, die im parallelen Ausgabewort enthalten sind. Der Decodierer 26 stellt an seinen Ausgängen 101 bis 124 dementsprechende Ausgabeimpulse bereit und zwar in einer Reihenfolge, die dem vom Zähler 22 empfangenen Zählstoß entspricht und synchron mit diesem. Beispielsweise gibt der Decodierer 26 auf einen vom Zähler 22 empfangenen Zählstoß oder Zählimpuls "1" hin einen Impuls an seinen 1. Ausgang 101 ab, auf einen Zählstoß "2" hin einen Ausgabeimpuls an seinen 2. Ausgang 102 usw. bis zum letzten Zählstoß 24, bei dem der Decodierer 26 an seinem Ausgang 124 einen Ausgabeimpuls bereitstellt. Anschließend wird der Zähler 22 über den vorstehend erwähnten Paralleltakt-Impuls Q an Leitung

9 zurückgesetzt, woraufhin der vorstehend beschriebene Arbeitszyklus wiederholt wird.

Jeder der gesonderten Ausgänge 101 bis 124 des Decodierers 26 ist an einen gesonderten Dateneingabe-Freigabe-Anschluß (data input enable terminal) 201 bis 224 einer jeweiligen Ausgabespeichereinrichtung angeschlossen, die im bevorzugten Ausführungsbexspiel durch eine erste und eine zweite Reihe von Ausgabecignalspeichern (output latches) 38 bis 61 bzw. 138 bis 161 realisiert sind. Die über die Leitung

10 empfangenen seriellen Eingabedaten B werden von einem Invertierer 87 invertiert und mittels einer Schaltung 99

ein weiteres Malinvertiert und verzögert. Die resultierenden seriellen Daten B" werden gleichzeitig an miteinander verbundene Eingänge 36 der ersten Reihe der Ausgabesignalspeicher 38 bis 61 angelegt in Koinzidenz mit den entsprechenden Ausgäbesignalen des Decodierers 26. Demzufolge wird jedes serielle Datenbit der Reihenfolge entsprechend in einen bestimmten Ausgabespeicher 38 bis 61

-ΑΙ taktweise eingegeben durch einen bestimmten Ausgabeimpuls, welcher vom Decodierer 26 auf einen bestimmten vom Zähler 22 empfangenen Zählstoß hin bereitgestellt wird. Es ist daher stets ein bestimmter Ausgabesignalspeicher auf einen entsprechenden Bitzählstoß hin zugeschaltet; die aufeinanderfolgenden Ausgabesignalspeicher speichern also die seriellen Datenbits in der gleichen Reihenfolge, in der diese über die Eingabeleitung 10 empfangen worden sind. Der Signalspeicher 38 beispielsweise empfängt und speichert das Datenbit 1, der Signalspeicher 39 das Datenbit 2 usw. bis zum Signalspeicher 61, der das Datenbit 24 empfängt und abspeichert. Die von den ersten Ausgabesignalspeichern 38 bis 61 jeweils gespeicherten Daten werden entsprechenden Eingängen 401 bis 424 der zweiten Reihe von Ausgabesignalspeichern 138 bis 161 zugeführt. Nachdem sämtliche 24 Datenbits an den entsprechenden Eingängen der zweiten Ausgabesignalspeicher 138 bis 161 abgespeichert worden sind, werden anschließend die Daten in Form eines parallelen Ausgabewortes weitergeleitet, wie im folgenden beschrieben.

Der vorstehend erwähnte, an Leitung 9 anliegende Paralleltaktimpuls Q wird von einem Invertierer 94 invertiert; der invertierte Impuls Q¹ wird an miteinander verbundene Datenausgabe-Freigabe-Anschlüsse 96 der jeweiligen zweiten Ausgabesignalspeicher 138 bis 161 angelegt. Auf den Empfang des Signals Q¹ hin werden die jeweils in den zweiten Ausgabesignalspeichern 138 bis 161 abgespeicherten vierundzwanzig Datenbits gleichzeitig taktweise ausgegeben, wodurch ein paralleles 24-Bit Ausgabewort gebildet wird, welches an Ausgängen 501 bis 524 zur Verfügung steht.

Um sicherzustellen, daß der erfindungsgemäße Serien-Parallel-ümsetzer synchron arbeitet, wird in der bevorzugten Ausführungsform von den vorstehend erwähnten äußeren Signalquellen 175 bis 177 über die Leitung 11 ein Synchronsteuerimpuls empfangen, wie im nachfolgenden noch genauer beschrie-

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yffT "

ben werden wird. Der Steuerimpuls D koinzidiert mit dem ersten Impuls einer vorbestimmten Anzahl der Serienwort-Synchronisierimpulse C, z.B. dem ersten Impuls von 2048 Synchronisierimpulsen. Der Steuerimpuls D wird an eine Impulsformerschaltung 65 angelegt, um eine Pulslänge zu erhalten, die der eines Taktzyklusses entspricht. Der sich ergebende invertierte Steuerimpuls D¹ der Schaltung 65 wird über das Gatter 13 und die Leitung 20 angelegt, um den bereits erwähnten programmierbaren Frequenzteiler 17 zurückzustellen. Auf diese Weise wird ein neuer Arbeitszyklus in Gang gesetzt, um hierdurch eine Zeitkorrektur zu erhalten, im Falle, daß, aus welchem Grunde auch immer, während der letzten 2048 Synchronisierimpulse die Synchronisation verlorengegangen ist. Im bevorzugten Ausführungsbeispiel wird der Steuerimpuls D in einer Zeitverzögerungsschaltung 15 . um angenähert 24 serielle Taktzyklen verzögert und anschließend als Puls D" über eine Leitung 21 auf den an der Leitung 9 anliegenden parallelen Taktimpuls hin weitergeleitet, zur Verwendung in einem nicht dargestellten Digitalrechner.

Was die Blöcke 175, 176 und 17/ in Fig. 1 betrifft, so stellen diese eine Signalquelle zur Erzeugung der vorstehend erwähnten, jeweiligen Synchronisiersignale A,

2b B, C und D dar, die über die Leitungen 12, 10, 14 und 11 aufgenommen werden und in Fig. 3 dargestellt sind. Ein Sinuswellen-Oszillator 175 wird zur Erzeugung eines Sinus-Referenzsignals an einer Leitung 178 eingesetzt, dessen Frequenz die Frequenz des Serienwort-Taktsignales A definiert, welches wiederum die Rate bzw. Taktrate der seriellen Daten B bestimmt. In der bevorzugten Ausführungsform hat--der Oszillator 175 einen wählbaren Frequenzbereich von 400 KHz bis 16 MHz, entsprechend dem Arbeitsbereich des Serien-Parallel-Umsetzers der bevorzugten Ausführungsform. In der bevorzugten Ausführungsform ist der Sinuswellen-Oszillator 175 realisiert durch einen Signalerzeuger Typ 1702 des Herstellers Systron Donner Co. Das Sinuswellen-Referenzsignal bestimmter Frequenz des

/fb

-W-

Oszillators 175 wird über die Leitung 178 einem Signal-Synthetisierer (signal synthesizer) 177 zugeführt, von dem ein ins Detail gehendes Schaltungsdiagrammbeispiel in Fig. 2D gezeigt ist. Der Signal-Synthetisierer 177 stellt ein digitales Taktsignal bereit derselben Frequenz wie das analoge Signal an der Leitung 178 und synchron mit diesem analogen Signal und führt dieses Taktsignal über eine Leitung 179 einem Zufallsdatengenerator 176 zu, beispielsweise dem von der Firma Tautron Co. hergestellten "Pseudorandom Data Generator", Typ MN-1. Der Datengenerator 176 wiederum stellt die folgenden synchronen digitalen Ausgabesignale bereit, über eine Leitung 180 stellt der Generator 176 eine Folge von zufallsverteilten, seriellen Datenbits zur Verfügung, über eine Leitung 181 ein Taktsignal derselben Frequenz wie die der seriellen Datenbits und über eine Leitung 182 ein Synchronisiersignal, welches in der bevorzugten Ausführungsform eine Frequenz besitzt von einem Impuls pro jeweils 32 serielle Datenbits, die an der Leitung 180 zur Verfügung stehen. Die jeweiligen Ausgangssignale an den Leitungen 180, 181 und 182 werden von dem in Fig. 2D in einem detaillierten Schemadiagramm gezeigten, im folgenden beschriebenen Signalsynthetisierer empfangen und verarbeitet.

in Fig. 2D wird das an der Leitung 182 anliegende Synchronisiersignal über geeignete Gatter 530 bis 534 an einen voreinstellbaren Zähler 183 angelegt, der in der bevorzugten Ausführungsform zum Zählen bis 12 eingestellt ist. Der Zähler 183 kann jedoch durch Schalter S3 bis S6 auf verschiedene Zählarten voreingestellt werden, z.B. auf die in der folgenden Tabelle 1 aufgeführten:

Π^:"^:ν·Π"Γν·^:ίν ³2082Λ0

to

Dividiert durch: S6 S5 S4 S3

HI	HI	HI	HI
HI	HI	HI	LO
HI	HI	LO	HI
HI	HI	LO	LO
HI	LO	HI	HI
HI	LO	HI	LO
HI	LO	LO	HI
HI	LO	LO	LO
LO	LO	LO	LO
Tabeile 1

- 4
6

8
10
12
14
16
32

Es ist klar, daß es durch Wahl verschiedener Teilungsverhältnisse aus Tabelle 1 möglich ist, eine Anzahl von Taktimpulsen auszuwählen, die einem Ausgabesignal· des Zäl^ers 183 entsprechen, um die Länge des seriellen Ea.ngabewortes festzulegen. Die Signalsynthetisierer schartung 177 gemäß Fig. 2D verzögert die über die Leitungen 178, 180, 181 und 182 empfangenen jeweiligen Signale unter Benutzung von Verzögerungsleitungen 535 bis 538 und taktet die verzögerten Signale erneut teclock), um jeweils die vorstehend beschriebenen, miteinander synchronisierten Signale A, B, G und D, wie in den Fig. 1 und 3 gezeigt, zur Verfügung zu stellen.

Die vom Signalsynthetisierer 177 an den Leitungen 12, 10, 14 und 11 zur Verfügung stehenden resümierenden Signale sind auf eine Linie gebracht, so daß sie mit demjenigen Impuls koinzidieren, welcher das Bit 1 des seriellen Eingabewortes repräsentiert, wie am

besten im Zeitdiagramm gemäß Fig. 3 ersichtlich ist. Die Verzögerungsleitungen 535 bis 538 der Fig. 2D sowie entsprechende Verzögerungsleitungen 175 bzw. 15 der Fig. 2A und 88 der Pig. 2B sind unter Benutzung bekannter Techniken jeweils aus einem Paar verdrehter, isoiierter Kabel· des Typs KYNAR 30 AWG mit der Teiienummer 1263197-XX der Firma Ampex Corporation hergestellt. - ■" . .

/Ii

Im folgenden wird die bevorzugte Ausführungsform anhand des schematischen Schaltungsdiagramms der Fig. 2A bis 2D entsprechend dem vorstehend beschriebenen Blockdiagramm der Fig. 1 genauer beschrieben. Um den Vergleich zu erleichtern, tragen einander entsprechende Bereiche und Teile in den genannten Figuren die gleiche! Bezugsziffern. Die in den Fig. 2A bis 2D gezeigten integrierten Bauteile sowie andere Schaltungsbauteile sind mit entsprechenden, von den Herstellern allgemein benützten Teilenummern versehen.

Gemäß Fig. 2A und dem Zeitdiagramm der Fig. 3 wird der über die Leitung 14 empfangene Serienwort -Synchronisierimpuls C über den Invertierer 75 geleitet und der invertierte Impuls C dem Dateneingang einer Zwischenspeicherschaltung oder Signalspeicherschaltung (latch Circuit) 76 zugeführt. Das Serientaktsignal A wird über die Leitung 12 empfangen und vom Invertierer 77 invertiert. In der bevorzugten Ausführungsform wird eine Serientaktfrequenz zwisehen 400 KHz und 16 MHz ausgewählt, wie vorstehend bereits angeführt. Das invertierte Serientaktsignal A' wird an die entsprechenden Takteingänge der Zwischenspeicherschaltung 76 angelegt. Die Schaltung 76 ist durch ein Paar von D-Flip-Flops realisiert, die für entsprechend verzögerte Ausgangssignale G und H sorgen, welche beide an ein Exklusives-ODER-Gatter 78 angelegt werden. Der sich ergebende Ausgangsimpuls I des Gatters 78 ist im Verhältnis zum Eingangsimpuls C um eine halbe Taktperiode verzögert; die Pulslänge ist derart festgelegt, daß sie einem Takt-

■

zyklus entspricht. Das Signal I wird an den Takteingang 15' _ues programmierbaren Teilers 17 der Paralleltakt-Signalerzeug'erschaltung 16 angelegt. Das Signal E hat daher eine doppelt so große Frequenz wie das Signal C. Die Zwischenspeicherschaltung 76 sowie das Gatter 78 dienen als Impulsformer sowie als Freuqenzmultiplikator um den Faktor

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-^ zwei und entsprechen der Schaltung 66 in Fig. 1. Die entsprechenden Eingänge 172' bis 175' des programmierbaren Teilers 17 sind mit Hilfe eines programmierbaren Schalters 21 zur Division durch vier voreingestellt. Da die Frequerz

ρ- des Taktsignals I am Eingang 15' des Teilers 17 das zweifache der Frequenz des Signals C ist, erhält man am Ausgang 18 des programmierbaren Teilers 17 ein Ausgangssignal K, dessen Frequenz im Vergleich zum Signal C durch zwei dividiert ist. Mit Hilfe des Teilers 17 kann man un- ^q terschiedliche Divisionsquotienten erhalten; beispielsweise erhält man eine Division durch 1, 2, 3 und 4 durch Einstellung der Schalter S1 und S2 gemäß nachstehender Tabelle 2:

Dividiert durch: SJ S2

ι 2 3

⁴ .

Tabelle 2

Es ist ersichtlich, daß man gewunschtenfalls auch höhere Frequenzverhältnisse mit Hilfe des Teilers 17 erhalten kann, indem man zusätzliche (nicht dargestellte) Schalter beim Schalter 21 einsetzt, wie bereits bekannt. Der programmierbare Teiler 17 wird über das NOR-Gatter 13 und die Leitung 20 mit Hilfe des Signals K zurückgestellt. Daneben kann der Teiler 17 auch durch den invertierten Steuerimpuls D^r der Schaltung 65, wie vorstehend bereits erwähnt, rückgestellt werden.

Das AusgaCbesignal K des Teilers 17 wird daneben auch über ein Exklusives-ODER-Gatter 79 an einen Zwischenspeicher (latch) 80 angelegt, welcher durch ein Paar miteinander verbundener D-Flip-Flops realisiert ist. Diese Flip-Flops empfangen an den jeweiligen Takteingängen die vorstehend beschrie-

HI	HI
LO	HI
HI	LO
LO	LO

benen Signale I bzw. A¹. Das Ausgangssignal L bzw. M der beiden Flip-Flops werden beide einem Exklusiven-ODER-Gatter 81 zugeführt; das Ausgangssignal N dieses Gatters wird in ein NAND-Gatter 82 eingegeben. Das Ausgangssignal Q des NAND-Gatters 82 auf Leitung 9 stellt das Paralleltakt-Signal dar, welches oben anhand von Fig. 1 erläutert worden ist. Die jeweiligen Gatter 79, 81, 82 sowie der Zwischenspeicher 80 entsprechen zusammen also der vorstehend beschriebenen Schaltung 67 gemäß Fig. 1, die für einen -^q Paralleltaktimpuls Q sorgt, dessen Pulslänge der des Serientaktimpulses entspricht, um störungsfreie Schaltungsfunktion zu gewährleisten.

Aus der vorstehenden Beschreibung sowie dem Zeitdiagramm ■£5 der Fig. 3 geht hervor, daß mit Hilfe der Schaltung der bevorzugten Ausführungsform ein Paralleltaktimpuls Q syn- · chron mit jeder Folge von 24 seriellen Taktimpulsen A erzeugt wird. Falls man jedoch die Zahl der einem Paralleltaktimpuls entsprechenden Serientaktimpulse ändern möchte, ^so kann dies in einfacher Weise dadurch erreicht werden, daß man den Teiler 17 mit Hilfe der Schalter 21 so voreinstellt, daß er mit anderem Teilungsverhältnis arbeitet, entsprechend der erwünschten ganzen Zahl von Serienwortsynchronisierimpulsen.

Einein Fig. 2A dargestellte Steuerschaltung 83 wird eingesetzt, um verschiedene Steuersignale zu erzeugen, die für den Betrieb des Serien-Parallel-Umsetzers gemäß Fig. 2A bis 2D erforderlich sind. Ein NAND-Gatter 173 der Steuerschaltung 83 empfängt an einem Eingang das vorstehend erwähnte Signal N des Exklusiven-ODER-Gatters 81 der Fig. 2A sowie-das verzögerte Serientaktsignal A an seinem anderen Eingang. Ein D-Flip-Flop 178' wird dazu verwendet, um entsprechende komplementäre Ausgangsimpulse an Leitungen 184 und 185 bereitzustellen; diese Impulse sorgen für die erforderliche Umschaltung zwischen entsprechenden Decodie-

rern 26a,26b um kontinuierlichen Betrieb zu ermöglichen, wie aus der nachfolgenden Beschreibung hervorgehen wird»

Das invertierte Serientaktsignal A¹ des in Fig. 2A dargestellten invertierers 77 wird über einen Invertierer 174 weitergeleitet, in einer Verzögerungsleitung 175" verzögert und anschließend über eine Leitung 133 an den Takteingang 19 des Parallel-Bit-Zählers 22 gemäß Fig. 2B angelegt. Der Zähler 22 in Fig. 2B zählt serielle Taktimpulse von 1 bis 16. Jeder dieser vom Zähler 22 über die parallelen Ausgabeleitungen 25 empfangenen Zählstöße stellt sich als gesonderte 4-Bit-Binär zahl (PT, P2, P3_f· P4) dar. Die jeweiligen Zählstöße 1 bis 16 des Zählers 22 werden über die Leitungen 25 an entsprechende Eingänge zweier miteinander parallel verbundener "4 auf 16 Leitungen"-Decodierer {4 to 16 line decoders) 26a, 26b, zugeführt, die zusammen dem Decoaierer 26 der Fig. 1 entsprechen. Der Decodierer 26a ist in Fig. 2B dargestellt, der Decodierer 26b in Fig. 2C. Die Decodierer 26a und 26b empfangen von der Steuerschaltung 83 die vorstehend erwähnten jeweiligen Steuersignale über die Leitungen 185, 184, um das erforderliche Umschalten zwischen beiden zu erhalten. Für jeden jeweils empfangenen Zählstoß gibt einer der Decodierer 26a, 26b einen Ausgangsimpuls an einem der Ausgänge 101 bis 124 ab.

Es ist ersichtlich, daß die miteinander verbundenen Decodierer 26a, 26b eine Anzahl gesonderter Ausgänge besitzen, die der der vorbestimmten Bitanzahl des parallelen Ausgabewortes entspricht und daß die Decodierer die jeweiligen Ausgangssignale in einer bekannten vorbestimmten

Reihenfolge abgeben. Den Fig. 2B und 2C kann entnommen werden, daß nach Bereitstellung entsprechender Ausgangssignale -"an sämtlichen 16 Ausgängen des Decodierers 26a auf die Zählstöße 1 bis 16 des Zählers 22 hin, der Decodierer 26b eingeschaltet wird. Anschließend zählt der

Zähler 22 wiederum von 1 bis 8; auf diese Zählstöße hin werden entsprechende Ausgangsimpulse von den Ausgängen 117 bis 124 des Decodierers 26b abgegeben. Lediglich

acht Ausgänge des Decodierers 2 6b werden zuzüglich zu den 16 Ausgängen des Decodierers 26a benutzt, um eine Gesamtzahl von 24 Ausgängen zu erhalten. Die verbleibenden acht unbenutzten Ausgänge des Decodierers 26b können in An-Wendungsfällen mit Parallelwortlängen bis zu 32 Bit eingesetzt werden. In der bevorzugten Ausführungsform wird der Zähler 22 durch das vorstehend beschriebene Paralleltaktsignal Q zurückgesetzt, welches man über die Leitung 9 in Fig. 2A erhält, nachdem 24 Ausgangsimpulse der Reihe nach von den Decodierern 2 6a und 26b bereitgestellt worden sind. Falls parallele Ausgabeworte erwünscht sind mit einer 32 Bit übersteigenden Länge, können zusätzliche Decodierer hinzugeschaltet werden und in ähnlicher Weise verwendet werden, wie dies anhand der Decodierer 26a, 26b der bevorzugten Ausführungsform gezeigt worden ist.

Wie aus den Fig. 2B und 2C ersichtlich ist, ist jeder der Ausgänge 101 bis 124 der Decodierer 26a und 26b jeweils mit einem gesonderten Dateneingabe-Freigabe-Anschluß 201 bis 224 verbunden, dargestellt durch entsprechende Takteingänge der jeweiligen J-K-Flip-Flops 38 bis 61. Die letzteren Flip-Flops bilden eine gerätemäßige Realisierung der vorstehend mit bezug auf die Fig. 1 beschriebenen Ausgabesignalspeicher oder Ausgabe-Zwischenspeicher (latches).

Jeder J-K-Flip-Flop besitzt einen entsprechenden gesonderten Ausgabeanschluß 301 bis 324.

Die seriellen Daten B, die über die Leitung 10 in Fig. 2B empfangen werden, werden vom Invertierer 87 invertiert. Die invertierten Daten werden durch die Flip-Flop-Schaltung 99 erneut getaktet unter Verwendung des Serientaktsignals A¹, welches vom Invertierer 77 gemäß Fig. 2A an eine Leitung 132 angelegt wird. Das erneut getaktete Signal wird durch die Verzögerungsleitung 88 verzögert. Die verzögerten invertierten Daten werden ein weiteres Mal über einen von Invertierem 125 bis 130 jeweils invertiert und als Daten

-V5P-

B" gleichzeitig an die miteinander verbundenen J-K-Bingabeanschlüsse 36 der ersten Flip-Flops 38 bis 61 angelegt. Dem Zeitdiagramm gemäß Fig. 3 in Verbindung mit dem Schaltungsdiagramm der Fig. 2A bis 2C kann entnommen werden, daß die Daten B" um eine Zeit verzögert worden sind, die erforderlich ist, damit die Vorderflanke des Taktimpulses A (bzw. A¹) angenähert in die Mitte des Datenbits B" fällt. Letzteres stellt sicher, daß die Flanken der entsprechenden Ausgabeimpulse P1 bis P4 des Zählers 22 an den Leitungen 25, die die Bitzählüngen anzeigen, ebenso mit der Mitte des Datenimpulses B" zusammenfallen. Daraus ergibt sich, daß der erste Ausgabeimpuls am Ausgang 101 des Decodierers 26a eine mit der Mitte des dem ersten Bit des seriellen Eingabeworts entsprechenden seriellen Datenimpulses B" zusammenfallende Vorderflähke aufweist, was ein Takten in der Mitte der Datenzeile erlaubt. Dtnientsprechend koinzidiert die Vorderflänke des zweiten Ausgabeimpulses am Ausgang 102 des Decodiere;ts 26a mit der Mitte des zweiten Datenimpulses des seriellen Eingabewortes. Dies wiederholt sich für die restlichön seriellen Eingabebits bis zum Bit 24 defe EihgabewortS, dessen Mitte wiederum mit der Vorderflahke des am Ausgang 124 des Decodierers 26b in Fig. 2C erhaltenen Ausgabeimpulses zusammenfällt. Die jeweiligen Ausgabeimpulse an den Ausgängen 101 bis 124 der Decodierer 26a, 26b erscheinen an dem vorstehend erwähnten jeweiligen gesonderten Dateneingabe-Freigabe-Anschlüssen 201 bis 224 der ersten Reihe von Ausgabe-Zwischenspeichern, die durch die jeweiligen Takteingänge der J-K-Flip-Flops 28 bis 61 realisiert sind. Wenn daher die aufeinanderfolgenden Datenbits B" an den miteinander verbundenen Dateneingängen 26 letzterer Flip-Flops 38 bis 61 erscheinen, wird jeweils ein spezielles serielles Datenbit in jeden einzelnen Flip-Flop 38 bis 61 der Reihe nach eingetaktet. Die auf diese Weise eingetakteten Daten erscheinen der Reihe nach an den Ausgängen 301 bis 324 der Flip-Flops 38 bis 61 und gleichzeitig an den jeweiligen Eingängen 401 bis 424 der zweiten

-Vi-

Reihe von Ausgabe-Zwischenspeichern. Die Ausgabe-Zwischenspeicher sind durch die Flip-Flops 138 bis 161 realisiert, deren Eingänge jeweils mit den entsprechenden Ausgängen 301 bis 324 der Flip-Flops 38 bis 61 verbunden sind. Nachdem sämtliche Datenbits 1 bis 24 abgespeichert worden sind und an den Eingängen 401 bis 424 der zweiten Reihe von Flip-Flops 138 bis 161 erscheinen, wird der vorstehend beschriebene Paralleltaktimpuls Q an Leitung 9 in Fig. 2A über den Invertierer 94 in Fig. 2C geleitet und als Impuls Q¹ an entsprechende, miteinander verbundene. Datenausgabe-Freigabe-Anschlüsse 93 der zweiten Reihe von D-Flip-Flops 138 bis 161 angelegt. Dementsprechend erscheinen sämtliche abgespeicherten Datenbits 1 bis 24 gleichzeitig an den jeweiligen Ausgängen 501 bis 524 der zweiten Reihe von Flip-Flops, wie auch im Zeitdiagramm gemäß Fig. 3 ersichtlich ist; das parallele Ausgabewort steht daher zur Verfügung.

Aus der vorstehenden Beschreibung geht hervor, daß die seriellen Eingabedaten B" bei dem Serien-Parallel-Umsetzer der Fig. 2A bis 2D über einen direkten Datenweg in die Ausgabe-Zwischenspeicher eingegeben werden, wobei jedes Eingabedatenbit auf einen bestimmten Ausgabeimpuls der Decodierer 26a, 26b hin an entsprechenden Ausgängen 101 bis 124 hin der Reihe nach in jeweils einen Ausgabe-Zwischenspeicher 38 bis 61 eingetaktet werden. Die jeweiligen Orte der Eingabedatenbits sind daher an sämtlichen Zeitpunkten während des Arbeitsablaufes bekannt; ein bestimmtes Datenbit kann daher in einfacher Weise verfolgt und wiedergewonnen werden, z.B. bei der Fehlersuche und -beseitigung .

Die Impulsformerschaltung 65 in Fig. 2C ist mit einem Paar von D-Flip-Flops 187 und mit Gattern 188 bis 191 dargestellt. Die Schaltung 65 empfängt den vom Signalsynthetisierer 177 erzeugten Steuerimpuls D über die Leitung 11, wie in

Verbindung mit Fig. 1 bereits vorstehend erläutert worden ist. Die Schaltung 65 legt die Breite des letzteren Impulses derart fest, daß diese einem seriellen Taktzyklus entspricht. Der resultierende Impuls D' des Gatters 191 am Ausgang 95 der Schaltung 65 in Fig. 2C wird an das Gatter 13 der Fig. 2A angelegt. Wie vorstehend in Verbindung mit Fig. 1 beschrieben worden ist, wird alle 2048 Wortsynchronisierimpulse der Frequenzteiler 17 über das Gatter 13 mit Hilfe des Impulses D¹ rückgestellt. Der über die Leitung 11 aufgenommene Impuls D wird auch an die Verzögerungsschaltung 15 gemäß Fig. 1C angelegt, welche ein Paar von D-Flip-Flops 192 gefolgt von einem monostabilen Multivibrator 194 umfaßt. Der Impuls D wird um 24 Serientaktzyklen in den D-Flip-Flops 192 verzögert und von diesen wieder freigegeben und zwar auf den wie vorstehend beschriebenen, über die Leitung 9 zum Takten des Eingangs des Flip-Flops 192 zugeführten Paralleltaktimpuls Q hin. Der monostabile Multivibrator 194 formt den verzögerten Impuls um eine gewünschte Impulslänge zu erhalten.

in der bevorzugten Ausführungsform wird der sich ergebende Steuerimpuls D" vom Multivibrator 194 über eine Leitung 195 an einen Rechner gelegt, synchron mit dem vorstehend angeführten parallelen Ausgabewort an den Ausgängen 501 bis 542 der zweiten Reihe der Ausgabe-Zwischenspeicher 138 bis 161 zur weiteren Verarbeitung.

Aus der vorstehenden Beschreibung geht hervor, daß bei dem erfindungsgemäßen Serien-Parallel-Umsetzer jedem Bit des parallelen Ausgabeworts ein gesonderter Ausgabe-Zwischenspeicher zugeordnet ist und daß aufeinanderfolgende Datenbits in den Ausgabe-Zwischenspeichern der Reihe nach abgespeichert:' werden. Die Länge des seriellen Eingabeworts oder des parallelen Ausgabeworts kann auf relativ einfache Weise verändert werden, wobei der Datenweg des ersten und der nachfolgenden Bits des parallelen Ausgabeworts durch die Ein richtung hindurch unverändert bleibt. Bei Unterbrechung des

-ΜΙ Betriebes bleiben die jeweiligen Bitstellen und Datenwege unverändert innerhalb der Einrichtung.

Erfindungsgemäß empfängt der Serien-Parallel-Umsetzer serielle Eingabeworte bildende serielle Datenbits sowie Serienwort-Synchronisierimpulse, die die Länge der seriellen Eingabeworte angeben. Ein Paralleltaktsignal wird synchron mit einer ganzen Zahl von Serienwort-Synchronisierimpulsen erzeugt. Die Eingabedaten werden der Reihe nach über einen direkten Datenweg einem Ausgabespeicher zugeführt. Ein Synchron-Zähler zählt die empfangenen aufeinanderfolgenden seriellen Datenbits; ein Decodierer veranlaßt auf einen jeweiligen Zählstoß des Synchron-Zählers hin der Reihe nach einen der Ausgabespeicher ein Datenbit abzuspeichern.

Die abgespeicherten Daten werden gleichzeitig von den Ausgabespeichern auf das Paralleltaktsignal hin in Form eines parallelen Wortes freigegeben. Es sind Mittel zur Änderung der Länge des parallelen Ausgabewortes vorgesehen.

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Claims

Patentanwälte Dipl.-Ing. H. Weictcktann,'Dirt!.-PhYs 'OL K.Fincke Dipl.-Ing. F. A.Weickmann, Dipl.-Chem. B. Huber Dr. Ing. H. Liska " 5. Man 1982 8 000 MÜNCHEN 86, DEN wi POSTFACH 860 820 MÖHLSTRASSE 22, RUFNUMMER 98 39 21/22 AMSBX C ORPORATΙ0ΪΙ Broadway Redwood City California 94063/V.St.A. Serien-Parallel-Umsetzer Patentansprüche

1. Serien-Parallel-Umsetzer, welcher jeweils Serientaktimpulse (A), mit den Serientaktimpulsen synchrone serielle Datenbits (B) sowie mit einer bekannten, ein serielles Eingabewort bildenden Anzahl aufeinanderfolgender serieller Datenbits synchrone Serienwort-Synchronisierimpulse (C) empfängt,
gekennzeichnet durch

a) eine Einrichtung (75, 66, 16, 67) zum Empfang der Serienwort-Synchronisierimpulse (C) und zur Erzeugung

TO eines Paralleltaktimpulses (Q) auf eine ganze Anzahl von Serienwort-Synchronisierimpulsen (C) hin und synchron mit letzteren;

b) eine Zähleinrichtung (22) mit einem Eingang zum

T5 Empfang der Serientaktimpulse (A) und einem Ausgang zur gleichzeitigen Bereitstellung entsprechener Zählstöße (P₁, P₃, P₃, P.) auf jeden empfangenen Serientaktimpuls (Q) hin, wobei der Zähler (22) derart geschaltet ist, daß er vom Paralleltaktimpuls

(Q) rückgesetzt wird;

c) eine Decodiereinrichtung (26; 26a, 26b) mit einem Eingang zum Empfang der von der Zähleinrichtung (22) bereitgestellten Zählstöße (P₁, P₃, P₃, P₄) und einer Vielzahl gesonderter Ausgänge (101 bis 134), welche derart geschaltet sind, daß sie auf jeden Zählstoß und synchron mit diesem ein gesondertes Ausgabesignal bereitstellen;

d) eine Vielzahl von Ausgabespeichereinrichtungen (38 bis 61; 138 bis 161) mit jeweils einem gesonderten, mit einem Ausgang (101 bis 134) der Decodiereinrichtung (26, 26a, 26b) verbundenen Dateneingabe-Freigabe-Anschluß (201 bis 224) und jeweils mit einem gesonderten Datenausgabeanschluß (501 bis 524) , wobei diese Vielzahl von Ausgabespeichereinrichtungen miteinander verbundene Dateneingabeanschlüsse (36) zum gleichzeitigen Empfang der seriellen Datenbits (B") sowie miteinander verbundene Datenausgabe-Freigabe-Anschlüsse (96) zum gleichzeitigen Empfang des Paralleltaktimpulses (Q¹) aufweist und wobei ferner jede der Ausgabespeichereinrichtungen (38 bis 61; 138 bis 161) dazu eingerichtet ist, ein bestimmtes, gleichzeitig mit einem bestimmten Ausgabesignal der Decodiereinrichtung (26) empfangenes serielles Datenbit abzuspeichern und wobei die Vielzahl der Ausgabespeichereinrichtungen (38 bis 61, 138 bis 161) dazu eingerichtet sind, die abgespeicherten Datenbits auf einen empfangenen Paralleltaktimpuls (Q¹) hin und synchron mit diesem an die gesonderten Ausgänge

SQ (501 bis 524) in Form eines parallelen Ausgabeworts anzulegen.

2. Serien-Parallel-Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung (75, 66, 16, 67) zur Erzeugung des Paralleltaktimpulses (Q) einen Synchron-Frequenzteiler (17) umfaßt.

3. Serien-Parallel-Umsetzer nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Einrichtung (75, 66, 16, 67) zur Erzeugung des Paralleltaktimpulses (Q) ferner eine Wahleinrichtung (21) für die Parallelwörtlänge aufweist, welche mit dem Synchron-Freqüdnzteiler,(17) verbunden ist zur Anpassung von dessen 'Teilungsverhältnis in Entsprechung der ganzen Anzahl von Serienwort-Synchronisierimpulsen (C) .

4. Serien-Parallel-Umsetzer gemäß Anspruch· 3, dadurch gekennzeichnet, daß die Wähleinrichtung (21) für die Parallelwortlänge wenigstens einen einstellbaren Schalter (S1; S2) umfaßt.

5. Serien-Parallel-Umsetzer nach einem def vorhergehenden Ansprüche, dadurch gekennzeichnet, daßVdie Vielzähl der Aasgabespeichereinrichtungen eine Vielzahl efcster und zweiter Ausgabe-Zwischenspeicher (38 bis 61 und 138 bis 161) umfaßt, wobei jeder der örsteh Speicher (38 bis 61) einen TakteingangsanschlüS ^l (201 bis 224) entsprechend dem gesonderten Dateneingabe-Freigabe-Anschluß der Speichereinrichtung aufweist sowie jeweils einen mit einem Dateneingabeanschluß (401 bis 424) eines der zweiten Ausgabe-Zwischenspöicher (138 bis 141) verbundenen Datenausgabeanschluß (30i bis 324| , und wobei die den uateneingangsanschlüsseh. der Speichereinrichtung entsprechenden jeweiligen Dateneingalaeanschlüsse (36) der·ersten Ausgabe-ZwlächBhspeiöher (38 bis 61) miteinander verbunden sind und wobei ßcbließ-

lieh jeder der zweiten Ausgabe-Zwischenäpeichör {138 bis 161) einen gesonderten Datenausgäbeanschluß (501 bis 5'24) entsprechend den Ausgabeanschlüssen der Speichereinrichtung sowie miteinander verbundene, den Datenausgabe-Freigabe-Anschlüssen der Äüsgabespeichereinrichtung entsprechende Takteingabeanschlüsse (96) aufweist.

6. Serien-Parallel-Umsetzer nach Anspruch 5, dadurch gekennzeichnet, daß die Anzahl der ersten und zweiten Ausgabe-Zwischenspeicher (38 bis 61 bzw. 138 bis 161) jeweils der Anzahl der das parallele Ausgabewort bildenden, gespeicherten Datenbits entspricht.

7. Serien-Parallel-Umsetzer nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die ersten Ausgabe-Zwischenspeicher (38 bis 61) J-K-Flip-Flops umfassen und die zweiten Ausgabe-Zwischenspeicher (138 bis 161) D-Flip-Flops umfassen.

8. Serien-Parallel-Umsetzer, insbesondere nach einem der vorhergehenden Ansprüche, welcher jeweils serielle

!5 Taktimpulse (A), mit den seriellen Taktimpulsen (A) synchrone serielle Datenbits (B) sowie mit dem ersten seriellen Datenbits einer ein serielles Eingabewort bildenden Anzahl aufeinanderfolgender serieller Datenbits synchrone. Serienwort-Synchronisierimpulse (C) empfängt, gekennzeichnet durch:

a) einen Synchron-Frequenzteiler (17) zum Empfang der Serienwortsynchronisierimpulse (C) und zur Bereitstellung eines mit einer ganzen Anzahl der Serienwortsynchronisierimpulse synchronen Paralleltaktimpulses (Q) ;

b) eine Binärzähleinrichtung (22) zum Empfang de^ seriellen

Taktimpulse (A) und zur Bereitstellung einesmit dieon

sen Impulsen synchronen jeweiligen Zählstoßes, wobei die Zähleinrichtung einen Rücksetzanschluß zum Empfang des' Paralleltaktimpulses (Q) aufweist;

c) eine Decodiereinrichtung (26; 26a, 26b) mit einem Eingang zum Empfang der Zählstöße und mit einer Anzahl gesonderter Ausgänge (101 bis 124) zur Bereitstellung

jeweils eines bestimmten Ausgangssignals auf jeden Zählstoß hin;

d) eine Anzahl erster und zweiter Ausgabe-Zwischenspeieher (38 bis 61 und 138 bis 161), wobei die ersten Ausgabe-Zwischenspeicher (38 bis 61) jeweils einen gesonderten mit einem gesonderten Ausgang der Decodiereinrichtung (2 6; 26a, 26b) verbundenen Dateneingabe-Freigabe-Anschluß (201 bis 224) , einen gesonderten Datenausgabeanschluß (301 bis 324) sowie miteinander verbundene Dateneingabeanschlüsse (36) zum gleichzeitigen Empfang der seriellen Datenbits (B) umfaßt, wobei ferner die zweiten Ausgabe-Zwischenspeicher (138 bis 161) jeweils einen gesonderten, mit dem Datenausgabeanschluß eines der ersten Ausgabe-Zwischenspeicher (38 bis 61) verbundenen Datenausgabearschluß (401 bis 424) , einen gesonderten Datenausgabeanschluß (501 bis 524) sowie untereinander verbundene Datenausgabe-Preigabe-Anschlüsse (96) zum gleichzeitigen Empfang des Paralleltaktimpulses (Q¹) aufweist, wobei weiterhin jeder der Ausgabe-Zwischenspeicher (38 bis 61) zur Abspeicherung eines bestimmten gleichzeitig mit einem zugeordneten bestimmten Ausgabesignal der Decodiereinrichtung (26, 26a, 26b) empfangenen seriellen Datenbits (B") ausgebildet ist und wobei schließlich jeder der zweiten Ausgabe-Zwischenspeicher (138 bis 161) dazu ausgebildet ist, das jeweils eine gespeicherte Datenbit auf den Empfang des parallelen Taktimpulses (Q¹) hin an seinen Daten-

ausgabeanschluß anzulegen.

9. Serien^-Parallel-Umsetzer nach Anspruch 8, dadurch gekennzeichnet, daß die ersten Ausgabe-Zwischenspeicher (38 bis 61) J-K-Flip-Flops und die zweiten Ausgabe-Zwischen-Speicher (138 bis 161) D-Flip-Flops umfassen.

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10. Serien-Parallel-Umsetzer nach Anspruch 8 oder 9, gekennzeichnet durch eine Einrichtung zur Festlegung des Teilungsverhältnisses des Synchron-Frequenzteilers (17) in Entsprechung der ganzen Anzahl der Serienwort-

5 Synchronisierimpulse C.

11. Serien-Parallel-Umsetzer nach Anspruch 10, dadurch gekennzeichnet, daß die Vorrichtung zur Einstellung des Verhältnisses wenigstens einen einstellbaren Schal-¹⁰ ter (S1; S2) umfaßt.