DE4009823C2

DE4009823C2 -

Info

Publication number: DE4009823C2
Application number: DE4009823A
Authority: DE
Inventors: Charles Perkasie Pa. Us White
Original assignee: Grass Valley Group Inc
Current assignee: Grass Valley Group Inc
Priority date: 1989-03-27
Filing date: 1990-03-27
Publication date: 1993-04-22
Also published as: GB2231738A; JP2551493B2; DE4009823A1; GB2231738B; JPH02301269A; US4961114A; GB9004713D0

Description

Die Erfindung betrifft eine Digitalspeicherverzö gerungsleitung für einen Videorandgenerator, der ein erweitertes Codesignal (key signal) für Rand- oder Schatteneffekte über ein Titelvideosignal erzeugt.

Ein Videorandgenerator erzeugt einen Rand oder einen Schatten für ein Videobildsignal. Um solch einen Rand oder Schatten zu erzeugen, wird ein erweitertes Codesignal aus einem zum Videobildsignal gehörigen Eingangscodesignal erzeugt. Das Eingangscodesignal wird vom erweiterten Codesignal subtrahiert, um ein Füllcodesignal zu erzeugen, das die Addition eines Rand- oder Schattenvideofüllsignals zu dem Videobild signal erlaubt.

Ein solcher Videorandgenerator ist im Modell 100 Videoswitcher, hergestellt von The Grass Valley Group, Inc. of Grass Valley, Kalifornien, V. St. A., enthalten. Das Eingangscode signal wird in einen Eingangspufferverstärker einge geben und anschließend für eine Reihe von Verzöge rungsleitungen verwendet, wobei jede Verzögerungslei tung eine Verzögerung gleich einer horizontalen Bild zeile besitzt. Die Ausgangssignale der Verzögerungs leitungen werden zusammen mit dem Eingangscodesignal in eine Verknüpfungslogik und einen Ausgangsschalt kreis eingegeben, um ein erweitertes Codesignal ent sprechend dem gewünschten, von einem Kommandosignal bestimmten Modus zu erzeugen. Diese Verzögerungslei tungen sind analoge Glas-Verzögerungsleitungen, die komplementäre Eingangssignale erfordern. Die Verzöge rungsleitungen erzeugen ein bipolares Doppelsignal, das gegenüber dem Eingangssignal um etwa eine Horizon talzeile (1H) verzögert ist. Das Doppelsignal wird mit zwei Schwellwerten verglichen, die zugehörige Flip-Flops setzen, um einen Impuls zu bilden, der mit der Zeitfolge des Codeeingangssignals identisch ist. Eine zusätzliche Verzögerungsleitung mit Unter teilungen wird verwendet, um die 1H-Verzögerung für jede Glasverzögerungslinie endgültig einzustellen. Dieses Analogsystem ist teuer und unterliegt für ana loge Schaltungen typischen Fehlern.

Aus dem US-Patent 45 06 348 ist eine variable digitale Verzögerungsschaltung bekannt, mit der insbesondere lange Verzögerungszeiten mit vertretbarem Aufwand realisiert werden können. Die Zeitverzögerung wird dabei durch die Dauer bestimmt, mit der ein binäres Wort vor seinem Auslesen in einem Speicher gespeichert worden ist. Das Eingangssignal wird dazu periodisch abgetastet und die Abtastwerte zu Gruppen zusammengefaßt, die dann jeweils ein binäres Wort bilden. Die binären Worte werden parallel in dem Speicher gespeichert und in einen Pufferspeicher ausgelesen, aus dem die Signale bitweise entnommen und mit einem Multiplexer wieder das ursprüngliche Signal erzeugt wird. Mit dieser Schaltung können für ein binäres Wort jedoch nur einheitliche Verzögerungszeiten erzielt werden.

Aufgabe der Erfindung ist es daher, eine Vorrichtung zur Erzeugung nicht nur einer präzisen 1H-, sondern auch einer 2H-Verzögerung eines Eingangscodesignals für einen Rand/Schatten-Generator zu schaffen, und dies ohne die Kosten von analogen Verzögerungsvorrichtungen mit ihren Bedienungsfehlern.

Diese Aufgabe wird mit einer Vorrichtung gemäß Anspruch 1 gelöst.

Demnach wird erfindungsgemäß eine Digitalspeicherverzögerungsleitung für einen Videorandgenerator mit einem digitalen Speicher geschaffen, der zyklisch mit einer Taktrate getaktet wird, so daß das Dateneingangssignal etwa um ein Horizontalzeilenintervall später weiterverarbeitet wird, um eine 1H-Verzögerung zu erzeugen. Dadurch, daß das Ausgangssignal des digitalen Speichers verwendet wird und dieses Signal zurück in den digitalen Speicher gelesen wird, wird eine 2H-Verzögerung erzeugt. Ein Eingangscodesignal wird in alternierenden Zyklen eines Taktsignals abgetastet, um ein binäres Paar von Datenbits zu erzeugen. Das Taktsignal taktet ebenfalls einen Adreßzähler, der periodisch eine bestimmte Anzahl von Adressen wiederholt. Das binäre Paar wird in den digitalen Speicher geladen und anschließend um etwa ein Horizontalzeilenintervall später ausgelesen. Das Datensignal wird multiplext, um das Eingangscodesignal zu reproduzieren, und ebenfalls in den digitalen Speicher zurückgeladen, um anschließend um ein weiteres Horizontalzeilenintervall später wieder ausgelesen zu werden. Das Eingangscodesignal, das durch den digitalen Speicher verzögert wurde, wird dann für einige Pixelelemente verzögert und mit dem Eingangscodesignal kombiniert, um ein Codesignal zu erzeugen, das in jeder Richtung erweitert ist. Das erweiterte Codesignal wird benutzt, um Rand- und Schatteneffekte zu erzeugen.

Vorteilhafte Ausführungen der Erfindung sind in den Unteransprüchen enthalten.

Nachfolgend wird ein bevorzugtes Ausführungsbeispiel der Erfindung anhand der beiliegenden Zeichnungen nä her erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild einer Digitalspei cherverzögerungsleitung für einen Video randgenerator;

Fig. 2a und b ein Schaltbild der Digitalspeicher verzögerungsleitung von Fig. 1; und

Fig. 3a und b diverse zeitliche Verläufe von Si gnalen der Digitalspeicherverzögerungs leitung von Fig. 2.

Wie Fig. 1 erkennen läßt, ist ein Code-Kanal (key channel) 10 für einen Randgenerator dargestellt, der ein Codeeingangssignal KI empfängt und ein aufgewei tetes Codesignal Ky ausgibt. Das Codeeingangssignal KI besteht aus einem digitalen Codesignal mit einem Wert von "0" oder "1" und wird in ein Codeeingangssi gnalregister 12 eingegeben. Ebenfalls in das Codeein gangssignalregister 12 wird ein Adressentaktsignal AC von einem Adressentaktgenerator 14 eingegeben. Das Adressentaktsignal AC wird in das Codeeingangs signalregister 12 eingegeben, um das Codeeingangssig nal KI abzutasten, um ein Zwei-Bit-Ausgangssignal D0, D1 zu erzeugen, die zwei Abtastwerte des Codeein gangssignals repräsentieren. Das Adressentaktsignal AC wird ebenfalls in einen Adreßzähler 16 eingegeben, der aus einem Umlaufzähler besteht, welcher kontinuierlich die Impulse des Adreßtaktsignals zählt, um eine Adresse zu erzeugen, die von "0" bis x inkrementiert wird, wobei x=2ⁿ-1 und n die Anzahl der Bits des Zählers sind, und anschließend wieder bei "0" beginnt.

Die Adressen A vom Adreßzähler 16 werden zusammen mit dem Adreßtaktsignal AC und einem Schreibsignal WR vom Adressentaktgenerator 14 für eine Digitalspeicherverzögerungsleitung 18 verwendet, welche nachfolgend genauer beschrieben wird. Ebenfalls wird in die Digitalspeicherverzögerungsleitung 18 das Zwei-Bit-Ausgangssignal D0, D1 aus dem Codeeingangssignalregister 12 eingegeben. Somit wird für jeden Taktimpuls AC ein neues Zwei-Bit-Ausgangssignal D0, D1 erzeugt und in der nächsten Adresse der Digitalspeicherverzögerungsleitung 18 bei Auftreten des Schreibimpuls WR abgespeichert. Die Digitalspeicherverzögerungsleitung 18 stellt das in der Verzögerungsleitung abgespeicherte Datensignal als Ausgangssignal entweder um ein Horizontalzeilenintervall (1H) oder zwei Horizontalzeilenintervalle (2H) später wieder zur Verfügung. Die Ausgangssignale 1H, 2H werden zusammen mit dem Codeeingangssignal KI in einen Logikschaltkreis 20 eingegeben, der die Eingangssignale bei Auftreten bestimmter Steuersignale kombiniert, um ein erweitertes Codesignal (KY) und ein mit dem erweiterten Codesignal zusammenhängendes Randeinfügungs-Flag zu erzeugen.

Wie in Fig. 2a gezeigt ist, enthält der Adressentaktgenerator 14 einen Taktoszillator 22 wie z. B. einen Quarzoszillator mit guter Stabilität. Das Ausgangs signal C des Taktoszillators 22 wird in einen Takt eingang eines ersten D-Flip-Flops oder Latch 24 ein gegeben, welcher die Schreibsignale WR/WR an seinen Q/Q-Ausgängen erzeugt. Das Schreibsignal WR wird ei nem ersten NOR-Gatter 26 und einem zweiten D-Flip- Flop 28 zugeführt, dessen Q-Ausgangssignal ebenfalls dem ersten NOR-Gatter eingegeben wird. Das zweite Flip-Flop wird ebenfalls durch das Taktsignal C ge taktet. Das Ausgangssignal des ersten NOR-Gatters 26 wird in den D-Eingang des ersten Flip-Flops 24 einge geben. Das Q/Q-Ausgangssignal des zweiten Flip-Flops 28 wird zusammen mit dem Taktsignal C in ein zweites NOR-Gatter 30 eingegeben, um ein Zwischentaktsignal S mit einer Frequenz von 1/3 der Frequenz des Takt signals zu erzeugen. Somit arbeiten die beiden Flip- Flops 24, 28 und die beiden NOR-Gatter 26, 30 als ei ne Schaltung, die durch "3" dividiert. Das Schreib signal WR und das Zwischentaktsignal S werden je weils einem von zwei NOR-Gattern 32, 34 eingegeben, die über Kreuz verschaltet sind, um ein Latch zu bil den, dessen Ausgangssignale aus symmetrischen Adreß taktsignalen AC/AC bestehen.

Das Codeeingangssignal KI wird zuerst gepuffert, und falls notwendig, von einem Pufferverstärker 40 in seinem Betragswert verstärkt. Das Ausgangssignal des Pufferverstärkers 40 wird in paralleler Weise den D-Eingängen zweier D-Flip-Flops 42, 44 zugeführt, die entsprechend von den AC- und /AC-Adressentaktsig nalen getaktet werden, so daß der Wert S0 des Code eingangssignals im Zeitpunkt T0 im ersten Flip-Flop 42 gespeichert wird, während der Wert S2 des Codeein gangssignals im Zeitpunkt T1 im zweiten Flip-Flop 44 abgespeichert wird. Im Zeitpunkt T2 werden die Aus gangssignale aus den Flip-Flops 42, 44 unter Tak tung durch das AC-Signal zu einem zweiten Paar von Flip-Flops 46, 48 übertragen, deren Ausgangssignale ein Zwei-Bit-Datenwort D0, D1 bilden.

Die eigentliche digitale Verzögerungseinheit besteht aus einem digitalen RAM-Speicher 50 mit 2ⁿ-Speicher plätzen mit p Bits pro Wort, wie Fig. 2b zu entneh men ist. Im vorliegenden Ausführungsbeispiel ist p=4, um eine maximale Verzögerung von zwei Hori zontalzeilenintervallen zu erzeugen. Das Zwei-Bit- Datenwort D0, D1 aus dem Codeeingangsregister 12 sowie ein zweites Zwei-Bit-Datenwort D2, D3, dessen Ableitung nachfolgend beschrieben wird, werden im digitalen RAM-Speicher 50 unter Adressen abgespeichert, die mittels des Adreßzählerstandes A vom Adreßzähler 16 angezeigt wird, wenn das /WR-Signal dem RAM-Speicher gestattet, die Datensignale zu empfangen. Die entsprechenden Ausgangssignale Q0 bis Q3 des RAM-Speichers 50 werden den D0- bis D3-Eingängen eines Ausgangsregisters 52 zugeführt, der durch das WR-Signal getaktet wird, um die Daten aus dem RAM-Speicher zu übertragen. Das Q0-Ausgangssignal des Ausgaberegisters wird in den einen Anschluß A0 eines Ausgangsmultiplexers 54 und in den D0-Eingang eines Verzögerungsregisters 56 eingegeben, der vom AC-Signal getaktet wird. Das Q1-Ausgangssignal des Ausgaberegisters 52 wird in den D1-Eingang des Verzögerungsregisters eingegeben, dessen Q1-Ausgangssignal in den A1-Anschluß des Ausgangsmultiplexers 54 eingegeben wird. Die Q0-, Q1-Ausgangssignale des Verzögerungsregisters 56 bilden das zweite Zwei-Bit-Datenwort D2, D3, das dem Eingang des RAM-Speichers 50 zugeführt wird.

Das Q2-Ausgangssignal des Ausgaberegisters 52 wird zurück zum D4-Eingang geleitet, und die Q3- und Q4-Ausgangssignale in die D3- und D4-Eingänge des Verzögerungsregisters 56 eingegeben. Das Q3-Ausgangs signal des Verzögerungsregisters 56 wird zurückge führt zum D5-Eingang, und das Q4-Ausgangssignal wird in den B1-Anschluß des Ausgangsmultiplexers 54 einge geben. Das Q5-Ausgangssignal des Verzögerungsregi sters 56 wird zurückgeführt zum D5-Eingang des Ausga beregisters 52, dessen Q5-Ausgangssignal in den B0- Anschluß des Ausgangsmultiplexers 54 eingegeben wird. Die Ausgangssignale YA, YB des Ausgangsmulti plexers 54 bilden ein Codeeingangssignal, das um ein Horizontalzeileninvertval 1H bzw. zwei Horizontalzei lenintervalle 2H verzögert ist. Das AC-Signal wird dem Auswahleingang des Ausgangsmultiplexers 54 zuge führt, um zwischen den A0-, B0- und A1-, B1-Eingän gen zur Erzeugung der YA-, YB-Ausgangssignale zu schalten.

Die 1H-, 2H-Codesignale aus dem digitalen Verzöge rungslinienspeicher 18 und das Codeeingangssignal KI werden über ODER-Gatter 60, 62 miteinander ver knüpft, um ein Codesignal zu erzeugen, das in der vertikalen Breite um zwei Horizontalzeilen vergröß ert ist. Das vertikal erweiterte Codesignal wird in eine erste Verzögerungsleitung 64 eingegeben, um das Codesignal horizontal um einen bestimmten Betrag zu erweitern, und zwar z. B. um 300 nsec. Mehrere Ab zweigpunkte der ersten Verzögerungsleitung 64 werden einem ODER-Gatter 66 zugeführt, um zu verhindern, daß ein gezacktes 300 nsec-Codesignal auftritt, falls das Codeeingangssignal schmaler als 300 nsec ist. Das horizontal verzögerte Codesignal vom ODER-Gatter 66 wird mit dem vertikal erweiterten Co designal in einem NOR-Gatter 68 verknüpft, um das er weiterte Codesignal zu erzeugen. Das erweiterte Code signal wird anschließend in einem anderen NOR-Gatter 70 mit einem Austast- oder Blank-Codesignal BKG zu verknüpfen, um das erweiterte Codesignal nur dann auszugeben, wenn ein Einfügungsvideosignal auftritt, d. h. eine Codierung ist in horizontalen oder verti kalen Blank-Intervallen nicht erforderlich. Das er weiterte Codesignal wird anschließend in den Eingang eines UND-Gatters 72 gegeben, das das erweiterte Co designal als Ausgangscodesignal KY nach Aktivierung durch ein ON-Signal weiterleitet. Ebenfalls Teil des Ausgangscodesignals KY ist das Codeeingangssignal KI über ein Gatter 74, das als Puffer dient. Falls der Randgenerator eingeschaltet ist, besteht deshalb das Ausgangscodesignal KY aus dem erweiterten Codesig nal, und, falls der Randgenerator ausgeschaltet ist, besteht das Ausgangscodesignal aus dem Codeeingangs signal KI.

Der übrige Teil der Logikschaltung 20 dient zur Er zeugung eines Randeinfügungs-Flags FLG für den Rand generator, um dem Randgenerator anzuzeigen, ob das Randvideo anstelle des Code-"Füll"-Videos bei den letzten 300 nsec des Codesignals für einen Schatten effekt oder bei den ersten 150 und letzten 150 nsec des Codesignals für einen Randeffekt eingefügt wird. Das Blank-Codesignal wird von einem Gatter 76 inver tiert, das als Inverter dient, und anschließend in ein Flag-UND-Gatter eingegeben. Ein Schattensteuer signal /SEN wird in einen Schatten-NOR-Gatter zusam men mit dem Codeeingangssignal KI eingegeben, um das Codeeingangssignal dem Flag-Gatter 78 zuzuführen, um ein Schatten-Flag zu bilden, das einen Rand anstelle eines Füll-Videos für die letzten beiden Zeilen und die letzten 300 nsec jeder Zeile des Ausgangscodesig nals KY erzeugt. Ein Randsteuergeneratorsignal /BEN wird an den Eingang eines Rand-NOR-Gatters 82 zusam men mit dem 1H-Codesignal übertragen, das um 150 nsec durch eine zweite Verzögerungslinieneinheit 84 verzögert wird, um ein Rand-Flag zu bilden, das ein Füll-Video für die ersten und letzten Zeilen und die ersten und letzten 150 nsec des Ausgangscodesignals KY bildet. Somit erzeugt die Kombination aus dem Aus gangscodesignal KY und dem Flag-Signal FLG in einem Randgenerator den gewünschten Schatten/Rand-Effekt um ein Füll-Videobild, das in ein Hintergrund-Video bild eingesetzt ist.

Die Wirkungsweise des digitalen Verzögerungslinien speichers wird am besten anhand der Zeitdiagramme in den Fig. 3a und 3b verstanden. Das Taktsignal C aus dem Oszillator bewirkt, daß das Ausgangssignal des ersten Flip-Flops 24 das Eingangssignal reflektiert. Falls das Eingangssignal anfänglich "0" am D-Eingang ist, wird anschließend bei der positiven Flanke von C der Q-Ausgang (WR) zu "0". Bei der nächsten Takt flanke wird der Q-Ausgang des zweiten Flip-Flops 28 zu "0", wobei ein zweites "0"-Eingangssignal dem NOR-Gatter 26 zugeführt wird, um das Ausgangssignal auf "1" zu setzen, welches an den Eingang des ersten Flip-Flops 24 übertragen wird. Bei der dritten Takt flanke wird das Q-Ausgangssignal des ersten Flip- Flops 24 zu "1", während das Q-Ausgangssignal des zweiten Flip-Flops 28 bei "0" bleibt. Das eine Ein gangssignal am NOR-Gatter 26 setzt eine "0" am Ein gang des ersten Flip-Flops 24, so daß der nächste Taktimpuls den Zyklus wieder startet. Wenn sowohl das /Q-Ausgangssignal des zweiten Flip-Flops als auch der Taktimpuls "0" sind, ist das Zwischensignal S "1" und wird zusammen mit dem Schreibsignal WR da zu benutzt, um das Adressentaktlatch 32, 34 zu trig gern, um die Adressentaktsignale AC/AC zu erzeu gen.

Im Zeitpunkt T0 verriegelt die führende Flanke des AC-Signals das Flip-Flop 42 auf dem augenblicklichen Wert S0 des Codeeingangssignals, welches bereits vor dem Zeitpunkt T0 existierte, während im Zeitpunkt T1 an der nachlaufenden Flanke des AC-Signals die nach laufende Flanke des /AC-Signals das Flip-Flop 44 auf dem nächsten Wert S1 des Codeeingangssignals verrie gelt. Die Werte S0 und S1 werden anschließend an den Ausgang des zweiten Flip-Flop-Paares 46, 48 bei der nächsten führenden Flanke des AC-Signals im Zeit punkt T2 übertragen. Unter der Annahme, daß der Adreßzähler 16 im Zeitpunkt T0 periodisch zu seiner ersten Adresse am Speicherplatz 0 zurückkehrt, wird anschließend im Zeitpunkt T2 die nächste Adreß stelle in der Speicherzelle 1 gezählt. Vor der näch sten führenden Flanke des AC-Signals veranlaßt das /WR-Signal, daß die Inhalte des Flip-Flop-Paares 46, 48 im Speicherplatz 1, Bit-Positionen D0, D1 des RAM- Speichers 50, gespeichert werden.

Beim nächsten Auftreten des Speicherplatzes 1, gleichwertig einem kompletten Zyklus der RAM-Adres sen, wobei die Anzahl der Speicherplätze bei diesem Ausführungsbeispiel 1024 beträgt, werden die Werte S0, S1 vom RAM-Speicher 50 an das Ausgaberegister 52 mit Hilfe des WR-Signals übertragen. Das Schreiben in den RAM-Speicher 50 erfolgt nach dem Lesen, so daß das Datensignal sicher von dem RAM-Speicherplatz an das Ausgangsregister 52 übertragen wird, bevor ein neues Datensignal in denselben Speicherplatz ge schrieben wird. Bei der nächsten führenden Flanke des AC-Signals wird das Datensignal vom Ausgaberegi ster 52 an das Verzögerungsregister 56 übertragen und anschließend wieder in die nächste RAM-Speicher zelle bei der nächsten führenden Flanke des /WR-Sig nals abgespeichert. Somit werden die S-, S1-Signale vom Speicherplatz 1 des RAM-Speichers 50 an den Spei cherplatz 2, Bit-Positionen D2, D3, überschrieben. Bei der nachlaufenden Flanke des AC-Signals wird das S0-Datensignal durch den Ausgangsmultiplexer 54 an den 1H-Ausgang YA übertragen, und bei der führenden Flanke wird das S1-Datensignal an den 1H-Ausgang übertragen, um das Codeeingangssignal, verzögert um 1026,5 Zyklen des AC-Signals, wiederherzustellen. Die Periode des AC-Signals wird von der Oszillator frequenz von C und dem verwendeten Fernsehstandard, also NTSC, PAL-M, PAL-I etc., bestimmt. Beim NTSC- System erzeugt eine Oszillatorfrequenz von 48,453665 MHz eine Periode von 63,5 µsec nach 1026,5 Zyklen des AC-Signals, was gleich einem Horizontalzeilenin tervall entspricht. Das 48 MHz-Taktsignal C erzeugt ein 16-MHz-AC-Signal, das das Codeeingangssignal KI bei etwa 32 MHz abtastet.

Wenn die Speicherzelle 2 des RAM-Speichers 50 adres siert wird, werden als nächstes die Werte S0, S1 an das Ausgaberegister 52 bei der führenden Flanke des WR-Signals übertragen, um an den Q2-, Q3-Ausgängen wieder zu erscheinen. S0 wird an den Q4-Ausgang beim nächsten WR-Impuls zurückgeführt, während S1 an das Verzögerungsregister 56 beim nächsten AC-Impuls über tragen wird. Beim nachfolgendne AC-Impuls wird S0 an den B1-Eingang des Ausgangsmultiplexers 54 übertra gen, während S1 zurückgekoppelt wird, um am Q5-Aus gang zu erscheinen. Der YB-Ausgang des Ausgangsmulti plexers 54 erzeugt anschließend eine Reproduktion des Codeeingangssignals, jedoch verzögert um zwei Hori zontalzeilenintervalle, nach Auswahl durch das AC- Signal. Beim NTSC-System ist die Verzögerung von 2053 AC-Signal-Perioden mit 127 µsec oder zwei Hori zontalzeilenintervallen gleichzusetzen.

Somit wird mit der Erfindung eine Digitalspeicherver zögerungsleitung für einen Videorandgenerator ge schaffen, der ein erweitertes Codesignal erzeugt, da mit ein Füll-Video Schatten/Rand-Effekte durch Ver wendung eines umlaufenden p×2ⁿ-Digitalspeichers zu erzeugen, der zusammen mit einem Ausgaberegister und einem Verzögerungsregister das Codeeingangssignal um exakt ein und zwei Horizontalzeilenintervalle verzö gert. Bei Verknüpfung miteinander und mit dem Code eingangssignal bei geeigneten Steuerbefehlen werden ein erweitertes Codesignal und ein Randeinfügungs- Flag erzeugt, um ein Bild mit einem Schatten/Rand- Effekt in ein Hintergrundvideobild einzufügen.

Claims

1. Vorrichtung zur Verzögerung eines binären Codesignals (KI) mit:
Einrichtungen (12) zur Abtastung des binären Codesignals zur Bildung von m-Bit-Datenworen (D0, D1), wobei jedes Bit einen Abtastwert des binären Codesignals darstellt, und
Einrichtungen (50, 52, 56) zur Verzögerung der m-Bit Datenworte um eine vorbestimmte Zeit zur Erzeugung von ersten verzögerten m-Bit-Datenworten,
gekennzeichnet durch:
eine Rückführung der ersten verzögerten m-Bit-Datenworte (Q0, Q1) zu Eingängen der Verzögerungseinrichtungen (50, 52, 56) zur Erzeugung von zweiten verzögerten m-Bit-Datenworten, die um das Doppelte der vorbestimmten Zeit verzögert sind, und
Einrichtungen (54) zum Multiplexen der ersten und zweiten verzögerten m-Bit-Datenworte zur Reproduktion des binären Codesignals (KY), welches aus dem um eine vorbestimmte Zeit verzögerten ersten Codesignal (1H) und dem um das Doppelte der vorbestimmten Zeit verzögerten zweiten Codesignal (2H) gebildet ist.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Abtasteinrichtung (12) aufweist:
Einrichtungen (42, 44) zum Verriegeln der Abtastwerte des Codesignals (KI) bei m-Phasen eines Taktsignals (AC), und
Einrichtungen (46, 48) zur Verknüpfung der Abtastwerte aus den Einrichtungen (42, 44) zum Verriegeln, um m-Bit-Datenworte (D0, D1) zu erzeugen.

3. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungseinrichtungen (50, 52, 56) aufweisen:
Einrichtungen (16) zur zyklischen Erzeugung einer Adressenfolge,
Einrichtungen (50) zur Speicherung der m-Bit-Datenworte (D0, D1) und der ersten verzögerten m-Bit-Datenworte (D2, D3) als 2m-Bit-Datenworte in eine Folge von Speicherplätzen, die der Adressenfolge entsprechen, und
Einrichtungen (52, 56) zur Ausgabe der 2m-Bit-Datenworte während des nächsten Zyklus' einer Adressenfolge vor dem Abspeichern neuer 2m-Bit-Datenworte in die Speichereinrichtung (50) unter den gleichen Adressen in dem gleichen Zyklus, wobei die vorbestimmte Zeit eine Funktion der Periode des Adreßfolge-Zyklus' ist.

4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Speichereinrichtung (50) einen Speicher mit Eingängen (D0, D1) für die m-Bit-Datenworte, Eingängen (D2, D3) für die ersten verzögerten m-Bit-Datenworte und einen Eingang (WE) für ein Schreibsignal (/WR) sowie einen Ausgang (Q2, Q3) für die verzögerten 2m-Bit-Datenworte aufweist.

5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Ausgabeeinrichtungen (52, 56) aufweisen:
ein Ausgaberegister (52), dessen Eingangssignale die verzögerten 2m-Bit-Datenworte (Q2, Q3) aus dem Speicher (50) und das Schreibsignal (WR) und dessen Ausgangssignal erste Zwischen-Datenworte (Q0-Q5) umfassen, wobei die verzögerten 2m-Bit-Datenworte bei einer Phase des Schreibsignals (WR) zu dem Ausgang des Ausgaberegisters durchgeschaltet werden und bei der entgegengesetzten Phase des Schreibsignals neue 2m-Bit-Datenworte in den gleichen Speicherplätzen des Speichers gespeichert werden, und ein Verzögerungsregister (56), an dem ein Teil (Q0, Q1, Q3, Q4) der ersten Zwischen-Datenworte und ein Taktsignal (AC) als Eingangssignale sowie zweite Zwischen-Datenworte als Ausgangssignale anliegen.

6. Vorrichtung nach Anspruch 5, gekennzeichnet durch Einrichtungen zur Rückkopplung des ersten verzögerten m-Bit-Datenwortes von dem Verzögerungsregister (56) zu dem Eingang (D2, D3) des Speichers (50) zur Abspeicherung in dem nächsten Speicherplatz mit einem neuen m-Bit-Datenwort von der Abtasteinrichtung (12), wobei das Ausgaberegister (52) das erneut mit der vorbestimmten Zeit verzögerte erste m-Bit-Datenwort zu dem Ausgang durchschaltet, um das zweite verzögerte m-Bit-Datenwort zu erzeugen, und das Ausgaberegister (52) und das Verzögerungsregister (56) miteinander verbunden sind, um eine zusätzliche Verzögerung für das zweite verzögerte m-Bit-Datenwort zu erzielen, mit der die Abtastzeit des entsprechenden nicht verzögerten m-Bit-Datenwortes kompensiert wird und um an die Eingänge der Multiplexeinrichtung (54) die ersten und zweiten verzögerten m-Bit-Datenworte anzulegen.

7. Vorrichtung nach Anspruch 1, gekennzeichnet durch Einrichtungen (20) zur Verknüpfung der ersten und zweiten verzögerten Codesignale, um ein erweitertes Codesignal (KY) für einen Videoschalter zu erzeugen, mit dem ein Videobild mit einem Randeffekt in ein Hintergrund-Videobild eingefügt wird.

8. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Einrichtung (20) zur Verknüpfung aufweist:
Einrichtungen (60, 62) zur Kombination der ersten und zweiten verzögerten Codesignale (1H, 2H) mit dem binären Codesignal (KI), um ein vertikal erweitertes Codesignal zu erzeugen, und
Einrichtungen (64) zur horizontalen Verzögerung des vertikal erweiterten Codesignals, um das erweiterte Codesignal (KY) zu erzeugen.

9. Vorrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die Verzögerungsmittel (18) aufweisen:
Mittel (16) zur zyklischen Erzeugung einer Reihe von Adressen (A);
Mittel (50) zum Abspeichern der m-Bit-Datenworte (D0, D1) in einer Reihe von Speicherplätzen entsprechend der Reihenfolge der Adressen (A); und
Mittel (52, 56) zum Abfragen der m-Bit-Datenworte (D0, D1) aus den Speichermitteln (50) während des nächsten Zyklus der Adressenreihe vor dem Abspeichern neuer m-Bit-Datenworte in den Speichermitteln (50) in demselben Zyklus, wobei das vorgegebene Zeitintervall eine Funktion der Periode des Adressenreihenfolgenzyklus ist.

10. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Speichermittel (50) einen Speicher aufweisen, dessen Eingangssignale das m-Bit-Datenwort (D0, D1) und ein Schreibsignal (/WR) und dessen Ausgangssignal das verzögerte m-Bit-Datenwort umfassen.

11. Vorrichtung nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die Abfragemittel (52, 56) aufweisen:
ein Ausgaberegister (52), dessen Eingangssignale das verzögerte m-Bit-Datenwort und das Schreibsignal (WR) und dessen Ausgangssignal das verzögerte m-Bit-Datenwort umfassen, wobei das verzögerte m-Bit-Datenwort am Ausgang des Ausgaberegisters (52) bei der einen Phase des Schreibsignals (WR) verriegelt und ein neues m-Bit-Datenwort auf denselben Speicherplatz im Speicher (50) bei der entgegengesetzten Phase des Schreibsignals (WR) eingegeben wird; und
ein Verzögerungsregister (56), dessen Eingangssignale das verzögerte m-Bit-Datenwort aus dem Ausgaberegister (52) und ein Taktsignal (AC) und dessen Ausgangssignale das verzögerte m-Bit-Datenwort umfassen.

12. Vorrichtung nach einem der Ansprüche 9 bis 11 dadurch gekennzeichnet, daß die Abfragemittel (52, 56) ferner Mittel zur Zurückleitung des verzögerten m-Bit-Datenwortes an den Eingang des Speichers (50) zur Speicherung auf dem nächsten Speicherplatz mit einem neuen m-Bit-Datenwort von den Abfragemitteln (12), wobei das Ausgaberegister (52) das verzögerte m-Bit-Datenwort, das um das vorgegebene Zeitintervall wieder verzögert wird, am Ausgang verriegelt, um ein zweites verzögertes m-Bit-Datenwort zu erzeugen, wobei das Ausgaberegister (52) und das Verzögerungsregister (56) miteinander verbunden sind, um eine zusätzliche Verzögerung für das zweite verzögerte m-Bit-Datenwort zu bilden, um die Abtastzeit des ursprünglichen m-Bit-Datenwortes auszugleichen und das zweite verzögerte m-Bit-Datenwort an einen zweiten Eingang der Demultiplex-Mittel (54) auszugeben.

13. Vorrichtung nach einem der Ansprüche 7 bis 12, dadurch gekennzeichnet, daß die Verknüpfungsmittel (20) aufweisen:
Mittel zur Verknüpfung des verzögerten Codesignals mit dem Codesignal (KI), um einen vertikal erweiterten Code zu erzeugen; und
Mittel zur horizontalen Verzögerung des vertikal erweiterten Codes, um den erweiterten Code zu erzeugen.