DE1499225A1 - Schaltungsanordnung zum Reduzieren von Datenwortlaengen - Google Patents

Description

IBM Deutschland rniernaltonah■ ßöfo-Maithinttt Cniclleciwfi mbH 1 Λ 9 9 ? ? R

Böblingen, 13. November 1968 ru-hn

Anmelderin: International Business Machines

Corporation, Armonk, N. Y. 10 ^04

Amtliches Aktenzeichen: P 14 99 225. 7

Aktenzeichen der Anmelderin: Docket 7759

Schaltungsanordnung zum Reduzieren von- Datenwortlängen

Die Erfindung betrifft eine Schaltungsanordnung zur Reduzierung von Datenwortlängen durch Beseitigung von redundanten Teilen der Datenworte.

Derartige Schaltungsanordnungen zur Reduzierung der Länge eines zu verarbeitenden oder zu speicherndes Datenwortes sind bekannt. Sie haben den Zweck, den redundanten Anteil des Informationsgehaltes eines Datenwortes mit fester Wortlänge und einem bestimmten Code, im gewissen Umfange zu beseitigen, denn dadurch ist es möglich, weniger Bits bei gleichem Informationsgehalt im Computer zu verarbeiten, bzw. im Speicher zu speichern. Dadurch wird effektive Rechenzeit und Speicherkapazität frei für andere Zwecke.

Eine bekannte Einrichtung arbeitet so, daß die zu verarbeitenden Datenworte, im folgenden Dateneingangsworte genannt, die in einem bestimmten Code und fester Wortlänge vorliegen in einen weniger redundanten Code umgeformt werden, indem die Dateneingangsworte in einem Vergleicher mit Korrekturgrößen verglichen werden, um dann anschließend gegebenenfalls über einen Codierer reduziert und umgeschlüsselt^ zu werden.

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Neue UntericlQcn (Art. 7 § I Abs. 2 Nr. l Salz 3 dgs Ätidsfung'99^1. ν. 4.

Durch Beibehalten einer festen Wortlänge für die Ausgangsdaten sind jedoch auch diese noch mit einem mehr oder weniger großen redundanten Anteil behaftet, der von der Rechenanlage mit verarbeitet bzw. gespeichert werden muß.

Die vorliegende Erfindung bezweckt die Beseitigung des redundanten Anteils in einem Dateneingangswort mit fester oder variabler Wortlänge und damit die Erhöhung der Rechenzeit des die Eingangsdaten verarbeitenden Rechners. Ein weiterer Zweck besteht darin, daß die erzeugten nicht redundanten Datenausgangsworte mit variabler Länge durch Unterprogrammsteuerung in den Ausgangscode konvertierbar sind.

Der Erfindung liegt deshalb die Aufgabe zugrunde, eine zeitgesteuerte Schaltungsanordnung zu schaffen, womit der redundante Anteil eines Eingangsdatenwortes beseitigt, der technische Aufwand kleingehalten wird und womit neue Ausgangsdatenwörter entsprechend des beseitigten redundanten Anteils mit unterschiedlicher Wortlänge gebildet werden.

Die erfindungsgemäße Lösung der Aufgabe besteht darin, daß ein Codierer eingangsseitig mit einem Speicher, insbesondere einem Pufferspeicher verbunden ist, der zeitgesteuert Eingangsdaten mit redundantem Anteil auf Abruf abgibt, daß der Codierer Teile gleicher Wertigkeit eines Eingangswortes und des vorhergehenden vergleicht und daraus einen Steuercode zur Kennzeichnung der redundanten Teile ableitet, daß eine Zusammenführungsschaltung, die eingangsseitig mit dem Codierer verbunden ist, Eingangsworte mit dem gebildeten Steuereode zum nicht redundanten entsprechenden Datenausgangs wort mit unterschiedlicher Lange vereinigt, indem die gekennzeichneten redundanten Teile eines Wortes unterdrückt werden und die gebildeten Steuerbits oder -codes in das entsprechende zeitliche oder örtliche Verhältnis in den Datenbit gebracht werden.

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Weitere wesentliche Merkmale ergeben sich aus dem in der Zeichnung dargestellten Ausführungsbeispiel.

Die Erfindung .wird anschließend anhand des in der Zeichnung dargestellten Ausführungsbeispiels erklärt.

In der Zeichnung bedeuten:

Fig. 1 ein Blockschaltbild der erfindungsgemäßen Vorrichtung zur

Reduzierung der Länge von Datenworten, -

Fig. 2 Einzelheiten einer Codiervorrichtung gemäß des entsprechenden

Einzelblocks in Fig. 1,

Fig. 3 Details eines Bytes-Vergleichers gemäß des entsprechenden

Einzelblocks in Fig. 1,

Fig. 4 die prinzipiellen Teile der Zusammenführungssehaltung

fir die Reduzierung von Informationen/

Fig. 5 Einzelheiten der Zusammenführungsschaltung gemäß Fig. 4,

Fig. 6 eine Möglichkeit zur Zusammenschaltung der Zusammen-

führungs register,

Fig. 7Au, Details der Steuereinrichtung und des Eingangsdatenpuffers gemäß Fig. 1,

Fig. 8Au. ein Flußdiagramm, welches die prinzipiellen Schritte des Wtedergewinnungsprogramms zur Rekonstruktion der ursprünglichen festen Wortlänge der Information aus dem reduzierten Wort mit variabler Länge, das in einer Schaltung gemäß Fig. 1 gebildet wurde, enthält.

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In Fig# 1 ist eine Schaltungsanordnung gezeigt* mit dor eö ntöglieh ist, die Länge der Daten gemäß der vorliegenden Erfindung einzuschränken« Diese Schaltungsanordnung erhält binäre Daten von einem Datengeber 1* Sie unterteilt die Daten, wenn notwendig, in Eingabe-Wortabsehnitte von gleicher Länge - im vorliegenden Ausführungsbeispiel in 24 Bit-Eingabewörter« Die Eingabedaten werden in einem Eingabepuffer 2 gespeichert« Mittels pines Codierers 3, der die numerischen Differenzen zwischen den Bytes jedes Eingangswortes und entsprechenden Bytes eines davorliegenden Eingabewortes bildet, wird ein Steuercode erzeugt. Eine Zusammenführungsschaltung 4 vereinigt ausgewählte (d. h, nichtredundante Teile) der Eingabewörter und Steuercode in verschieden stark verdichtete Ausgabewörter. Den verdichteten Aus» gabewörtern werden dann zusätzliche Fremdbits entnommen, und die Ausgabe-Wörter werden kontinuierlich in den Ausgabepuffer 5 gegeben, der eine Folge von 6 Bitzeichen auf Arforderung an einen Bandspeicher 6 weitergibt* Eine Zeitsteuerschaltung 7 steuert den Datenfluß zwischen dem Datengeber 1 und dem Bandspeicher 6, die beide nicht synchronisiert Sind. '

In dem beschriebenen speziellen Ausführungsbeispiel sind die Wörter jeweils 24 Bits lang* Der Eingabepuffer 2 besteht aus sechs 26»stufigen Registern, die nacheinander mit 24 Bit-Wörtern vom Datengeber 1 und sswei Zustands-Bits "verlorene Daten") (LD) und "keine Daten" (ND) gefüllt Werden« Die Bits LD und ND werden zusammen mit den 24 Datenbits als eine 26»Bit-Einheit verarbeitet. Von diesen 26 Bits Werden die 24 Datenbits über den Codierer 3 geleitet und alle 26 Bits werden durch die zusämmenführungsschäitung 4 geleitet.

Der Codierer 3 behandelt jeden 24-Bit-Datensatz als- G-4*Bit-Bytes und für jedes solche Byte erzeugt er ein binäres Steuersignal, das im folgenden oü-"primäres Code-Bit" (PC) bezeichnet wird. Das primäre Code-Bit ist 1, wenn und nur wenn der Wert des zugeordneten Datenbytes sich gegenüber

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dem Wert des entsprechenden Bytes des davor liegenden Eingabeworte.s nicht. geändert hat. Somit ist-PC gleich Null, wenn das zugeordnete Byte seinen Wert geändert hat, ■

Somit erzeugt der Codierer 3 für ein 24-Bit (6-Byte) Eingabewort sechs primäre Code-Bits (PC 1-6), die den Redundanz-Zustand des zugeordneten 4-Bit-Daten-Bytes kennzeichnen. Der Codierer 3 behandelt jede 6-Bit-Priinär-Code-Gruppe PCI-β als 2 Drei-Bit-Primär-Code-Bytes (d. h. PCl-3 und PC4-G). Der Codierer 3 erzeugt für jedes der letzteren Bytes Steuersignalbits, die im folgenden als sekundäre Code-Bits (SCl und SC2) bezeichnet werden. Die sekundären Code-Bits sind eins und nur eins, wenn das zugeordnete primäre Steuer-Byte sich gegenüber dem entsprechenden primären Steuer-Byte des vorhergehenden Eingabewortes nicht geändert hat und null im anderen Falle.

Um es nocheinmal zusammenzufassen, die sekundären Code-Bits (SC₁. ₀) werden aus den entsprechenden 3-Bit-Primär-Code-Bytes (PC _ PC )

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zweier aufeinanderfolgender Wörter abgeleitet und die sechs primären Code-Bits werden für sich aus den sechs entsprechenden 4-Bit-Daten-Bytes zweier aufeinanderfolgender 24-Bit-Eingabetlateriwörter ermittelt. In der Zusammenführ ungsschaltung 4 werden die Bits LD, ND, Sc₁, SC und ausgewählte der primären Code-Bits PC und PC sowie ausgewählte Bits der sechs Daten-

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Bytes vereinigt, ■ so daß reversible verdichtete Informationseinheiten entstehen. Man erreicht das dadurch, daß ausgewählte PC-Bytes weggelassen werden, wenn die zugeordneten SC-Bits 1 sind und indem man Datenbytes wegläßt, wenn die zugeordneten PC-Bits 1 sind. Die Zusammenführungsschaltung 4 erzeugt somit an ihrem Ausgaig eine ununterbrochene Folge von IjD-Bits, ND-Bits, Sc-Bits, ausgewählten PC-Bits und ausgewählten Daten-Bits. Das Ausgangssignal der■ Zu&aiiimenführungsschaltung 4 wird in G-Bit-Einheiten über den Äusgabepuffer 5 weitergegeben, der aus acht G»Bit*Puffer-Speieherregistern besteht, die.asynchron wiederholt gefüllt und geleert werdem Die

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aus 6 Bits bestehenden verdichteten Zeichen werden in dem Ausgabepuffer 5 parallel zusammen mit einem siebten Paritätsbit auf einer siebten Spur des Magnetbandes gespeichert. Im dargestellten Ausführungsbeispiel werden damit Blöcke von 4098 Zeichen gebildet, und die Einspeicherung erfolgt unter Steuerung .des Bandspeichers 6. Wenn die ursprüngliche Eingabeinformation benötigt wird, wird die verdichtete Information aus dem Band blockweise ausgelesen und in umgekehrter Richtung bearbeitet, z. B. durch eine programmgesteuerte Datenverarbeitungsanlage 8. Wie diese Rückumwandlung durch Rekonstruktion der primären Code-Information und dann der Datenbyte information die jedem originalen Datenwort entspricht, geschieht, wird später beschrieben werden.

Die Informationsverdichtung durch Codierung und Zusammenführung wird am besten durch Betrachtung des in Tabelle 1 gezeigten Beispiels verstanden. Die linke Spalte der Tabelle enthält die Wortnummern. Diese zeigen die Ordnung des Auftretens an und die Verarbeitung der Wörter in anderen Spalten der gleichen Reihe. Für jedes Wort sind die entsprechenden LD- und ND-Bits in einer vertikalen Folge in der zweiten Spalte angegeben. Die dritte Spalte enthält die entsprechenden SC-Bits und die vierte Spalte= die zugehörigen PC-Bits. Die nicht weiter geleiteten Eingabedatenwortbytes sind in den nächsten vier Spalten in einer einzelnen Reihe in den letzten vir bis vierunddreissig Spalten nach rechts angegeben.'

Der Einfachheit halber ist jedes Eingabe-Datenbyte zusammen mit dem entspre-' chenden primären Code-Bit in einer getrennten Reihe der Tabelle dargestellt, so daß die sechs Eingabe-Bytes sechs Reihen einnehmen. Als weitere Hilfe stehen die LD- und SC-Bits.eines jeden Wortes in der gleichen Reihe wie das erste Pr'imär-Code-Bit-(PC₁) um-Symmetrie zu erhalten und einen bequemen Vergleich von SC₁ und PC sowie ND und SC die mit PC der Symmetrie wegen und des bequemen Vergleichs mit PC in der gleichen Reihe stehen. Die Ausgabe-Wörter'nehmen jeweils eine einzelne Zeile ein, deren erste vier Ausgabebits jeweils LD,' ND, SC₁ und SC entsprechen.

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Die erste Reihe der Tabelle ist als Wort Nummer Null gekennzeichnet, In Wort sind J³C_1-0 und alle Datenbits Null. LD₁ ND₁ SG und SC„ sind Kins. JMs AusgangSfsigttai ist ein "Keine Daten'i-Byte, Uli das aus den Bits LD, ND, SC. und SC₂ auf eine Weise gebildet wird, wie sie später anhand der Fig* 5, 7a und 7b beschrieben werden wird.

Im Wort Nummer Eins ist wenigstens ein Eins-Bit in jedem Eingabe-Daten-Byte. Somit hat sich der Wert von jedem Daten-Byte relativ zum Rückstellwert geändert und der PrimärCode bleibt in allen Stellen Null. Da der Primär-Code sich nicht geändert hat, bleibt der Sekundär-Code 11 und beide Drei-Bit-PC-Bytes werden nicht ins Ausgabe-Wort übernommen. Dies ist besonders interessant, weil man eigentlich annehmen sollte, daß wenn alle Datenbytes im ersten Wort ihren Wert verändert haben, das Ausgabewort nicht nur alle Dtenbytes sondern auch zehn Steuerbits LD, ND, SC und PC, d. h. insgesamt 34 Bits enthalten sollte. Somit wird eine effektive Reduktion von sechs Bits bei der Verarbeitung des ersteh 24 Bit-Datenwortes und dem zugeordneten Zehn-Bit-Steuer-Code erzielt, obwohl hier tatsächlich im Ausgabe Wort vier Bits mehr enthalten sind als im Eingabewort. LD zeigt, da es Null ist, an, daß zwischen dem Wort Eitts und dem Wort Zwei kein Datenverlust stattfand. ND ist Null und zeigt damit an, daß Daten verarbeitet wurden im Gegensatz zu dem ^MKeine*Daten"-Zuständ im Wort Nummer Null*

Das Eingabewort Nummer zwei ist das gleiche wie das Eingabewort Nummer eins* Daher sind die entsprechenden Primär-Cöde«Bytes PG, « und PC, * 111 und 111. Da somit ein Wechsel in den beiden PC-Bytes stattgefunden hat, sind die entspre· chenden sekundären Code-Bits jeweils null. Damit sind im Ausgabewort Nummer zwei die PC-Bytes enthalten, aber alle Daten-Bytes sind weggelassen. LD und ND bleiben null, wie im Wort Nummer eins.

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Das Eingabewort Nummer drei stellt den ungünstigsten Fall dar. Jedes Daten- · byte hat sich verändert und demzufolge wird jedes PC-Bit in null verändert. Das Ausgabewort enthält alle der 34 Daten- und Steuerbits. Es ist jedoch interessant, daß die Kingabowörter mit den Nummern eins bis drei zusammen 24 χ 3 = 72 Datenbits enthalten, während die entsprechenden Ausgabewörter eins bis drei insgesamt nur 28 + 10 + 34 = 72 Steuer- und Datenbits enthalten. Somit würde auch unter den extremen Bedingungen der Änderungen, wie sie in diesen drei Wörtern stattfinden, die Zahl der gesamten Bits nicht ansteigen. Es sei bemerkt, daß im allgemeinen die Ausgabesignale in Blöcken von 4098 χ 6 = 24588 Bits gespeichert werden, von welchen 4088 χ 6 = 24528 Bits den Eingabedaten entsprechen und 60 Bits zur Anzeige der ZaM entsprechender Eingabewörter reserviert sind. Man hat in der Praxis festgestellt, daß die 24528 Bits wenigstens 2000 Bit-Wörter (d. h. 48 000 Bits) darstellen. Untersuchungen haben gezeigt, daß das durchschnittliche Verhältnis von Eingabe- zu Ausgabebits in den meisten praktischen Anwendungen größer als 2 zu 1 ist. Wnn auch in dem speziellen Fall der Wörter 1 bis 3 der Tabelle 1 keine Verminderung der Bitzahl erreicht wird, so sollte doch bedacht werden, daß bei einem Block größerer Länge eine beachtliche. Verdichtung erzielt werden kann.

Beim Eingabewort Nummer vier haben sich die ersten drei Datenbytes nicht verändert, aber die letzten drei Datenbytes sind anders. Das erste Primär-Code-Byte PC ändert sich in 111, aber das zweite Primä r-Code-Byte PC. _ß bleibt 000. Demzufolge sind die Sekundär-Code-Bits jeweils null und eins (Änderung und keine Änderung). Im Ausgabe.wort Nummer vier ist demnach das unveränderte Primär-Code-Byte PC. „ und die unveränderten ersten drei Daten-Bytes weggelassen.

Im Eingabewort Nummer fünf ist nur das erste und das dritte Daten-Byte verschieden und demzufolge ist der Primär-Code 0101111. Das stellt eine Änderung in jedem Primär-Code-Byte dar und demzufolge ist der Sekundär-Code 00. Deshalb we=rden PC₁ „ und die Datenbytes 1 und 3 in das Ausgabewort übernommen 1-6

und die Datenbytes 2, 4, 5 und 6 werden weggelassen.

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Im Eingabewort Nummer sechs unterscheidet sich nur das zweite Dalenbyte von dem entsprechenden Byte des davor liegenden Wortes. Demnach wird der Primär-Code von 0101111 in 101111 verändert. Es verändert sich also nur das Primär-C ode-Byte PC₁ „. Damit ist der Sekundär-Code 01 und nur PC _ und das Daten-Byte 2 werden mit LD, ND und SC in das Ausgabewort Nummer sechs übernommen.

In allen Ausgabewörtern eins bis acht ist das zweite Bit (ND) oder das "Keine-Daten-Bit (wenn es eins ist) oder das Synchronisationsbit (wenn es null ist) im Null-Zustand. Dieses Bit zeigt also an., daß der Datengeber im Augenblick Daten in ausreichender Menge abgibt, um genügend Daten an den Bandspeicher abzugeben* In allen Wörtern außer dem Wort Sechs ist das erste Bit (LD), das auch verlorene Daten genannt wird null und zeigt somit an, daß eine Kontinuität zwischen allen Wörtern außer den Wörtern Sechs und Sieben besteht. Das LD-Bit in Wrt Nummer sechs zeigt den Verlust (das Weglassen) eines oder mehrerer 24 Bit-Datenwörter am Datengeber an, was den Zweck hatte, mit der Aufnahmegeschwindigkeit des Ausgabespeichers 6 Schritt zu halten. Dieser wurde offensichtlich durch die Liefergeschwindigkeit des Datengebers 1 zu der Zeit als das Wort Nummer sechs angeliefert wurde, überfordert. Somit wurde ein gleichmäßiger Fluss von Bits zwischen dem Datengeber 1 und dem Ausgabespeicher 6 aufrechterhalten und durch Untersuchung der Wörter Sechs und Sieben ist es, wenn diese wiederhergestellt werden, möglich, die fehlenden Wörter zu interpolieren.

Die Eingabewörter Nummer sieben und Nummer acht sind gleich dem Eingabewort Nummer sechs. Somit ändert sich im Wort Nummer sieben das zweite Primär-Code-Bit PC2 vom Zustand null in den Zustand eins und der Sekundärcode bleibt 01. Deshalb ist nur das erste Primär «Code-Byte im Ausgabewort Nummer sieben enthalten. Im günstigen Fall bleibe« das Eingabewort Nummer acht und sein zugeordneter Primär-Code beide unverändert und deshalb enthüll das Ausgabewort Nummer acht nur LD, ND und die Sekundär-Code-Bits, so daß sich die Bitfolge 0011 ergibt.

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"Beim in Tabelle 1 dargestellten Ausführungsbeispiel enthalten die acht Kingabewörter insgesamt 8 χ 24 = 192 Datenbits, während die entsprechenden ■ acht Ausgabewörter irisgesamt nur 28 + 10 + 34 + 19 + 18 + 11 + 8 + 4 * 131

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Bits enthalten. D. h, eine Verminderung der Bitzahl um 61 oder im Durchschnitt eine Verminderung von 7/625 Bits pro Eingabewort.

Für den speziellen betrachteten Fall hat es sich gezeigt, daß es güifstiger ist, die aus dem Ausgabespeicher 6 entnommene" Information mittels einer programmgesteuerten Vielzweckdatenverarbeitungsanlage herzustellen, statt einSpezialgerät zu verwenden, weil im allgemeinen die Wederherstellung ohne den Datengeber und die Zeitsteuerung des Ausgabe Speichers 6 erfolgen. Im allgemeinen wird es auch nicht immer nötig sein, alle gespeicherten Daten wiederherzustellen, weil im allgemeinen einige der ursprünglichen Eingabedaten nicht von Interesse sind. Nimmt man zum Beispiel an, daß die Eingabedatenwörter Befehle eines Programmes darstellen, das einen Datengeber-Computer steuert, .und daß es erforderlich ist, diese Befehle aufzuzeichnen, wie sie ausgeführt wurden, so daß die Aufzeichnung später zur Fehlersuche oder zur Überprüfung der "Wirksamkeit des Programmes ausgenutzt werden soll. In diesem Fall.ist es erwünscht, alle Befehle im verdichteten Format zu speiehern, und es ist nur erforderlich, nur Fehler verursachende Abschnitte des Programms, z. B. einen Abschnitt, der ein Unterprogramm darstellt, und der mehr als die erwartete Computerzeit verbraucht. Es wäre deshalb sehr teuer, eine Spezialschaltung zu verwenden, die die verschiedensten Datenwiederherstellungsarten beherrschen müßte, und die je nach den speziellen Umständen spezielle Zusätze benötigen würde. Dagegen arbeitet die in den Fig. 1-7 dargestellte Schaltung bei den verschiedensten Arten von Datengebern und den verschiedensten Arten von-Ausgabespeichern zuverlässig. Das Wiederherstellungsprogramm ist in Fig. 1 schematisch durch den Block 8 dargestellt. Die Verbindung zwischen dem Ausgabespeicher 6 und diesem Programm wird durch eine gestrichelte Linie 9 schematisch dargestellt. Wsentliche Elemente, odor Schritte in dem.Wiederherstellungsprogramm sind in Blockform in den KL·. 8λ und 8h dargestellt und werden später beschrieben. Die Einzelheiten der Blöcke., der Fig. 1 werden nachfolgend in verschiedener Ausführlichkeit'beschrieben.,

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Codierer

In den Pig* 2 und 3 ist der in Fig. 2 mit 3 bezeichnete Codierer dargestellt, der die primären und sekundären Daten des Steuercodes erzeugt. Die 24 Bit-Eingabedatenwörter werden parallel über die Leitungen 15 und IG in ein 24- - stufiges Pufferregister 17 eingegeben» Jede solche Übertragung wird durch einen Übertragungstorimpuls gesteuert, der über die. Leitung 18 zu "einem vorherbestimmten Zeitpunkt der auch die Übertragung des gleichen Datenwortes durch die Zusammenführungsschaltung 4 folgt. Die sechs 4-Bit-Bytes jedes augenblicklichen und vorhergehenden Eingabedatenwortes (d.. h. die Eingangssignale und die Ausgangssignale des Registers 17) werden jeweils sechs gleichen Datenbytevergleichern 19 zugeführt, von denen einer mit 20 bezeichnet m Fig. im Detail dargestellt ist.

Jeder Datenbytevergleicher (FIg, 3)besteht aus vier inversen Exklusiv Oder-Schaltungen 21 - 24 einer Und-Schaltung 25, deren vier Eingänge mit den vier Ausgängen der Schaltungen 21 - 24 verbunden sind. Jede inverse Exklusiv-Oder-Schaltung besteht wie 26 in Fig. 3 zeigt, aus einer Und-Schal- tung 27, zwei Oder-Schaltungen 28 und 29 und einem Inverter 30. Wenn man die Eingangs signale zur Schaltung 2G mit A und B bezeichnet, so stellt das Ausgangssignal 31 a χ b + a χ bdar (d. h. das Ausgangssignal 31 ist eins, wenn und nur wenn a und b gleich sind). Da die Ausgangssignale der Schaltungen 21 und 24 zusammen der Und-Sehaltung 25 zugeführt werden, ist das PC-Ausgangsbit des Vergleichers 20 eins, wenn und nur wenn alle vier Paare der Exklusiv-Oder-Bingangs.signale gleich sind und demnach sind auch die sechs PC-Bitausgangssignale auf der Leitung 32 (Fig. 2.) jeweils eins, wenn und nur Wenn die zugeordneten verglichenen 4-Bit-Datenbytes gleich sind, im anderen Fall sind sie Null.

Jeder Sechs-BiU-Primär-Code auf der Leitung 32 wird paraEel zu der in Fig. gezeigten Zusammenfiihrungsschaltiing und zu einem Sechs-Bit-Pufferregister 33 'unter der Steuerung eiiies Torsignales, das auf der Leitung 34 zugeführt wird,- weit&rgeleitcii. Somit stellen die Eingangs«-und Ausgangssignale des

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Registers 33, die unmittelbar vor den Torsignalen auftreten, den Primärcode dar, der aus zwei aufeinanderfolgenden Datenwörtern abgeleitet ist. Die Eingangssignale und die Ausgangs signale des Registers 33 werden in zwei Drei-Bit-Bytegruppen durch zwei Primär-Code-Vergleicher 35 verglichen. Die zwei Ausgangssignale dieser Vergleicher, die unmittelbar vor den Torimpulsen bei 34 auftreten, stellen den Sekundär-Code dar. Die Primär-Code-Byte-Vergleicher sind alle gleich und sind so aufgebaut, wie die Schaltung 36 ini^ig. 3.. Der Vergleicher 36 in Fig. 3 stimmt im wesentlichen mit dem Datenbytevergleicher 20 in der gleichen Figur überein, mit der Ausnahme jedoch, daß die erstere nur drei Paare von Eingängen hat und demzufolge nur drei inverse Exklusiv-Oder-Schaltüngen 37 - 39 hat, während die letztere davon vier besitzt. Demzufolge liefert die Und-Schaltung 40 des Vergleichers 36 als SC-Ausgangsbit eine eins, wenn und mir wenn die drei Paare von Eingängen jeweils gleich sind. >

Zusammenführungss chaltung

In der Schaltung der Fig. 4 werden die augenblicklichen Sekundär codes und ausgewählte Bytes des augenblicklichen Primär-Codes sowie Datenwörter zusammen mit der Koordinierungsinformation in Form der LD und ND-Bits vier bitweise in ein 48-stufiges Zusammcnführungsregister 50 mittels einer Löschschaltung- 51 verbunden. Die Löschschaltung 51 bewirkt, daß redundante 3-Bit-Primär-Code-Bytes und 4-Bit-Daten-Bytes beseitigt werden, so daß nur die Koordinierungsinformation die Sekundär-Code-Bits und nichtredundante Primär-Code-Bits und Daten-Bytes in dieser Reihenfolge in aufeinanderfolgende vierstufige Unterregister im Register 50 eingegeben werden."

Das Format und die Verarbeitung der Information, wie sie durch die Löschschaltung 5 1 gegeben werden, werden anhand der Tabelle 2 nachfolgend beschrieben werden.

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Tabelle 2

4-Bit-Datenbytes werden getrennt in aufeinanderfolgende vierstufige Unterregister des Registers 50 kommutativ in einem von zwei Zyklen eingegeben, Im Modus 1 (das "Keine Datensignal ist eins) sind die Eingabedatenpuffer 2 (Fig. 1) alle leer und können demzufolge keine Datensignale auf die Leitung

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15 geben. Infolgedessen werden die Eingangsschaltungen in der Löschschaltung 51 so gesteuert, daß nur die Leitungen LD» ND und SG der aus 26 Einzelleitungen bestehenden Eingangsleitung 15 während eines vollen Zyklus eines 22·« phasigen Taktzählers (AC) der in der Schaltung 7 (Fig. 1) enthalten ist, abgetastet. In diesem Modus werden durch die Bedingungen auf den'Leitungen LD, ND und SC durch die Schaltungen der Fig. 7 in jedem Zyklus des Taktzählers ein Nichtdateubyte 1111 in der Phase 1 des AC-Zyklus in die Ausgabeinformation gebracht und die Löschschaltung 51 wird für die übrigen 21 Phasen Im Ruhezustand gehalten, wobei nur ein 4-Bit-ITnterregister im Register

50 gefüllt wird.

Im Modus null (das "Keine Daten"-Signal ist null) wird der Taktzähler AC zyklisch durch alle Phaaen 1 - 22 hindurchgeschaltet und in den ungeradzahligen 1-17 dieser Phasen werden der Steuercode und die Datenbits in 4-Bit-Bytes in das Register 50 gebracht.

In der Phase 1 dieses Modus (AC.) setzt sich'das durch die Löschschaltimg

51 verarbeitete Byte aus dem LD-Bit, das entweder eins (verlorene Daten) oder null (nicht beachten) ist, abhängig davon, ob die dem jeweiligen Eingabewort folgenden Daten im Eingabepuffer 2 (Fig. 1 und 7) weggelassen wurden, mn die zeitliehe Steuerung zwischen der Zeitsteuerung des Datengebers 1 und dem Ausgabe«peicher C (Fig. 1 und 7), das ND-Bit (Synchronisations bit) das unverändert null ist und die SCl und SC2-Bits aufrechtzuerhalten..

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In der Phase AC3 wird die erste Bit-Position durch das "Nicht beachten"-Bit X eingenommen und die anderen drei Plätze sind für die ersten drei Prinmr-Codc-Bits PCI, PC2 und PC3. Auch in der Phase AC5 werden ein "Nicht beachten"-Bit X und die letzten drei Primär-Code-Bits PC4* PC5 und PCfJ verarbeitet.

■In den Phasen AC7, AC9, ACIl₁ ACX3, AC*15 und AC17 werden die -sechs Bytes der Eingabedaten nacheinander verarbeitet.

Mit Ausnahme der "Keine Daten" und der Mode-Null-Sekundär-Code-Bytes werden in jedem Zyklus des Zusammenführungstaktzählers Bytes selektiv ausgelassen oder in Übereinstimmung mit dem Wert der SC und PC-Steuercodebits übertragen. Jedes zu übertragende Byte wird in eines von 12 vierstufigen Unterregistern des Registers 50 eingespeichert. In Übereinstimmung mit jeder solchen Übertragung wird ein Formatbit parallel in eine von 12 entsprechenden Stufen des Formatregisters 52 über die aus 12 Einzelleitungen bestehende Leitung 53 eingegeben. Das Formatbit ist eins, -wenn das übertragene Byte nur drei Bits nutzvoller Information enthält, d. h. wenn das erste Bit ein "Nicht beachten"-Bit (d. h. ein Null-Bit in der Phase ACl ist · oder irgendeinen Wert X in der Phase AC3 oder AC5 hat). Im anderen Falle ist das Format-Bit null. ~

Die Ausgangssignale des Formatregisters definieren also das Format der Information, die in den 12 entsprechenden vierstufigen Unterregistern des 48-stuügen Formatregisters 50 enthalten sind. Abtastschaltungen, die in Fig. (> dax'gesteilt sind ( und nachfolgend beschrieben sind) nutzen diese Information aus'und bewirken eine weitere Reduzierung der Ausgabeinformation, während sie zyklisch die Ausgänge der Register 50 jeweils ein Bit zu einer Zeit abtasten, indem sie die "Nicht beachten"-Bits X der drei Bit-Bytes unterdrücken. Wie in Fig. 6 weiter gezeigt, werden die vom Formatregister 50 abgetasteten Ausgabebits nacheinander in 8 sechsstufige Pufferregister gebracht, von wo sie direkt in parallelen G Bitzeichengruppen in sechs entsprechende Spuren einer "Magnetbandaufzeichnung gebracht werden.

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ZnsammenführungsschaUung - Einzelheiten

In Fig. 5 sind Einzelheiten der logischen Schaltung der P'ig. 4 dargestellt. DU' Verbindungsschaltung 60 verbindet wahlweise 4 von 34 Eingängen zu einem 4-Drahtausgang 61 in einem vorbestimmten Abtastzyklus. Die Signale auf dem Ausgang 61 werden über eine Verbindungsschaltung 62, die die Signale auf 4 Eingangsleitungen in Signale auf 4 von 48 Ausgangsleitungen umw anclelt, aufeinanderfolgend' ausgewählten 4-stufigen Unterregistern eines Zusammeiiführungsregisters 50 zugeführt. Gleichzeitig mit jeder Signalübertragung in das Register 50 überträgt eine Verbindungsschaltung 64, die ein !eingangssignal auf einer Eingangsleitung in ein Ausgangssignal auf 12 Leitungen umwandelt, ein Formatsignal in eine entsprechende von 12 Stufen eines Formatregisters 52.

hl die Schaltung 60 werden horizontal von links Informations signale und vertikal Torsignale eingegeben. Die SC und PC Steuercodebits werden sowohl als horizontale Informationseingänge über die Leitungen 66 und als vertikale Steuereingänge über die Leitung 67 in die Schaltung 60 eingegeben. Die Schaltung 60 besteht aus 34 UND-Schaltungen, 9 Invertern und 4 ODER-Schaltungen. Die 34 UND-Schaltungen, die die Bezeichnungen 71 bis 75 führen, sind in 7 Gruppen zu je 4 Schaltungen und 2 Gruppen von je 3 Schaltungen angeordnet. Von diesen Gruppen sind nur 4, nämlich 71, 72, 73 und 75 in der Zeichnung im einzelnen dai-g.esteilt. Die 5 fehlenden Gruppen von UND-Schaltungen sind s ehe mat ΐ sch durch die Punkte bei 74 angedeutet« 4 UND-Schaltungen 71 verbinden bei bestimmten Bedingungen die LD, ND, SCl und SC2 Bitsignale mit entsprechenden Leitungen einer aus 4 Einzelleitern bestehenden Leitung 77.

Drei UXD-Schalttingen 72 verbinden unter betimmten Bedingungen die Bits co

° PCI bis PC3 mit entsprechenden Leitungen auf einer aus 3 Leitern bestehenco

den Leitung 78. Drei Und-Schaltungen 73 verbinden bei bestimmten Bedin- '

CO ' ■..-·■

^ gungen PC4 bis PCö mit entsprechenden Leitungen auf einer aus drei Einzel-—' leitern bestehenden Leitung 7^. 4 UND-Schaltungen in jeder von 5 Gruppen, cr> die mit dem Bezugs·.;eichen 74 gekennzeichnet sind, verbinden bei entspre-

chenden Bedingungen ihi-e Eingänge (das 1. 2, 3». 4 und 5. Datenbyle) mit 5 entHpreehenden Leitungen 80, die jeweils 4 Einzelleiter aufweisen Schließ-

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lieh verhindert 4 UND-Schaltungen 75 bei bestimmten Bedingungen ihre Eingänge (das 6. Datenbyte) mit der Leitung 81, die ebenfalls 4 Einzelleiter aufweist. '

Die 2 Sekundär- und 6 Primär-Code-Bitleitungen aus der Steuerleitung 67 sind mit jeweils 8 Invertern verbunden, welche die Bezu'gszeichen 82 bis 84 tragen. Die Ausgangssignale dieser Inverter werden als Steuereingangssignale den zugeordneten 8 UND-Schaltungen 72 bis 75 zugeführt. Für die Zeitsteuerung werden die 9 ungeradzahligen Phasenausgangssignale von 1 bis 17, die mit ACl, AC3 .. · AC17 bezeichnet sind und von einem Zähler AC (Fig. 7), der 22 stabile Zustände aufweist, herkommen, zugeordneten 9 Gruppen von Torschaltungen 71 bis 75 zugeführt. Somit werden während der Umschaltung des Zählers AC mit 22 Zuständen die 9 Gruppen von Und-Schaltungen 71 bis 75 nacheinander adressiert,

Die 34 Einzelleitungen auf den 9 Leitungen 77 bis 81 werden auf eine aus 7 Ein-^ zelleitungen bestehende Leitung 86 und 3 Leitungen 87 bis 89 mit je 9 Einzelleitern gemäß dem folgenden Plan umgeleitet. Die Leitung, welche das durch eine Torschaltung hindurchgelassene Bit LD auf der Leitung 77 und die Leitungen, die das erste von 4 Bits in jedem durch eine Torschaltung hindurchgelassenen Datenbyte führen, werden in der Leitung 86 vereinigt. Die Leiter, welche in der Leitung 77 das ND-Bit in der Leitung 78 das PCI-Bit in der Leitung 79 das PC4-Bit und die zweiten Bits der 6 Datenbytes in den Leitungen 80 bis 81 führen, werden in der Leitung 87 vereinigt. Die Leiter, die die Signale SCl, PC2, PC5 und das dritte Datenbit jedes Datenbytes führen, werden in der Leitung 88 vereinigt. Schließlich-werden die Leiter, die die Signale SC2, PC3_# PC6 und die vierten Bits jeden Datenbytes führen, in der Leitung 89 vereinigt.

Die Leitungen 86 bis 89 führen jeweils zu einer von 4 UND-Schaltungen, die alle mit 90 bezeichnet sind. Die 4 Ausgänge dieser ODER-Schaltungen werden als Leitung 61 zu der Verbindungsschaltung 62 geführt, welche 12 Gruppen von nicht gezeigten UND-Schaltungen, 4 UND-Schaltungen jeder Gruppe, enthält. Die 12 Gruppen von UND-Schaltungen in der Verbindungsschaltung 62 werden nacheinander zyklisch durch entsprechende Ausgangssignale ARIC 1 bis 12 eines 12-stufige η Eingabe zähle rs ARIC für die Zusammenführungs schaltung

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in Fig. 7 vorbereitet. Der Eingabe-Zähler ARIC wird nur dann weiterge.schaltet, Wenn ein nichtredundantes Infornnationsbyte über die Verbindungsschaltung 62 (d. h. nach jedem Impuls AC 1 und nach ungeraden Impulsen AC3 bis 17) zugeführt wimle. Wenn ein redundantes Hyte (SC oder PC Steuerleitung auf 1) durch den AC-Znhler adressiert wird, so notiert die Verbindungsschaltung 02 mir die Zeit, in ihrer gegenwärtigen Position aber sie läßt die Information nicht hindurch. Soinit werden, da die 12 Gruppen von Ausgangssignalen der Verbindungsschaltung 62 mit je einem von 12 4-stufigen Unterregistern des Registers 50 verbunden sind, nur die nichtredundanten Informationsbytes aufeinanderfolgend im Register 50 abgespeichert.

In entsprechender Weise werden 12 UND-Schaltungen (nicht dargestellt) innerhalb der Ve rbihdungs schaltung 64 durch je eines der Signale ARIC 1 bis 12 gesteuert, um ein Signal von einer Eingangsleitung 94 zu einer von 12 Ausgangsleitungen 95 zu übertragen. Die Leiter 95 führen zu Eingängen des 12-stufigen Formatregisters 52. Die Ausgänge dieses Formatregisters sind mit FRl bis 12 bezeichnet. Das Signal auf Leitung 94 ist durch die Schaltungen 96 bis 99 wie folgt bestimmt. Die Eingangs signale zur UND-Schaltung 96 sind das Signal ACl und dessen Komplement aus dem Zähler für die Zusammenführungsschaltung und den Signalen LD nicht des LD-Bit-Signals. Die UND-Schaltung 98 wird durch AC3 und das Ausgangs signal SCl nicht des Inverters 82 gesteuert und die UND-Schaltung 99 wird durch AC5 und das Ausgangs signal SC2 des Inverters 82 gesteuert. Die Signale SCl, SC2 und LD bleiben während eines wesentlichen Teiles jedes Zählzyklus konstant, ,aber werden somit jeweils nur an den Zählsteilen ACl, AC3 und AC5 geprüft. Bei dem Beispiel der Tabelle 2 wird es nunmehr klar, daß ein 1-Signal gemäß den Bedingungen zur Leitung 94 zu den Zeiten ACl, AC3 oder AC5 übertragen wird, wodurch die Übertragung eines 3-Bit-Bytes über die Schaltung 60 gekennzeichnet wird, wenn keine Daten zur Zeit ACl verloren gegangen sind, oder wenn das sekundäre Code-Bit SCl oder SC2 zur Zeit ÄC3 oder AC5 null ist. Andernfalls bleibt das Signal auf Leitung 94 null. Damit wird das Formatbit, das im Formatregister 52 gespeichert ist, nur eine

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Eins sein, während ein 3-Bit-Byte (PCI bis 3, PC4 bis 6 oder ein Synchronisierungsbit LD und SC12) gleichzeitig über die Verbindungsschaltungen (50

■ und 62 übersetzt wird.

Pufferung der Ausgabeinforrriatioi en und Formatverdichtung

We aus Fig. 6 hervorgeht, fließen die Informationen vom Ausgang ties Zusammenführungsregisters 50 über eine Verbindungsschaltung 110 mit 48 Eingängen und einem Ausgang, eine Verbindungsschaltung 111 mit einem Eingang und 6 Ausgängen, eine Auswahlschaltung 112 und eine Verbindungsschaltung 113 für "6 zu 6 aus 48" in eins von 8 sechsstufigen Ausgabepufferregistern, die durch das Symbol 114 dargestellt sind. Jedes Ausgabepufferregister kann daher ein parallel auf 6 Spuren des Ausgabebandes aufzuzeichnendes 6-Bit-Zeichen speichern. Die Ausgangssignale der Register 114 gelangen über eine Verbindungsschaltung 115 für "G aus 48 zu 6" direkt in den Bandspeicher 6 (Fig. 1,) und zwar . über die aus 6 Leitungen besfdiende Sammelleitung 116. Die Verbindungsschaltungen 113 und 115 mit je 8 Stellen werden in relativ asynchronen zyklischen Folgen abgestastet durch die zyklischen Zähl signale BRIC (für "Buffer Read In Count") und BROC (für "Buffer Read Out Count"), die über 8-adrige Steuersammelleitungen 11.8 bzw. 119 geleitet werden. Die Verbindungsschaltung wird zyklisch durch 6 von 15 Zählsignalen TRIC (für "Tape Read In Count") abgetastet, die auf 120 gegeben werden, und die Schaltung 110 wird zyklisch durch 48 Zählsignale AROC (für "Assembly Read Out Count") 0-47 abgetastet, •wie es bei 121 angedeutet ist. Gemäß Fig. 7 und der nachstehenden Erläuterung dienen die Ausgangssignale des Formatregisters 52 zur Steuerung des Fortsehaltens von TRIC an den "Uninteressant"-Abtaststellen der Verbindungsschaltung 110. Tatsächlich wird jeder TRIC-Impuls, der ein "Uninteressant"-Bit aus dem Zusammenführungsregister 50 in eins der Bandpüfferregister weiterleiten könnte, unterdrückt/ und dadurch wird das Fremdbit aus dem Strom von Ausgabeinformationen gelöscht. Bezüglich der Besprechung von Tabelle 2 und Fig. 5 sei darauf hingewiesen, daß solche Fremdbits mit denjenigen koinzidieren, die bei den AC-Zählständen AC₁, AC_ und AC- bedingt

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in das Zusammenführungsregister 50 eingegeben werden.

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¹ Daher. mUsHtrn die Schal Lungen 110, 111 und 113 so arbeiten, duß die dot-He ihe nach den Inhalt des Zusammenführungsregisters 50 bitweise in aufeinanderfolgende Stufen des Bandpufferregisters 114 übertragen, wobei Frerndbits unter der Steuerung der Ausgangssignale des Formatregisters bedingt übersprungen werden. ·

Zeitliche Steuerungen ^!

W ic .aus Fig. TA und 7B hervorgeht, werden alle vorstehend genannten Operationen wie folgt gesteuert und koordiniert: In Fig. 7A ist das in Fig. 1 allgemein dargestellte System detaillierter veranschaulicht, und zwar sind hier · die vorstehend beschriebene Codiereinrichtung 3, die Zusammenführungssehal-.tung 4, der Äusgabepuffer 5 und der Bandspeicher 6 als Kästen dargestellt, während andererseits der Eingabepuffer 2 und die Koordinierungssteuerungen 7 genauer veranschaulicht sind.

Der Eingabepuffer 2 besteht wie Fig. 7B zeigt, aus einer Verbihdungsschaltung 141 für "26 zu 26 aus 156", 6 26-stufigeη Eingabepufferregistern 142 und einer

V erbindungs schaltung 143 für "26 aus 156 zu 26". Die Inforim tionen werden in aus 26 Bits bestehenden Gruppen aus der 24-adrigen Quellendaten-Sammelleitung 144, der "Verlorene Daten"-Eingangsleitung 145 (LD) und der "Keine Daten"-Leitung 146 (ND) entnommen und nacheinander durch die Verbindungsschaltung 141 in die 26-stufigen Eingangspufferregister 142 übertragen. Die

V erbindungs schaltung 141 wird durch 6 einander ausschließende Eingabezählsignale RIC_{1 R} gesteuert. Die in den Pufferregistern enthaltenen Informationen werden in zyklischer Folge zu der 26-adrigen Ausgabesammelleitung 15 über die Verbindungsschaliungen 143 übertragen, die durch 6-Entnahmezälilsignale HOC- gesteuert werden. Weiterhin werden, wie es in der Besprechung von Fig. 2 bis 6 vorstehend erläutert worden ist, die Daten durch den Codierer 3 (Fig,, 2,) codiert, durch die Zusammenführungsschaltung 4 (Fig. 5), die wahlweise aus 3 Bits bestehende Primärcodebytes aus 4 Bits bestehende Datenbjftes unter der Steuerung der Sekundär- und Primärsteuercodes

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ausscheidet, zusammengeführt und in Einheiten zu je 6 Bits, die einer wiihlweiKi-n Löschung (Formatverdichtung) von "Uni.eressant"-Bits unterzogen werden, über die in Fig. G dargestellten Ausgabedatenpuffer' 114 in den Band-.spcidier G übertragen. ·

Die Zeitsteuerungseinrichtungen, die die Auswahl und Übertragung von Daten aus der 26-adrigen Eingabesammelleitung (144-146) zu der 6-adrigen Ausgabesammelleitung (150) in. zueinander asynchronen Zyklen steuern, bestehen aus dem Eingabezähler (RIC) 151, dem Ausgabezähler (ROC) 152, dem Zusammen-, führungszähler (AC) 153, dem Zusammenführungseingabezähler (ARtC) 154, dem Zusammenführungsentnahmezähler (AROC) 155, dem Bandeingabeziihler (TRIC) 156, dem Puffereingabezähler (BRIC) 157 und dem Pufferentnahmezähler (BROC) 158. Darüber hinaus steuern ein Zeichenzähler 159 und ein Wrtzähler 160 die Umordnung der in eine kompakte Form gebrachten Bandaufzeichnungen in Blocks zu je 4098 6-Bit-Zeichen, von denen die letzten drei die Zahl der nichtverdichteten Wörter darstellen, die den ersten 4088 6-Bit-Zeichen des verdichteten Blocks entsprechen. Bei der Rekonstruktion jedes Blocks kann also die Gültigkeit der rekonstruierten Daten in einfacher Weise dadurch geprüft werden, daß die aligezeichnete Zahl von Wörtern (Zeichen 4096 - 4098) mit der tatsächlichen Zahl von rekonstruierten Wörtern, die erlangt wird, verglichen wird.

Die drei Paare von bedingt weitergeschalteten Taktzählern RIC und ROC, ARIC und AROC, BRIC und BROC führen bezüglich der durch die Schaltungen 2-5 fließenden Informationen entgegengesetzte Funktionen aus. Das heißt, die bedingt weitergeschalteten 6-stufigen Zähler RIC und ROC steuern die Eingabe' von Informationen in die bzw. die Entnahme von Informationen aus den 6 26-stufigen Eingabepufferregistern 142; der 12-stufige Zähler ARIC und der 48-stufige Zähler AROC steuern die Eingabe von Informationen in das bzw. die Entnahme von Informationen aus dem Zusammenführungs register 5.0 (s. Hg. 5 und 6) und die 8-stufigeπ Zähler BRIC und BROC steuern die Eingabe von Informationen in die bzw. die Entnahme- von Informationen aus den 8 ftetufigen Band-

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pufferregistern 114 (Fig. G). Da diese Zählerpaare nicht zueinander »syncliron sind, ist ein besonderes Eingreifen immer dann erforderlich, wenn dor eine den anderen überholt, damit die Informations folge In dem Ausgabestrom und damit die Rekonstruierbarke.it der verdichteten Informationen erhalten-bleiben. Für jedes Zählerpaar sind daher "Renn"-Überwachungsschaltungen vorgesehen, die feststellen, ob Überholbedingungen bevorstehen, und diese verhindern. Für das Zählerpaar RIC und ROC besteht die entsprechcinde "Renn"-Überwachungsschaltung aus den beiden Und-Schaltungen 170 und 171, für ARIC und AROC ist die Überwachungsschaltung 172 vorgesehen, und für das Paar BRIC und BROC ist die entsprechende "Renn"-Überwachungsschaltung mit bezeichnet.

Die Zähler AC, ARIC, AROC und TRIC zählen bedingt die 2-MlIz-Taktimpulse CC, die auf der Sammelleitung 175 erscheinen. Die Phasenpeiler 176 und 177 unterteilen jeweils die Taktimpulse CC in ungerad- und geradphasige Impulse, so daß die Zähler AC und TRIC mit einer Ilöchstfrequenz von 4 Milz und die Zähler ARIC und AROC mit einer Ilöchstfrequenz von 2 Milz weitergeschaltet werden. Der Zähler BRIC wird für jeden Umlauf des Zählers TRIC einen Schritt weitergeschaltet, falls aus dem Bandspeicher kein "Aufzeichnungs· Ende"-Signal (EOR) kommt* Bei jedem Schritt TRIC₁ „ des'Zahlers TRIC wird

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also die Und-Schaltung 178 durch EOR und TRIC _Q in den Stand gesetzt, Zäh-

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ler BRIC zu betätigen. Ebenso wird der Zähler ROC für jeden Umlauf des Zählers AC einmal betätigt über die zwischen AC und den Weiterschalt-

., zu

eingang von ROC liegende Und-Schaltung 179, die mir betätigt wird, wenn auf Leitung 180 kein "Keine Daten"-Signal vorliegt. Der Wortzähler IGO schaltet für jeden Umlauf von Zähler AC (zur Zeit AC.) je einmal weiter, und der Zähler RIC schaltet bedingt weiter auf Taktimpulse hin , die von der Datenquelle 1 (Fig. 1) geliefert und durch die Verzögerungsschaltungen 182 und 183 verzögert werden, wenn die Und-Schaltung 184 durch das Nichtvorliegeu eines Ausgangsimpulses aus der Oder-Schaltung 185 vorbereitet ist. Schließlich werden der Zähler BROC und der Zeichenzähler 149 (CRC) auf Bandzcit-Impulse TC hin weltergeschalteL, die vom Speicher 6 auf Leitung 187 synchron mit der Speicherung von G-Bit-Zeichen auf dem Band abgegeben werden.

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Beginnend am Eingabeende wird die Steuerung des Flusses von Signaion von den Sammelleitungen 144 bis 146 zur Sammelleitung 15 wie folgt bewirkt: Zu Beginn jeder Aufzeichnung werden die Zähler RIC und ROC in den Zustand RIC₁ bzw.

^₁ gebracht und ermöglichen dadurch den Anschluß der Leitungen 144 bis 14G an die Eingänge eines ersten 26-stufigpn Registers 142 und der Leitungen 15 an die Ausgänge desselben Registers. Die Ausgangsverbindungen werden bedingungslos hergestellt, und die Eingabedatenverbindungen werden nur dann hergestellt, wenn ein Taktimpuls aus der Datenquelle über die Und-Schaltung 190 zu der Verbindungsschaltung 141 gelangt. Eine sperrende Steuerung der Und-Schaltung 190 erfolgt durch ein "Voll"-Ausgangssignal aus der Und-Schaltung 170, die an die Ausgänge der ND-Bit-(Kennzeichen-Bit)-Speicherstufen aller Register 142 angeschlossen ist. Wenn diese Stufen gleichzeitig "O"-Kennzeiehenbits enthalten, gibt die Und-Schaltung 170 ein "Voll"-Signal ab. Wenn die gleichen Stufen gleichzeitig "l"-Kennzeichenbits enthalten, erzeugt die Und-Schaltung 171 ein "Leer"-Signal. Kennzeichenbits "θ" werden immer dann eingeführt, wenn Quellendaten von den Leitungen 144 aus über die Verbindungsschaltung geleitet werden, und Kennzeichenbits "l" werden unmittelbar vor Zustandsänderungen des Zählers ROC bei AC eingeführt.

Solange also kein "Voll"-Zust and besteht, werden die Schaltungen 141 von dem Taktgeber betätigt und übertragen Daten von der Sammelleitung 144 aus in entsprechende Stufen der Register 142, die entsprechend dem Zustand des Zählers RIC- ausgewählt werden, und während des Umlaufs des Zählers AC werden die Register 142 der Reihe nach entleert.

LD-Bits Werden bedingungslos durch den Taktgeber aufgesetzt und durch die Verzögerungsschaltung 182 verzögert, so daß selbst dann, wenn eine Datenübertragung durch das Bestehen eines "Voll"-Zustandes verhindert wird, ein LD-BiI in ein entsprechend dem Zustand des Zählers RIC ausgewähltes Register 142 eingeführt wird. Das so eingestellte LD-Bit ist 1 oder 0 in Abhängigkeit davon, ob ckis Ausgangs signal der Und—Schaltung 170 einen "Voll"-Zustaml anzeigt oder nicht, da der LD-Bit-Eingang direkt an den "Voll"-Au«gang an-

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geschlossen ist. Die? Wirkung eines "Voll"-Aüsgangssignäls wird auf dem Wege von der Und-,Schaltung 170 zur Oder-Schaltung 185 durch eine dazwischengeschaltete Verzügexmngsschallung 191 so verzögert, daß eine durch ein "Voll"-Signal auf die RIO-Emgabei.or.schaltung 184 ausgeübte sperrende Steuerung bis nach dem Zeitpunkt verzögert wird, wenn der Taktimpuls, der das entsprechende LD-BiI 1 eingegeben hat, den Zähler RIC weitergcschalfet hat. Der Zähler RIC schaltet also schrittweise weiter, bis alle Puffer-Register 142 besetzt sind, und kommt zum Stillstand in dem Zustand, der der Position des nächsten zu füllenden Registers entspricht.

In gleicher Weise schaltet der Zähler RIC bei jedem AC -Impuls einen Schritt weiter, bis alle 6 Kennzeichenstufen im Register 142 gleichzeitig auf 0 stehen (leer), _t Wenn dies eintritt, wird ein Flipflop 193 eingestellt und zeigt damit "Keine Daten" an. Das Flipflop 193 wird rückgestellt durch ein AC₀₁ Signal, falls das Einstellausgangs signal der Und-Schaltung 171 sich geändert hat. Der Zähler ROC zählt daher weiter, bis in den Puffer-Registern142 keine Daten mehr zur Verfügung stehen, gelangt dann zum Stillstand unter Hinweis auf das nächste mit Daten zu füllende Register und nimmt den Zählvorgang bedingt wieder auf, wenn der Zähler AC, der, wie noch gezeigt werden wird, unter gewissen Umstanden der sperrenden Steuerung durch ein "Keine Datensignal unterworfen ist, wieder zu zählen beginnt. Tatsächlich wird also immer dann, wenn die Zähler RIC und ROC in entsprechenden Zuständen sind (RlC. = ROC), der Zählvorgang entweder von RIC.oder von ROC unterbrochen in Abhängigkeit davon, ob ku dem betreffenden Zeitpunkt die Register 142 alle voll bzw. alle leer sind.

Nun sei der Codierer 3 betrachtet (s. Fig. 2 und 7). Datenausgangssignale auf

der Sammelleitung 15 werden von AC, _n eines AC-Umlaufs bis AC. _o des nach-- ° la Io

sten Umlaufs konstant gehalten, und Steuer-Codeausgangssignale auf der 8-adrigen Sammelleitung 195 werden von AC „.eines AC-Umlaufs bis AC des ^nächsten Umlaufs konstant gehalten. Das Signal AC_{1 r} wird bedingt durch die Und-Sehal'tung 196 (Fig. 2) geleitet, um die Primärcode-Pufferregisler 33

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(Fig. 2) rückzustellen, und AC₁₇ wird bedingt durch die Und-Schaltung 197 geleitet, um einen neuen Primärcode von der Sammelleitung 32 (Fig. 2) aus in das Register 33 zu übertragen. AC „ wird bedingt durch' die. Und-Schaltung (Fig. 2) geleitet, um das Pufferregister 17 rückzustellen, und AC _ wird bedingt durch die Und-Schaltung 199 geleitet, um nejue Daten in das Register 17 einzuführen. Die Und-Schaltungen 196 bis 199 sind alle einer sperrenden Steuerung durch ein "Keine Daten"-Ausgangssignal aus dem Flipflop 193*unterworfen. , Daher wird gegen Ende {AC ) eines AC-Zählumlaufs der laufende Primärcode im Register 33 als der alte Primärcode gespeichert, und zur Zeit AC₁₀

werden dann die dem neu gespeicherten Primärcode entsprechenden alten Daten in das Register 17 unter der Voraussetzung eingegeben, daß das Flipflop 193 nicht das "Keine Daten"-Signal abgibt, d. h. unter der Voraussetzung, daß dann nicht alle Register 142 leer sind.

Falls also vor AC₁ „ eines AC-Zählumlaufs (Also vor AC. desselben Umlaufs, da die Kennzeichenrückstellung bei AC₁ _ erfolgt) ein "Keine Daten"-Signal '

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vorliegt, behalten die Register 33 und 17 ihren jeweiligen Inhalt für die Dauer eines weiteren AC-Umlaufs bei. Unter den gleichen Bedingungen wird jedoch Zähler ROC zur Zeit AC_0n nicht weitergeschaltet, und daher bleiben die D.aten auf der Sammelleitung 15 für die Dauer eines weiteren AC-Umlaufs unverändert. Die Primär.code-Ausgangssignale für den nächsten AC-U miauflauten also 111111. Auf ein ND-Bit 1 hin wird also das Sekundär-^Code -Ausgangssignal durch nicht dargestellte Mittel für die Dauer des folgenden AC-Umlaufs auf 11 eingestellt. Zur Zeit AC_1n werden die LD- und ND-(Kennzeichen)-Bits in dem zuletzt adressierten Register 142 beide auf 1 gestellt. Für jeden AC-Umlauf, während dessen ein "Keine Daten"-Signal vorliegt, sind also die LD-, ND-, SC- und PC-Eingangssignale für die Zusammenführungsschaltung 4 alle 1-Bits. Es läßt sieh also leicht beweisen, daß nur Torschaltungen 71 (Fig. 5) in der Verbindungsschaltung 60 (F-ig. 5.) der Zusammenführungsschaltung 4 während des folgenden AC-Umlaufs (genau zur Zeit AC₁) erregt werden muß, und daß ' daher zur Zeit AC₁ die Leitungen 61 alle 1-Bits führen und bei den anderen AC-Phasen die Äusgangssignale auf 61 O-Bits sind. Wie man aus den ITingangs-

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Signalen für die Und-Schaltung 200 (Pig. 7) schließen kann, wird Zähler ARIC bedingt durch die Impulse weitergeschaltet, welche AC in geradzahlige Zustände· weiterschalten, und zwar je nach den Werten bestimmter SC- und PC-Rit.s.bei bestimmten der ungeradzahligen Zustände von AC₁ insbesondere der ungei*adzahligen Zustände AC bis AC _ (oder kurz der Zustände AC₀. · j = 1 bis Ö). Bei jedem dieser letztgenannten Zustände, z. B, beim Zustand AC , (wobei k eine beliebige ganze Zahl von 1 bis 8 ist), wird Zähler ARIC durch das "Schalte AC in geradzahligen Zustand"-Signal nur dann weitergeschaltet, wenn das entsprechende SC (falls k kleiner als 3 ist) oder PC (falls k größer als 2 ist) nicht auf 1 gestellt ist. Wie schon erwähnt, werden jedoch unter "Keine Daten"-Bedingungen alle SC- und PC-Bits für die Dauer des ganzen folgenden AC-Umlaufs auf 1 festgelegt. Unter diesen Bedingungen schaltet also ARIC nur einmal am Ende der AC₁ Zeit weiter und bleibt während der Zeit AC bis AC _o im Ruhezustand. Zur Zeit AC wird ARIC abgeschaltet, und zur Zeit AC wird er wieder eingeschaltet. ARIC kann also in der Zeit zwischen AC bis AC₁ des folgenden AC-Umlaufs nicht weiters ehalten, und daher wird unter "Keine Daten"» Bedingungen ÄRIC nur einmal (am Ende der Zeit AC₁) in einem vollständigen AC-Umlauf weitergeschaltet. Die Verbindungsschaltung 62 (Fig. 5) überträgt also die Ausgangs signale 1111 der Torschaltungen 71 zur Zeit AC. in ein 4-stuflges Teilregister des Registers 50 und bleibt dann an das nächstfolgende Teilregister für den restliehen Teil des AC-Umlaufs angeschlossen, während 0-Ausgangssignale von den Torschaltungeii 72 bis 75 abgegeben werden. Tatsächlich wird daher ein aus 1111 bestehendes "Keine Daten"-Byte durch die Schaltungen 60 (Fig. 5) in das Register 50 gesteuert, und-die Schaltungen 60 schalten eine Stelle weiter, um an das nächste Byte-TeiZregister im Register 50 angeschlossen zu werden.

Da Zähler ARIC durch AC ein- und durch AC ausgeschaltet wird (Fig. 7), i.st die zeitliche Steuerung von Zähler ARIC tatsächlich mit der von Zähler AC koordiniert. Da auch Zähler ROC bedingt durch.AC₃₀ gesteuert wird, ist die Steuerung von Zähler AC, wie nachstehend im einzelnen erläutert wird, kritisch für die leistungsfähige Arbeit der Eingabepuffer, des Codiererä und

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der Zusammenführungs schaltung. Wenn der ROC-Zählstand den RlC-Zählstand überholt (keine Daten), kann der AC-Zählstand trotz des Fehlens von Eingabe -daten weiterschalten (AC "Ein"), jedoch nur dann, wenn sowohl das Zusammen· führungsregister 50 (Fig. 5) als auch die Ausgabepuffer 114 (Fig. 6) im Begriff sind, leer zu werden. "Keine Daten"-Byte« werden daher über das Register 50 und die Ausgabepuffer 114 nur dann zum Ausgabebahd weitergeleitet, wenn dies absolut nötwendig ist, und nicht einfach dann, wenn die Eingabepuffer 142 (Fig. 7) als erste leer werden. Wenn der ROC-Zählstand den RIC-Zählstand nicht überholt hat (d* h., wenn einige der Eingabepuffer 142 noch unverarbeitete Informationen enthalten), kann AC nur dann weiterschalten, wenn die Differenz (Modulus 12) zwischen dem ARIC-Zählstand und einem Viertel des AROC-Zählstandes sich auf eine vorherbestimmte Ziffer (3) verringert hat» Deswegen kann der ARIC-Zählstand nicht um mehr oder weniger als 12 Bitstellen in bezug auf das Zusammenführungsregister 50 vor dem AROC-Zählstand liegen, ohne daß der AC-Zähler eine Korrektur vornimmt.

Der Zähler AC wird durch ein Ausgangssignal der Und-Schaltung 210 eingeschaltet. Die Und-Schaltung 210 wird durch das Ausgangssignal FC des "Niedrige Daten"-Flip flops 172 und das Ausgangs signal der Oder-Schaltung 211 gesteuert, Fc wird durch ein Ausgangssignal der Oder-Schaltung 212 ein- und durch das ■Ausgangssignal des 2. Schrittes eines 4-Schritt-Zählers 213 ausgeschaltet, der ÄRIC-Schrittschaltimpulse zählt _t wenn die Und-Schaltung 214 betätigt ist. Die Und-Schaltung 214 wird betätigt durch das Fehlen eines "Allgemeine Rückstellung"-Signals, wenn AC eingeschaltet ist. Ein "Allgemeine Rückstellung" -Signal tritt auf, wenn die Oder-Schaltung 215 entweder durch das dem 4097-Zustand entsprechende Ausgahgssignaldes Zeichenzählers 159 oder durch ein Aufzeichnungsanfang-Signal (SOR) aus dem Bandspeicher 6 erregt wird. Die Oder-Schaltung 212 wird entweder durch ein " Allgemeine Ruckstellung" -Signal oder durch ein Signal erregt, das durch den folgenden Boole* sehen Ausdruck dargestellt wird: (s. Seite 37, Zeilen 6 bis 8 der US-Beschreibung).

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• Da sich ÄRIC bekanntlich gegenüber dem Zusammenführ ungsregister 50 um jeweils 4 Schritte weiterbewegt (d. h. ARTC. adressiert die Bitstellen 4.-4 "bis 4,-1 des Zusammenführungsrcgisters) und AROC sich um jeweils vinv.n Schritt Weiterbewegt (AIlOC. adressiert die.Bitstelle j des ZusammenführuMgs· registers), geht aus dem Vorstehenden hervor, daß dann, wenn AROC um genau 8 Bitstellen hinter ARIC zurückliegt oder wenn ein ""Allgemeine Rückstellung¹'-Signal auftritt, eine "Niedrige Daten"-Bedingung (Fc) eingestellt wird und für die Dauer von 2 ARIC-Zählschritten (oder 2 solchen Schritten nach Beendigung eines "Allgemeine Rückstellung"-Signals) bestehen bleibt.

Die Oder-Schaltung 211 wird erregt durch ein Signal "Keine Daten" (nicht "Keine Daten") oder durch das Ausgangssignal Fb der logischen Schaltung 173, welches anzeigt, daß BROC droht, BRIC zu überholen. Wenn also Daten in den Eingabepuffern 142 zur Verfügung stehen, liegt das Signal "Keine Daten" vor, und wenn die Daten in den Ausgabepuffern 114 (Fig. 6) zur Neige gehen (Fb) und eine Zuführung von Daten zum Zus&mmenführungsregister 50 nötig.ist ' (Fc), wird AC eingeschaltet und führt sei ne Operationsfolge aus.

Ausgeschaltet wird AC durch ein Ausgangs signal der Oder-Schaltung 220, die auf ein Ausgangssignal aus einer der beiden Und-Schaltungen 221 oder 222 anspricht. Die Und-Schaltung 221 wird erregt durch Fc (nicht "Niedrige Daten") und AC_0n, während die Und-Schaltung 222 auf AC₀₁ und ein Signal anspricht, das währendder Dauer des Zählen» von Ausgangszeichen CRC 4088 bis CRC 4094 des Zäh* le rs 159 besteht. AC wird daher gegen Ende seines Umlaufs (AC_0n oder AC₀₁) ausgesehaltet, falls entweder ARIC seit dem Aufsetzendes Signals "Niedrige Daten" (Fc) zwei Schritte weitergeschaltet hat (Fc) oderdie Speicherung eines

Bandblocks kurz vor ihrem Abschluß steht (CRC 4088-4094). Im wesentlichen schaltet daher AC nur dann weiter, wenn in den Zusammenführungs*. und Aus- ] gabT2piifferregistern ein Datenvorrat benötigt wird.

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Da ARIC zur Zeit AC₁ „ aus- und zur Zeit AC₀₀ einsehaltet, arbeitet auch er

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nur unter den für AC angegebenen Bedingungen und darüber hinaus nur auf Au-sgangssignale dei* Und-Schaltung 200 hin. Diese werden nur beim Vorliegen der "AC auf {icraclcn //iihlHtand woilcrsehalten"-Impulse erzeugt, welche AC aus ungeradzahlige.n zu geradzahligen Zuständen weiterschalten, jodoch unter der Voraussetzung, daß d'ann, wenn der Zustand von AC ein ungeradzahliger Zustand von 3

bis 17 ist, ein entsprechendes Steuerbit SC , PC eine 0 ist. Gemäß Fig. 5

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schaltet also immer dannj wenn eine der Gruppen von Torschaltungen 72 bis 75 nicht auf den zugeordneten ungeraclzahligen AC-Impuls anspricht, ARIC nicht weiter, und daher werden getastete Datenbytes nur in aufeinanderfolgende Teilregister des Zusammenführregisters 50 eingegeben.

Beim Entleeren des Zusammenführregisters 50 unter der Steuerung von Zähler AROC ist zu beachten, daß Zähler ARÖC nur eingeschaltet wird, wenn die Und-Schaltung 225 erregt ist. Dies erfolgt nur, wenn Zähler TRIC im Aus-Zustand ist und Zähler BRIC nicht dabei ist, Zähler BROC zu überholen (Fa) und der Ausgang der logischen Schaltung 22G erregö ist.· Die Schaltung 26 spricht auf die Signale AC aus, Fc, Fb, "Keine Daten" und "Zähle 2. ARIC-Schritt" gemäß der. folgenden Booleschen"Funktion an: (AC aus +Fc + "Zähle 2. ARIG-Schritt") χ (AC aus + Fb +Keine Daten"). So erzeugt die Schaltung 225 z. B. ein holies Ausgangssignal, wenn AC aus ist oder wenn AC im Ein-Zustand ist und Hingangsdaten in den Eingabepuffern zur Verfügung stehen ("Keine Daten") oder wenn Daten im Zusainmenführungsregister 50 verfügbar sind (Fc) und Zähler . BROC dabei ist, Zähler BRIC zu überholen (Fb), und so fort. Zähler AROC arbeitet also nur beim Vorliegen einer Anzeige (Fa), daß ein Datenvorrat von den Ausgabepuffern angenommen werden kann, während gleichzeitig damit andere Anzeigen gegeben werden, daß Daten derart zugeführt werden können und tatsächlich benötigt Werden.

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Ausgeschaltet wird Zähler AIlOC durch das Ausgangssignal der Oder-Schaltung. 227 ("Allgemeine Rückstellung¹¹ oder TTlIC 12). Zähler AROC wird also gegen Ende jedes TR[C-Umlaufs und. während der Rückstellung, die mit dem Beginn jeder neuen Aufzeichnung oder·-jedes neuen Aufzeichnungsblocks verbunden ist, ausgeschaltet.

Schließlich wird Zähler TiUC eingeschaltet durch AROC . und ausgeschaltet durch die Oder-Schaltung 228, die auf das Ausgangssignal ¹¹AROC χ TRIC " der Und-Schaltung 229 oder auf das "Allgemeine Rückstellung"-Signal anspricht. Tatsächlich folgt also Zähler TRIC beim Ein- und Ausschalten auf Zähler AfIOC. Außerdem wird TRIC in gerad- und ungeradzahlige Zustände weitergeschaltet durch Ausgangssignale des Phasenteilers 177, die über Und-Schaltungen 230 bzw. 231 geleitet werden. Diese Schaltungen werden gemeinsam gesteuert durch: χ AROC₀- + FR₂ χ AROC₄ + .,. + FIL₊₁ χ AROC₄. + ·.. + FR^ χ ATlOC₄₄;

dies bedeutet, daß Zähler TRIC am Weitersehalten gehindert wird, wenn eine Formatanzeige im Register 52 (Fig. 5) so eingestellt ist, daß sie ein 3-Bit-Byte im Zusammenführuiigsregister 50 darstellt, dessen erstes Bit ("Uninteressant") zu dieser Zeit von AROC adressiert wird.· Die Fre.md- oder "Uninteressant"-Bits werden daher ausgemerzt.

Um nun die vorstehenden Ausführungen zu unterstreichen, sei als Beispiel die Aufzeichnung eines Blocks von 4088 verdichteten 6-Bit-Zeichen betrachtet, und zwar des ersten Blocks einer aus mehreren Blocks bestehenden Aufzeichnung. Wmn das Band die Aufzeichnungsgeschwindigkeit erreicht, wird ein "Aufzeiehnungsanfang"-Signal (SOR) abgegeben. Dieses setzt über hier nicht gezeigte Mittel die Datenquelle in den Stand, den Haupttakt und die Datensignale abzugeben sowie ein "Allgemeine Rückstellung"-Signal über die Oder-Schaltung 215 VAX erzeugen. Durch das "Allgemeine Rückstellung"-Signal werden das Zusairnnenführungsregister auf lauter Nullen, der AC-Zähler auf den Zustand AC₀ die RIC- und ROC-Zählei· auf RIC bzw. ROC , der ARIC-Zähler auf ARIC₁, der AROC-Zähler auf AROC_n, die BRIC- und BROC-Zähler auf BKfC_n

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bzw. BROC , der Wortzähler auf den Zustand 0 und der Zeichenzähler auf CRC₁ rückgestellt.

Jct'/t sondeI der Bandspeicher 5 vorläufige Zeitsteuerimpuse TCA, die über die Oder-Schaltung 235 BROC weiterschalten, wodurch dem Band 5 O-Zeichen zugeführt werden. Gewöhnlich wird mit jedem 6-Bit-Zeichen, das auf dem Band gespeichert wird, ein siebtes Gerade-Parität-Bit auf einer siebten Spur gespeichert, so daß gewöhnlich ein O-Zeichen mit einem Paritätsbit 1 zusammen gespeichort wird. Die durch TCA abgetasteten 5 Zeichen werden jedoch mit dem Paritätsbit O gespeichert und erscheinen daher als Leerraum auf dem Band. Dies hat zur Wirkung, daß BROC gegenüber BRIC 5 Stellen weitergeschaltet wird. Wenn der Zähler BROC um nur 1 oder 2 Zählstellen vor Zähler BRIC liegt, gibt die logisch.e Schaltung 173 das Signal Fa ab (BRIC nähert sich BRÖC), und wenn Zähler BROC so steht, daß er sich dem Zustand des Zählers BRIC von hinten um zwei oder drei Zahlstellen nähert (BROC nähert sich BRIC), tritt das Signal Fb auf. Wenn also Zähler BROC auf BROC- und Zähler BRIC

auf BRIC stehen, erscheint Fb.

Mit dem SOR begleitenden "Allgemeine Rückstellung"-Signal wird die Selbsthalteschaltung (latch) 172 auf Fc (Niedrige Daten) eingestellt, und daher können die Zähler AC und ARIC mindestens um 2 ARIC-Schritte weiter schalten. Wenn alle Eingabepuffer leer sind ("Keine Daten"), weil keine Quellendaten- und tafctsignale vorliegen, wird Zähler AC eingeschaltet durch Signale Fb (da BROC sich BRIC genähert hat) und Fc und führt zwei Umläufe aus, um zwei ⁿKeine Daten"-Bytes (Uli) zu speichern, woraufhin die Selbsthalteschaltung 172 abschaltet (Fc). Da aber der Zähler ARIC um zwei Byte-Zählstellen weiter-" geschaltet worden ist,* liegt er um genau 8 Bitstellen des Zusammenführungsregisters vor dem Zustand des Zählers AROC, und daher wird die Selbsthalteschaltung 172 sofort wieder eingeschaltet. AC bleibt also im Ein-Zustand und läuft für mindestens zwei weitere ARIC-Zählstellen weiter.

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Wenn bald nach SOH ("Keine Daten") Daten in den Eingabepuffern zur Vorfügung stehen, findet die gleiche Weiterschaltung von Zähler AC für die Dauer von mindestens 4 ARIC-Zahlstellen statt, aber diesmal schaltet ARIC bei jedem ungeradzahligen AC-Schritt von .AC bis AC₁ _ bedingt weiter, so daß mindestens 4 der 7 Bytes des ersten codierten Kingabewortes in das Zusammenführungsregister gelangen. Während dieser Vorgänge beginnt Zähler AROC zu laufen, sobald der zweite ARIC-Schritt gezählt wird, und daher halten die'Zähler ARIC und AROC Schritt, um einen ARIC-Vorsprung von 8 Bits aufrechtzuerhalten und dadurch Fc fortzusetzen.

Dieser Vorgang mit den Zählern AC, ARIC, AROC, TRIC und BRIC, die bedingt weitergeschaltet werden, setzt sich fort, um einen Vorrat an bedeutsamen Informationszeichen in den Ausgabepuffern aufrechtzuerhalten. Immer wenn alle Eingabepuffer voll sind ("Verlorene Daten"), wird ein LD-Bit 1 in dem zuletzt adressierten Eingabepuffer zusammen mit einem ND-Bit O eingegeben, und die Kombination 10 zeigt einen Datenverlust nach dem Ausgabewort, in dem sie auftritt, an. Wenn keine Daten verlorengegangen sind und nicht alle Puffer leer sind, werden die Bits LD und ND beide auf O gesetzt, und bei der Verarbeitung der'resultierenden.Kombination o, o, SC₁, SC„ löschen die Formatsteuerungen die erste O. Falls alle Eingabepuffer leer sind und der Zähler AC weitergeschaltet wird, werden LD, ND, SC₁ und SC alle auf 1 gestellt und PC sind gleich 1, dank der Sperrung der Codierregister-Rückstellungen bei AC.

bis AC₁₀, so daß unterscheidende ^MK_eine Daten"-Bytes (.1111) zu den Ausgabe-1J

puffern weitergeleitet werden. .

O-

Wenn das 4088. G-Bit-Zeichen des Blocks auf dem Band registriert wird und AC seinen dünn laufenden Umlauf abgeschlossen hat, schalten die Torschaltüngen; 220 und 222 um. Die Zähler AC und ARIC werden auf ARIC₁ und Zähler AROC auf AROC gestellt, und das Zusammenführungsregister 50 wird auf O rückge- \ stellt; all das wird durch hier nicht gezeigte Mittel bewerkstelligt.

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Infolgedessen wird eine lölge von "θ"-Zeichen durch AROC zu den Band-Ausgabepuffern geleitet,, bis der Zeichenzählstand 4095 registriert wird. Zwischen den Zeichenzählständen 4094 und 4097 wird dann der Wortzählstand im Zähler 160 durch die Auswälschaltungen 112 abgetastet und in die Verbindungsschaltungen 113 (Fig. 6) eingegeben. Die Auswählschaltungen 112 bestehen aus ß Oder-Schaltungen, die die Wortzähls'tandbits direkt den.Null-Bits überlagern, die zu dieser Zeit aus dem rückgestellteri Zusammenführungsregister kommen, wobei die Bitauswahl des Wortzählstandes über nicht gezeigte Mittel durch die, AROC-Zeitausgangssignale gesteuert wird.

Wann nun der Zähler AC im Aus-Zustand ist, werden die Zähler AROC und TRIC im Umlaufen gehalten, bis sich Zähler BRIC dem Zustand des Zählers BROC nähert (Fa), und daher hält der Zähler AROC den Zähler BRIC zwei Schritte" hinter dem Zustand des Zählers BROC, so daß die von CRC 4094 bis 409? abgetasteten Informationen über den Wortzählstand während der letzten drei Zeichenzählstände 4095 bis 4098 auf dem Band aufgezeichnet werden.

Bei CRC 4098 (CRC 4097+) stellt das "Allgemeine Rückstellung"-Signal die oben angegebenen Bedingungen für SOR her, und es beginnt die Aufzeichnung eines neuen Blocks.

Besonders zu beachten ist, daß das soeben beschriebene Zeitsteuerungssystem für viele verschiedene Quellen- und Speicherfrequenzen wirksam ist, trotz der den verschiedenen Zählern auferlegten Beschränkungen. Z. B. können 729 Bandeinheiten mit Frequenzen von 20 000 bis 90 000 Zeichen/see aufzeichnen, lind es ist zu erwarten, daß Datenquellen (Computer) des für die in Fig. 7 gezeigte Anwendung in Betracht gezogenen Typs Programmadresseninformationen (Eingabedatenwörter) in Abständen von nur 250 nsec (1/4 #usec) und in Abständen von 1 msec erzeugen können je nach den Bedingungen der Programmalisnutzung. Trotzdem läßt das System von Fig. 7 Eingangssignalstöße, die die Umlauf frequenz von AC überschreiten durch Datenverluststeuerung, sowie Eingabebedingungen,

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die zur Entleerung aller E.ingabepuffe.r führen ("Keine Daten") außer acht. Der Zähler AC schaltet bedingt weiter auf die Ausgangssignale des Phase nie ilo rs' 176 hin, und zwar mit einer Höchstfrequenz von 4 Millionen Schritten/see oder 4/22 Millionen AC-Umläufen/see (oder etwa 182 000 Hertz). AC kann also maximal 182 000 Eingangswörter zu je 24 Bits pro Sekunde durch den Codierer 3 lei-' ten. Die Höchstleistung wird erreicht, wenn, dafür gesorgt wird, daß der Zähler AC mit Höchstgeschwindigkeit arbeitet. Dies kann nur geschehen, wenn das Hand das Äquivalent von 182 000 Eingabewörtern/see aufzeichnet, während die Quelle mindestens 182 000 Wörter/sec abgibt. Bei einem mit einer Höchstfrequenz von 90 000 Zeichen/see arbeitenden Band und einem durchschnittlichen Bitverdichtungsverhältnis von drei zu eins zwischen Ausgabe und,Eingabe, das durchaus wahrscheinlich ist, würde das Band das Äquivalent von 18 χ 90 000 Ki'ngangsbits/ see oder 18/24 χ 90 000 - 67 800 Eingangs wort er/ see aufzeichnen. Der Zähler AC könnte also mit einem Drittel seiner Frequenzkapazität im Durchschnitt betrieben werden und dabei mindestens dreimal so viele Informationen zum Band liefern, wie ohne Verdichtung aufgezeichnet würden, während-gleichzeitig Eingabedaten außer acht gelassen werden, die er infolge von Frequenzbeschränkungen nicht verarbeiten kann.

Es gibt zur Zeit Bandaufzeichnungseinheiten, die 170 000 Acht-Bit-Zeichen/see oder 8/6 χ 170 000 (= ca. 226 000) Sechs-Bit-Zeichen/see aufzeichnen können. Für besondere Anwendungen könnten solche Bandeinheiten also das Äquivalent von. ca. 18/24 χ 226 000 (^a 169 500) 24-Bit-Eingabewörtern/see assimilieren und dadurch AC nahe an der Spitzenfrequenz betreiben, wenn die Zuführungsfrequenz der Quellenwörter ausreichend ist.

Auf jeden Fall kann jedoch das System von Fig. 7 zwischen fast jeder zur Zeit erhältlichen Serienspeichereinheit und jedeV Datenquelle mit einer über der Bitfrequenz des Speichers liegenden maximalen Bitfrequena eingeschallet werden, uiHl es erzeugt eine Echtzeit-Aufzeichnung, deren Informationsgehalt mindestens doppelt so groß ist wie der in einer ohne Verdichtung erzeugten Aufzeichnung.

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Vielleicht noch bedeutsamer ist es, daß das vorstehende Verdicht ungsschenia, bei dem der Primärcode durch Sekundär codierung noch weiter verdichtet wird, das Bitverhältnis zwischen Ausgabe und äquivalenter Eingabe gegenüber demjenigen, das bei Verwendung nur eines Primärcodes erreicht würde, deutlich vergrößert.

Die Anwendung dieses Prinzips auf andere gleichwertige Schemata für die asynchrone Verarbeitung von Daten zwischen Quellen (Computer)-Puffern und Bestimmungs(Band)-Puffern ist selbstverständlich möglich. Wichtige Paktoren, die die Leistung und die Wirksamkeit der oben beschriebenen Anordnung beeinflussen, sind die Frequenz des gemeinsamen Taktschwingers (CC). Diese muß größer sein als die grundlegende Zeichen-(6-Bit)-Schreibfrequenz des Bandspeichers (z. B. mindestens zehnmal so groß wie die Zeichenfrequenz) und die durchschnittliche Datenausgabe der Quelle 1, die die Bandschreibgeschwindigkeit um einen Faktor überschreiten muß, der in Beziehung zu dem von dem vor· liegenden Reduziersystem erwarteten durchschnittlichen Bitreduzierverhältnis steht. .

We schon erwähnt, werden die in eine kompakte Form gebrachten Informationen vorzugsweise in Blocks von 6-Bit-Parallel-"Zeichen" feststehender Länge auf dem Band aufgezeichnet; eine gut geeignete Blocklänge urriaßt 4098 solcher "Zeichen". Hierdurch wird der Wiedergewinnungs- oder Entnahmeprozess vereinfacht, durch den nicht ausgeschiedene Datenwörter rekonstruiert werden, und außerdem wird sichergestellt, daß nicht mehr ale 4098 "Zeichen" von verdichteten Informatimen in dem Fall verloren gehen, daß Informationen in dem Block zerstört werden. .

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In dem allerbesten Falle, daß die Eingabedatenwörter aus lauter Nullen bestehen» wäre es möglich, blockweise das Äquivalent von 196 176 Eingabedaten-Bits oder 8174 Eingabedatenwörtern zu je 24 Bits aufzuzeichnen, und zwar mittels 6 χ 4098 ^a 24 588 Ausgabehits gemäß der nachstehenden Codierregel:

Im ersten Codierumlauf (AC) Bitzusammen^ührung - 9 ais einem "0"-Synchronbit bestehende Bits, zwei ¹¹O"-SC-Bits und 6 "!"-IC-Bits* Dann 8173 Codierumläuft, die jeder ergeben - 3 Bits, bestehend aus einen "θ"-Synchronbit und zwei "l"-SC-Bits* Dann zehn "Null"- und Wortzählstandzeichen für insgesamt 9 + χ 8173 + 10 χ 6 * 24 588 Ausgabebite. Hierbei wird angenommen, daß keine "Verlorene Daten"-Bits in den verdichteten Strom eingefügt zu werden brauchen.

We Fig. 8A zeigt, beginnt der Wiedergewinnungs-iEnt-VerdichtunßsJ-Vorgang mit einem Unterprogramm 300, durch das die Zustände aller Speicherzellen in einen Ausgangszustand gebracht werden. Dazu gehört das Herausholen eines ersten verdichteten Blocks aus einer Folge von Blocke auf einem Band und das Eingeben der ersten 36 Bits dieses Blocks in einen Wortpuffer. Bei 301 sind alle Betriebsregister in einen Ausgangszustand gebracht Worden für die Rekonstruktion eines neuen 24-Bit-Datenwortes, Bei 302 wird ein erstes Bit "herausgeholt" mittels des in Hg. 8B gezeigten Bithol-Unterprogramms, Bei 303 wird dieses Bit darauf geprüft, ob es eine 1 oder eine 0 (Synchronbit) ist. Venn es eine 1 ist, wird ein zweites Bit in 304 "herausgeholt". Wenn dieses zweite Bit bei 305 als 1 festgestellt wird, besteht eine potentielle "Keine Daten"-Bedingung (1111). Diese Bedingung wird dadurch geprüft, daß die nächsten beiden Bits in 306 "herausgeholt" und in 307 auf die Kombination 11 hin geprüft werden. Wenn 11 festgestellt wird, kehrt das Programm zu 301 zurück. Jede andere Kombination (01, 00 oder 10) zeigt einen Fehler indem ursprünglichen Codiervorgang an, und der Wiedergewinnungsprozess wird bei 308 unterbrochen. In den Wiedergewinnungsprozess ist also eine weitere Fehlerprüfung zusätzlich zu der Blockwort zählung eingebaut.

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nun wieder Schritt 305 betrifft, ist das zweite Bit, wenn es keine 1 ist, das " ' 0-Synchronbit, das auf ein "Verlorene Daten"-Bit 1. folgt. Ein Anzeigebit für "Verlorene Daten" wird dann auf 1 gesetzt, und das Programm kehrt zu derselben Operation 310 zurück, die auf die Feststellung eines ¹¹O"-Synchronbits als erstes Bit einer Folge von 24 Bits folgen würde. B*ei 310 werden die beiden nach*

sten Bits (d. h. die Sekundärcodebits) "herausgeholt", und bei 311 wird das erste von ihnen (SC₁) darauf geprüft, ob es eine 1 ist. Wenn dies nicht der Fall ist, geht die Steuerung auf die Operation 312 über, und es werden drei weitere Bits "heraus. \ geholt". Bei 313 werden diese drei Bits anstelle der vorher decodierten und gespeicherten Primärcodebits PC. ₃ eingegeben, und die Steuerung geht auf 314 Über. Bei 314 wird das zweite durch die Operation 310 herausgeholte Bit (SC₀) darauf geprüft, ob es eine 1 ist. Wnn es keine 1 ist, werden diese drei Bits an die Stelle der vorher wiedergewonnenen Primärcodebits PC. _ gesetzt.

Bei 317 wird die Bytezähl-Veränderliche t (die von 1 bis mindestens 7 rangiert) zunächst auf 1 gesetzt, und bei 318 wird das Primärcodebit vPC (t « 1) geprüft, Wenn es eine 0 ist, werden bei 319 vier Datenbits "herausgeholt". Im Schritt treten diese 4 Bits an die Stelle des vorher wiedergewonnenen ersten Datenbytes. Im Schritt 321 wird die Bytezähl-Veränderliche t um 1 erhöht, und im Schritt 322 wird geprüft, ob sie größer als 6 ist. Wenn das nicht der-Fall ist, wird die Steuerung auf 318 zurückgeführt zur weiteren Verarbeitung der entsprechend numerierten Primärcodebits. Wenn t größer als 6 ist, geht diö Steuerung zur Operation 323, in der das wiederzusammengeführte 24-Bit-Datenwort und die evtl. vorhandene vorausgehende."Verlorene Daten"-Anzeige in einem Ausgabe* puffer gespeichert werden. Die Ausgabewortzähl-Veränderliche q wird bei 324 um 1 erhöht, und die Steuerung wird zu 301 zurückgeführt, nachdem ein nachstehend beschriebener Zwischenzählprtifvorgang durchgeführt worden ist,

Das "Bithol"-Unterprogramm, das hier im Beispiel mit einem IBM 7090-Processor ausgeführt werden soll, ist in Fig. 8B veranschaulicht. Bei Schritt 400 wird ein Signal in Zusammenhang mit einem der Arbeitsschritte 302, 304, ,

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Γ . ■ °³⁷" ' US9225

306, 310, 312, 315 oder 319 in Fig„ 8A empfangen, welches anzeigt, daß η auf-' einanderfolgende Bits des verdichteten Codes herauszuholen sind (wobei η gleich⁵ 1, 2, 3 od«r 4 ist), und eine 7090-Bitzähl-Veränderliche j wird um η erhöht. Die erhöhte Veränderliche {j+n) wird bei 401 darauf geprüft, ob sie größer als 36 ist, da ein 7090-Wort aus 36 Bits besteht, \fenn j größer als 36 ist, wird eine 7090-Wortzähl-Veränderliehe i bei 402 um 1 erhöht und bei 403 darauf geprüft, ob sie größer als 683 ist, wobei es sich um die Anzahl von 36-Bit-7090-Wrteinheiten in einem Block von 4098 6-Bit-Bandzeichen handelt. Wnn j größer als 36 und i nicht größer als 683 sind, wird j um 36 verringert {Schritt 404), und bei 405 wird das nächste 36-Bit-7090-Wort i herausgeholt und in einer zusammenhängenden Folge in dem 7090-Wortpuffer neben den nichtverarbeiteten Bits des vorhergehenden Wortes gespeichert.

Wenn i größer als,683 ist, zeigt das an, daß alle q Eingabewörter'In. einem verdichteten Aufzeichnungsblock verarbeitet sind. Daher werden im Schritt 406 wiederzusammengeführte q Datenwörter als eine Blockeinheit zum Bandspeicher übertragen, und im Schritt 407 wird ein neuer Eingabeaufzeichnungsblock vom Band "geholt". Im Schritt 408 werden die Zahl-Veränderlichen I und j auf 1 rückgestellt, und bei 409 wird auf ein Reihenende-Signal auf dem Eingabeband hin geprüft. Vfenn keins vorliegt, geht die Steuerung auf 405 über* Wnn jedoch bei 409 die Antwort "ja" lautet, wird bei 410 ein Signal "Ende der Arbeit" erzeugt.

Bei Schritt 411, der entweder auf Schritt 401 (j kleiner als oder gleich 36) oder auf Schritt 405 {36 neue Bits mit den übrigen unverarbeiteten Bits verkettet) folgt, werden η aufeinanderfolgende Bits zur weiteren Verarbeitung entsprechend dem Verfahren von Fig. 8A (Hauptprogramm) übertragen, und die Steuerung geht wieder auf das Hauptprogramm Über.

Zusammenfassend kann man sagen, daß 24-Bit-Datenwörter aus den verdichteten Informationen rekonstruiert werden durch eine Fblge von wahlweisen Bithol-,

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Bitprüf, Byteersatz und Zählstandberichtigungsoperatlon. Zu Beginn jeder Wortrekonstruktion werden Bits herausgeholt und auf "Keine Daten"- und "Verlorene Daten"-Bedingungen hin geprüft. Wenn Daten vorliegen, werden zwei 3-Bit-Primärcodebytes wahlweise entsprechend den Werten der beiden Sekundärcodebits rekonstruiert, und die sechs 4-Bit-Datencodebytes werden wahlweise zu 24-Bit-Datenwörtern gemäß ₍den 6 entsprechenden Primärcodebits rekonstruiert.

Bei der Rekonstruktion jedes Datenbytes wird ein Bytezählstand t um 1 erhöht, und bei der Rekonstruktion jedes Datenwortes wird ein Zählstand q für rekonstruierte Datenwörter um 1 erhöht.

Als Teil des Rekonstruktionsprozesses ist es nötig, wiederholt und wahlweise eine veränderliche Zahl η von aufeinanderfolgenden Bits (n » 1, 2, 3 oder 4) aus dem unrekonstruierten (verdichteten) Block herauszuholen und die herausgeholten Bits in entsprechende Stellen innerhalb des in Rekonstruktion begriffenen Wortes einzusetzen» Um dies mit dem 7090-Processor praktisch ausführen zu können,, hat es sich als vorteilhaft erwiesen, jeden unrekonstruierten Block aus 4098 6-Bit-Zeichen als eine Folge von 683 unrekonstruierten 36-Bit-Wörtern zu behandeln und einen Zählstand j für unrekonstruierte Bits und einen Zählstand i für unrekonstruierte Wrter während der Verarbeitung der unrekonstruierten Bits jeweils auf den laufenden Stand zu bringen. Wenn der Bitzählstand j über 36 steigt, wird er um 36 verringert, und die nichtverarbeiteten Bits des dann an der Reihe befindlichen Wortes und die 36 Bits des nächsten Wortes in der Folge von 683 Wörtern werden aneinandergehängt (verkettet). Auf diese Weise bleibt ein ständiger Vorrat an verdichteten Bits erhalten.

Innerhalb des Hauptprogramms (Fig. 8A) wird nach Erhöhung des Zählstandee q für rekonstruierte Wörter um 1 der Zählstand i für unrekonstruierte Worter im Schritt 420 darauf geprüft, ob gerade das 683. 36-Bit-7090-Wort verarbeitet wird. Wenn das nicht der Fall ist, geht die Steuerung auf den ersten

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Schritt 301 über, während bei einer Antwort "ja" der Zählstand j für um-ekonstruierte Bits im Schritt 421 darauf geprüft wird, ob er größer als 22 ist, -was anzeigen würde, daß die letzten drei Zeichen eines Bandblocka gerade ver- i arbeitet werden. Wenn j nicht größer als 22 ist, geht die Steuerung wieder zu 301 über» Wenn dagegen j größer als 22 ist, wird der Zählstand q für rekonstruierte Wirter im Schritt 422 mit einem Teil des 683« unrekonstruierten Wortes, genauer mit den letzten 13 Bits dieses Wortes verglichen. Diese Bits sind durch die Einrichtung 112 in Fig. 6 so vorgeordnet worden, daß sie die erwartete Zahl von rekonstruierten 24»Bit-Datenwörtern in dem gerade betrachteten Block darstellen· Bei einer Nichtübereinstimmung geht die Steuerung über zu der Fehlerstopp-Operation im Schritt 308. Bei einer Übereinstimmung wird jedoch j auf einen Über 36 liegenden Wrt gesetzt, und die Steuerung geht auf 301 über, so daß bei Ausführung des nächsten Bithcl-Unterprogramms (Fig. 8B) nacheinander die Schritte 400, 401, 402, 403, 406» 407 und 408 ausgeführt werden, wodurch die richtigen Anfangs wer te von i und j eingestellt und die nächste Aufzeichnung erlangt werden. .

Es muß betont werden, daß das vorstehende verallgemeinerte Programm lediglich als Beispiel angeführt wird, um die Umkehrbarkeit (d. h. Brauchbarkeit) des durch die in Fig. 1 bis 7 dargestellte Spezialeinrichtung erzeugten Daten* i reduzierungseffekts zu demonstrieren.

Besonders ist zu beachten, daß die \on der Spezialeinrichtung und dem allgemeinen Programm ausgeführten umgekehrten Prozesse nicht einfach Gegensätze zueinander sind. Die Anordnung ist asynchronen Zeitsteuerungseinschränkungen unterworfen, die das Programm nicht beeinträchtigen. Das Programm ist imstande, alle Informationen auf dem Band zu verarbeiten, während die An- J Ordnung gelegentlich gezwungen ist, ein oder mehrere Informationswörter zu ι verwerfen, um ihre Eingabe- und Ausgabedatenströme au koordinieren. j

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Dem Fachmann dürfte es durchaus möglich sein, die Einzelheiten des oben allgemein beschriebenen Wiedergewinnungsprogramms praktisch zu verwirklichen. Notwendigerweise können jedoch durch "Verlorene Daten"-Bits angezeigte verloren gegangene Datenwörter nur nach einem Rateverfahren wieder gewonnen werden, das auf dem Wissen um eiri vorherbestimmtes Verhältnis zwischen den rekonstruiei'ten Daten und den verlorenen Daten beruht.

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Claims (1)

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PATENTANSPRÜCHE

Schaltungsanordnung zur Reduzierung von Datenwortlängen durch Beseitigung von redundanten Teilen der Datenworte, dadurch gekennzeichnet, daß ein Codierer (3) eingangsseitig mit einem Speieher, insbesondere Pufferspeicher (2) verbunden ist, der zeitgesteuert Eingangsdaten mit redundantem Anteil auf Abruf abgibt, daß der Codierer (3) Teile (Bytes) gleicher Wertigkeit eines Eingangswortes und des vorhergehenden vergleicht und daraus einen Steuercode bzw. -bits (PC + SC) zur Kennzeichnung der redundanten Teile (Bytes) ableitet, daß eine Zusammenführungsschaltung (4), die eingangsseitig mit dem Codierer (3) verbunden ist, Eingangsworte mit dem gebildeten Steuercode zum nichtredundanten entsprechenden Datenausgangswort mit unterschiedlicher Länge vereinigt und danach zeitgesteuert an einen Pufferspeicher (5) zur weiteren Verarbeitung abgibt.

Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Zeitsteuerung,, die die Auswahl und Übertragung von Eingangsdaten zwischen Datengeber (1) und Puff er speicher. (5) bzw. einen Bandspeicher (6) steuert, durch eine Schaltungsanordnung aus einem Eingabezähler (RIC, 152), einem Ausgabezähler (ROC, 153) zwei weiteren Zusammenführungsschaltungen (ARIC, 154 bzw. AROC, 155), einem Bandeingabezähler (TRIC,15e) und einem Pufferentnahmezähler (BROC, 158), die durch' die Taktfrequenz gespeist werden, durchgeführt wird.

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Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Zähler (AC und RIC) mit den Zählern (ARIC und AROC) im Verhältnis 2 : 1 untersetzt arbeiten und der Zähler (UItIC) bei jedem Durchlauf des Zählers (TRIC) einen Schritt weiterschaltet, wenn kein Aufzeichnungsendesignal vom Bandspeicher

(6) erscheint.

Schaltungsanordnung nach Anspruch 2 und 3, dadurch gekennzeichnet, daß die Frequenz (CC) des die Zeitsteuereinrichtung

(7) steuernden Taktgebers größer ist als die zügrunde liegende Zeichenschreibfrequenz des am Pufferspeicher [S) angeschlossenen Bandspeichers (6).

Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Zeichenschreibfrequenz des Bandspeichers (6) um den Faktor kleiner wie die Eingabegeschwindigkeit des Datengebers (1) ist, der etwa dem Verhältnis zwischen Dateneingangswort und dem reduzierten Datenausgangswort entspricht»,

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¹ #8-L e e r s e i t e