JP2551493B2

JP2551493B2 - キー信号遅延装置

Info

Publication number: JP2551493B2
Application number: JP2069517A
Authority: JP
Inventors: チヤールズ・ホワイト
Original assignee: Grass Valley Group Inc
Current assignee: Grass Valley Group Inc
Priority date: 1989-03-27
Filing date: 1990-03-19
Publication date: 1996-11-06
Anticipated expiration: 2011-11-06
Also published as: GB2231738A; JPH02301269A; DE4009823A1; DE4009823C2; GB9004713D0; US4961114A; GB2231738B

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、映像キーを処理するキー信号遅延装置、特
に、タイトル映像信号に対する境界（border）効果又は
影効果用の広がった（幅の広い）キー信号を処理する映
像境界発生器用であって、デジタル・メモリ遅延回路を
用いたキー信号遅延装置に関する。

［従来の技術］映像境界発生器は、映像画像信号用の境界や影を与え
る。かかる境界や影を発生するには、映像画像信号に関
連した入力キー信号から、広がったキー信号を発生す
る。この広がったキー信号から入力キー信号を減算し
て、フィル（前景用）キー信号を発生する。このフィル
・キー信号により、映像画像信号に、境界又は影の映像
フィル信号を付加できる。かかる映像境界発生器の１つ
は、本願出願人の米国カリフォルニア州グラス・バレー
のザ・グラス・バレー・グループ・インコーポレーショ
ン製100型映像スイッチャに含まれている。この映像境
界発生器では、入力キー信号を入力緩衝増幅器に入力
し、次に、直列の遅延線に供給する。これら遅延線の各
々の遅延時間は、１水平映像ラインに等しい。これら遅
延線の出力信号と共に入力キー信号を組合わせロジック
及び出力回路に入力して、命令信号で決めた所望のモー
ドに応じて広がったキー信号を発生する。これら遅延線
は、相補入力信号を必要とするアナログ・ガラス遅延線
である。これら遅延線は、２極ダブレット出力信号を発
生するが、この出力信号は、入力信号に対して約１水平
ライン（1H）だけ遅延している。このダブレッドを２つ
の閾値と比較して、夫々のフリップ・フロップをセット
し、キー入力タイミングに等しいパルスを形成する。タ
ップを有する別の遅延線を用いて、各ガラス遅延線を最
終的な1H遅延に調整する。

［発明が解決しようとする課題］このアナログ・システムは、高価であり、アナログ素
子に特有のエラーが生じる。

したがって、本発明の目的は、エラーが付随し、高価
であるアナログ遅延装置を用いないで、境界／影発生器
用の入力キー信号を正確に1H及び2H遅延させるキー信号
遅延装置の提供にある。

［課題を解決するための手段及び作用］よって、本発明は、映像境界発生器用のデジタル・メ
モリ遅延回路を用いたキー信号遅延装置である。この装
置のデジタル・メモリは、データ入力が約１水平ライン
期間後に再びアクセスされて1Hの遅延を行うようなレー
トで、周期的にクロックされる。このデジタル・メモリ
の出力を得ると共に、この出力をデジタル・メモリに書
込み、読出すことにより、2Hの遅延を行える。クロック
信号の交互のサイクルで入力キー信号をサンプルして、
データ・ビットのバイナリ対を発生する。また、このク
ロック信号は、アドレス・カウンタもクロックする。こ
のアドレス・カウンタは、所定数のアドレスを循環す
る。バイナリ対をデジタル・メモリにロードして、約１
水平ライン期間の後、順次読出す。このデータをデマル
チプレックスして、入力キー信号を発生する。また、こ
のデータをデジタル・メモリに戻して、別の水平ライン
期間の後、順次読出す。このデジタル・メモリが遅延さ
せた入力キー信号を数ピクセル要素期間だけ更に遅延さ
せて、入力キー信号と組合わせ、各方向に広がったキー
信号を発生する。この広がったキー信号を用いて、境界
効果及び影効果を発生する。

すなわち、本発明のキー信号遅延装置は、ｍ位相のク
ロック信号にて入力キー信号をサンプルして、各クロッ
ク・サイクル毎にｍビットのデータ・ワードを発生する
サンプル手段（12）と、このｍビット・データ・ワード
を、映像の水平ライン期間の整数倍である所定時間だけ
遅延させる遅延手段（50、52、56）と、この遅延したｍ
ビット・データ・ワードをデマルチプレックスして、所
定時間だけ遅延したキー信号を再生するデマルチプレッ
クス手段（54）と、遅延したキー信号を入力キー信号と
組み合わせて出力キー信号を発生する組み合わせ手段
（20）とを具えており、出力キー信号が広がったキー信
号となる。

本発明の他の目的、利点及び新規な特徴は、添付図を
参照した以下の説明より明かになろう。

［実施例］第１図は、本発明による映像境界発生器用のキー信号
遅延装置（キー・チャンネル）のブロック図である。こ
の境界発生器用のキー・チャンネル10は、キー入力信号
KIを受け、広がったキー信号KYを出力する。このキー入
力信号KIは、０又は１の値のハード信号、即ち、デジタ
ル・キー信号であり、キー入力レジスタ（サンプル手
段）12に供給される。また、キー入力レジスタ12は、ア
ドレス・クロック発生器14からのアドレス・クロック信
号ACも受ける。このアドレス・クロック信号ACをキー入
力レジスタ12に入力して、キー入力信号KIをサンプリン
グし、このキー入力信号の２つのサンプルを表す２ビッ
ト出力信号D0、D1を発生する。アドレス・クロック信号
ACは、アドレス・カウンタ16にも入力する。このアドレ
ス・カウンタ16は、再循環カウンタであり、アドレス・
クロック信号のパルスを連続的に計数して、ゼロからｘ
まで増分するアドレスを発生する。なお、ｘ＝（２＊＊
ｎ）−１であり（２＊＊ｎは、２のｎ乗を表す）、ｎは
カウンタのビット数である。その後、このカウンタ16
は、ゼロから再び計数を開始する。

アドレス・カウンタ16からのアドレスＡと共に、アド
レス・クロック発生器14からのアドレス・クロック信号
AC及び書込み信号WRを、デジタル・メモリ遅延回路18に
供給する。この遅延回路は、詳細に後述する。また、キ
ー入力レジスタ12からの２ビット出力D0及びD1もデジタ
ル・メモリ遅延回路18に入力する。よって、各クロック
・パルスAC毎に、新たな２ビット出力D0及びD1を発生
し、書込みパルス（信号）WRに応じて、デジタル・メモ
リ遅延回路18の次のアドレスに蓄積する。デジタル・メ
モリ遅延回路18は、この遅延回路に蓄積されたデータ
を、１水平ライン期間後に出力信号として（1H）、又
は、２水平ライン期間後に出力信号2Hとして出力する。
これら出力信号1H、2Hをキー入力信号KIと共に、キー／
フィル・ロジック回路（組み合わせ手段）20に入力す
る。このロジック回路20は、特定の制御信号に応じて、
入力信号を組合わせ、広げられたキー信号KY、及びこの
広げられたキー信号KYに関する境界挿入フラグFLGを発
生する。

第2A及び第2B図は、第１図の詳細なブロック図であ
る。第2A図に示す如く、アドレス・クロック発生器14
は、良好な安定度の水晶発振器の如きクロック発振器22
を具えている。クロック発振器22の出力Ｃは、第1D型フ
リップ・フロップ、即ち、ラッチ24をクロックする。こ
のラッチ24は、Ｑ及び/Q出力端子に書込み信号WR及び/W
Rを発生する。この書込み信号WRは、第１ノア・ゲート2
6及び第2D型フリップ・フロップ28に供給する。このフ
リップ・フロップ28のＱ出力も、第１ノア・ゲート26に
入力する。第２フリップ・フロップ28は、クロック信号
Ｃによりクロックされる。第１ノア・ゲート26の出力
は、第１フリップ・フロップ24のＤ入力端に入力する。
また、第２フリップ・フロップ28の/Q出力は、クロック
信号Ｃと共に第２ノア・ゲート30に入力して、クロック
信号の３分の１の周波数の中間クロック信号Ｓを発生す
る。よって、２個のフリップ・フロップ24、28及び２個
のノア・ゲート26、30は、３分周回路として働く。書込
み信号WR及び中間クロック信号Ｓは、１対のノア・ゲー
ト32、34の各々に入力する。これらノア・ゲートは、交
差接続されてラッチを構成し、その出力は、対称なアド
レス・クロック信号AC、/ACとなる。

キー入力信号KIは、必要ならば、バッファ増幅器40に
より、先ず、緩衝して、レベル・シフトを行う。このバ
ッファ増幅器40の出力は、１対のＤ型フリップ・フロッ
プ42、44のＤ入力端に並列に入力する。なお、これらフ
リップ・フロップは、AC及び/ACアドレス・クロック信
号、即ち、ｍ相のクロック信号（この場合、ｍは２）に
より夫々クロックされるので、時点T0において、キー入
力信号の値S0を第１フリップ・フロップ42に蓄積する一
方、時点T1のキー入力信号の値S1を第２フリップ・フロ
ップ44に蓄積する。なお、第3A及び第3B図は、第2A及び
第2B図の動作を説明するタイミング図である。時点T2に
おいて、第１対のフリップ・フロップ42、44からの出力
をAC信号でクロックして、第２対のフリップ・フロップ
46、48に入力する。これら第２対のフリップ・フロップ
からの出力は、２ビット・データ・ワードD0、D1であ
る。

第2b図に示す如く、本発明の基本的なデジタル遅延装
置は、１ワードがｐビットで、記憶場所が２＊＊ｎ個の
デジタル・ランダム・アクセス・メモリ（RAM）50であ
る。説明を簡単にするため、ｐ＝４とし、２水平ライン
期間を最大遅延とする。後述する如く導出したキー入力
レジスタ12からの２ビット・データ・ワードD0、D1及び
第２の２ビット・データ・ワードD2、D3を、デジタルRA
M50がデータとして受けるが、このデジタルRAM50が/WR
信号によりイネーブルされたときに、アドレス・カウン
タ16からのアドレス係数値Ａが示すデジタルRAM50のア
ドレスにデータを蓄積する。RAM50の対応する出力端子Q
0〜Q3の信号を出力レジスタ52のD0〜D3入力端に入力す
る。この出力レジスタ52は、WR信号によりクロックさ
れ、RAMからのデータを転送する。また、出力レジスタ5
2のQ0の出力は、出力マルチプレクサ（デマルチプレッ
クス手段）54の１つの入力端子A0に入力されると共に、
AC信号でクロックされる遅延レジスタ56のD0入力端子に
も入力される。出力レジスタ52のQ1出力は、遅延レジス
タ56のD1入力端子に入力する。この遅延レジスタ56のQ1
出力は、出力マルチプレクサ54のA1端子に入力される。
遅延レジスタ56のQ0、Q1出力は、第２の２ビット・デー
タ・ワードD2、D3となり、RAM50の入力端子に供給され
る。なお、RAM50、出力レジスタ52及び遅延レジスタ56
が、遅延手段を構成する。

出力レジスタ52のQ2出力をそのD4入力端子に帰還し、
Q3及びQ4出力を遅延レジスタ56のD3、D4入力端子に入力
する。遅延レジスタ56のQ3出力をそのD5入力端子に帰還
し、Q4出力を出力マルチプレクサ54のB1端子に入力す
る。遅延レジスタ56のQ5出力を出力レジスタ52のD5入力
端子に帰還し、そのQ5出力を出力マルチプレクサ54のB0
端子に入力する。出力マルチプレクサ54の出力YA、YB
は、夫々１水平ライン期間及び２水平ライン期間だけ遅
延されたキー入力信号1H、2Hである。AC信号は、出力マ
ルチプレクサ54の選択入力端子SELに供給して、A0、B0
及びA1、B1入力間での切換えを行い、YA、YB出力を発生
する。

オア・ゲート60、62により、デジタル・メモリ遅延回
路18からの1H、2Hキー信号と、キー入力信号KIとを組み
合わせて、キー信号を発生する。このキー信号は、垂直
幅が２水平ラインだけ増分する。この垂直が広げられた
キー信号を第１遅延線64に入力して、所定数、例えば30
0ナノ秒だけキー信号を水平に広げる。第１遅延線64の
複数のタップをオア・ゲート66に接続して、キー入力信
号が300ナノ秒より狭いときに、ノッチされた300ナノ秒
のキー信号が発生するのを防ぐ。ノア・ゲート68内で、
オア・ゲート66からの水平に遅延されたキー信号を垂直
に広げられたキー信号と組み合わせて、広げられたキー
信号を発生する。次に、他のノア・ゲート70において、
広げられたキー信号をブランキング・キー信号BKGと組
み合わせて、挿入映像信号のみがあるとき、広げられた
キー信号を出力する。すなわち、水平又は垂直ブランキ
ング期間には、キー動作が望ましくない。次に、この広
げられたキー信号を出力アンド・ゲート72に入力する。
このアンド・ゲートは、ON信号によりイネーブルされた
際、出力キー信号KYとして広げられたキー信号を通過さ
せる。また、出力キー信号KYの一部分は、バッファとし
て動作するゲート74によるキー入力キー信号KIでもあ
る。よって、境界発生器がONならば（動作中ならば）、
出力キー信号KYは広げられたキー信号であり、また、境
界発生器がOFF（非動作ならば）、出力キー信号はキー
入力信号KIである。

キー／フィル・ロジック回路20の残りの部分は、境界
発生器用の境界挿入フラグFLGを発生する部分であり、
キー「フィル」映像の代わりに、影効果のキー信号の最
後の300ナノ秒か、又は境界効果のキー信号の最初及び
最後の150ナノ秒にて、境界映像を挿入するか否かをこ
の境界発生器に知らせる。インバータとして動作するゲ
ート76により、ブランキング・キー信号を位相反転し、
フラグ・アンド・ゲート78に入力する。影制御信号/SEN
と、キー入力信号KIとを影ノア・ゲート80に入力して、
キー入力信号をフラグ・ゲート78に供給する。このフラ
グ・ゲート78は、出力キー信号KYの最後の２ライン間及
び各ラインの最後の300ナノ秒間フィル映像の代わり
に、境界を与える影フラグを発生する。境界制御発生器
信号/BENは、第２遅延線84で150ナノ秒遅延された1Hキ
ー信号と共に、境界ノア・ゲート82に入力される。この
ノア・ゲート82は、出力キー信号KYの最初及び最後の15
0ナノ秒と、最初及び最後のラインにフィル映像を与え
る境界フラグを発生する。よって、境界発生器における
出力キー信号KY及びフラグ信号FLGの組合わせにより、
背景映像画像内に挿入されるフィル映像画像の周囲に、
望ましい影／境界効果を発生する。

デジタル・メモリ遅延回路の動作は、第3A及び第3B図
を参照することにより最もよく理解できよう。発振器22
からのクロック信号Ｃにより、第１フリップ・フロップ
24の出力が入力に反映する。Ｄ入力端子におけるこの入
力が初めゼロならば、Ｃの正方向エッジにおいて、Ｑ出
力（WR）がゼロになる。次のクロック・エッジにおい
て、第２フリップ・フロップ28のＱ出力は、ゼロとな
り、第２ゼロ入力をノア・ゲート26に供給して、その出
力端子に１を発生する。この１は、第１フリップ・フロ
ップ24の入力端子に供給される。３番目のクロック・エ
ッジにおいて、第１フリップ・フロップ24のＱ出力が１
となる一方、第２フリップ・フロップ28のＱ出力は、ゼ
ロに留まる。ノア・ゲート26の１の入力は、第１フリッ
プ・フロップ24の入力端子をゼロにするので、次のクロ
ック・パルスがこのサイクルを再開させる。第２フリッ
プ・フロップ28の/Q出力がゼロで、クロック・パルスも
ゼロのとき、中間信号Ｓは１であり、これを書込み信号
WRと共に用いて、アドレス・クロック・ラッチ32、34を
トリガし、アドレス・クロック信号AC、/ACを発生す
る。

時点T0において、AC信号の前縁により、フリップ・フ
ロップ42は、時点T0以前に存在したキー入力信号の現在
の値S0をラッチする。また、AC信号の後縁、即ち、/AC
信号の前縁である時点T1において、フリップ・フロップ
44は、キー入力信号の次の値S1をラッチする。次に、時
点T2のAC信号の次のエッジにて、S0及びS1の値を第２対
のフリップ・フロップ46、48の出力端子に転送する。時
点T0において、アドレス・カウンタ16が場所ゼロの最初
のアドレスに循環し、時点T2において、次のアドレス場
所の場所１を計数すると仮定する。AC信号の次の前縁の
前に、/WR信号により、第２対フリップ・フロップ46、4
8の内容が、RAM50のビット位置D0、D1である場所１に蓄
積される。

次の場所１になるとき、即ち、RAMアドレスの完全な
サイクルと等価なとき、この実施例では場所の数は1024
であるが、WR信号により、RAM50からのS0、S1の値が出
力レジスタ52に転送される。読み出しの後、RAM50への
書込みを行うので、新たなデータが同じ場所に書き込ま
れる前に、データは、RAM場所から出力レジスタ52に安
全に転送される。ACの次の前縁において、出力レジスタ
52からの出力が遅延レジスタ56に転送され、/WRの次の
前縁にて、次のRAM場所に蓄積される。よって、RAM50の
場所１から、場所２、即ち、ビット位置D2、D3にS0、S1
を再書込みする。AC信号の後縁において、出力マルチプ
レクサ54がS0データを1H出力端子YAに転送する。また、
前縁において、S1データが1H出力端子に転送されて、AC
信号の1026.5サイクルだけ遅延されたキー入力信号を再
発生する。Ｃの発振周波数によりACの周期は決まるが、
テレビジョン標準、即ちNTSC、PAL−Ｍ、PAL−Ｉ等を用
いる。NTSCシステムの場合、48.453665MHzの発振周波数
により、AC信号の1026.5サイクルの後、63.5μ秒の期間
を作る。この期間は、１水平ライン期間と同じである。
約48MHzのクロック信号Ｃは、約32MHzでキー入力信号KI
をサンプルする約16MHzのAC信号を発生する。

RAM50の場所２が次にアドレス指定されると、WR信号
の前縁にてS0、S1の値を出力レジスタ52に転送し、Q2、
Q3出力端子に出力させる。次のWRパルスにて、S0をQ4出
力端子に帰還する一方、次のACパルスにて、S1を遅延レ
ジスタ56に転送する。その後のACパルスにおいて、S0を
出力マルチプレクサ54のB1入力端子に転送する一方、S1
をQ5出力端子に帰還する。次に、出力マルチプレクサ54
のYB出力端子に、AC信号による選択に応じた２水平ライ
ン期間だけ遅延したキー入力信号を再生する。再びNTSC
では、2053個分のAC信号周期の遅延は、127マイクロ
秒、即ち、２つの水平ライン期間に等しい。

［発明の効果］したがって、本発明は、映像境界発生器用のデジタル
・メモリ遅延回路を用いたキー信号遅延装置が得られ
る。これは、広がったキー信号を発生するので、再循環
ｐ×２＊＊ｎデジタル・メモリを用いて、フィル映像に
影／境界効果を発生できる。このデジタル・メモリは、
出力レジスタ及び遅延レジスタと共に、正確に１及び２
水平ライン期間だけ、キー入力信号を遅延させる。適切
な制御命令の下に、キー入力信号を互いに組み合わせる
と、広がったキー信号及び境界挿入フラグが発生し、影
／境界効果のあるフィル映像挿入画像を背景映像画像に
挿入する。すなわち、本発明では、サンプル手段が、ｍ
位相のクロック信号にて入力キー信号をサンプルして各
クロック・サイクル毎にｍビットのデータ・ワードを発
生するので、この一連のデータ・ワードの各ワードの期
間はクロック周期のｍ倍になる。よって、遅延手段は、
期間がｍ倍に延びたデータ・ワードを遅延させればよい
ので、遅延手段の構成素子として動作速度の遅いRAMを
利用することが可能となる等、遅延手段の設計に余裕が
できる。また、遅延手段が遅延したｍビット・データ・
ワードをデマルチプレックスするので、遅延を除いて、
元のキー信号の状態に戻せる。そして、組み合わせ手段
が、遅延したキー信号を入力キー信号と組み合わせるの
で、映像の垂直方向に広がった出力キー信号を発生でき
る。

【図面の簡単な説明】

第１図は、本発明による映像境界発生器用のキー信号遅
延装置のブロック図、第2A及び第2B図は、第１図の詳細なブロック図、第3A及び第3B図は、第２図の動作を説明するタイミング
図である。 12:入力レジスタ（サンプル手段） 20:キー／フィル・ロジック回路（組み合わせ手段） 50、52、56:遅延手段 54:デマルチプレックス手段

Claims

(57)【特許請求の範囲】

【請求項１】ｍ位相のクロック信号にて入力キー信号を
サンプルして、各クロック・サイクル毎にｍビットのデ
ータ・ワードを発生するサンプル手段と、上記ｍビット・データ・ワードを、映像の水平ライン期
間の整数倍である所定時間だけ遅延させる遅延手段と、この遅延したｍビット・データ・ワードをデマルチプレ
ックスして、上記所定時間だけ遅延したキー信号を再生
するデマルチプレックス手段と、上記遅延したキー信号を上記入力キー信号と組み合わせ
て出力キー信号を発生する組み合わせ手段とを具えたキー信号遅延装置。