JP3257438B2 - メモリ制御回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ制御回路に
関し、特に、デジタル符号化画像信号を遅延する遅延回
路におけるメモリ制御回路に関する。

【０００２】

【従来の技術】テレビジョン画像のフレーム間Ｙ／Ｃ分
離システムやフレーム間符号化方式による画像情報伝送
システムにおいては、連続する画像（フレーム）の画像
信号を１フレームもしくは数フレームの間保存して出力
する手段が用いられている。

【０００３】また、フレーム遅延だけでなく、例えばフ
レーム巡回型ノイズ・リダクション回路等では、画像信
号の１フレームマイナス所定値の遅延の必要がある。

【０００４】図５は、１フレーム遅延した画像信号を出
力する従来のフレーム遅延回路の構成を示す図である。
なお、図５は、特開昭５９−３９１８２号公報に記載の
回路構成に基づくものである（同公報第１図参照）。

【０００５】図５を参照して、フレームメモリ１からな
る画像信号の記憶回路部と、制御回路２及びアドレスカ
ウンタ３からなるメモリ制御部により、フレーム遅延回
路を構成している。

【０００６】次に、この従来のフレーム遅延回路の動作
について説明する。フレームメモリ１は、１フレーム分
の画像信号の記憶容量（アドレスａ１分の容量）を有す
る。アドレスカウンタ３は、入力画像信号に同期してリ
セットされ、０から（ａ１−１）までの値を取り得るア
ドレスａｄを出力する。アドレスが０から（ａ１−１）
までカウントされる周期は１フレーム丁度とし、入力画
像信号のフレーム内の画素位置と、アドレスカウンタ３
の出力ａｄの値と、が、１対１に対応するようにしてい
る。

【０００７】制御回路２は、入力画像信号ｆ０に同期し
たクロック信号ｃｌｋにより駆動され、アドレスカウン
タ３のリセットのタイミングとフレームメモリ１の読出
し及び書込みを制御している。

【０００８】フレームメモリ１は、図７にタイミング図
として示すような動作をする。すなわち、アドレスカウ
ンタ３の出力の値が決まると、まず、フレームメモリ１
はアドレスカウンタ３の出力するアドレスａｄに対応す
るメモリセルを読み書き可能な状態にする（図７のα期
間）。

【０００９】次に、制御回路２は、読出し指示をフレー
ムメモリ１に対して与え、アドレスａｄに格納されたデ
ータを読出して、フレームメモリ１から出力する（図７
のβ期間）。

【００１０】この動作の次に、制御回路２は、書込み指
示をフレームメモリ１に対して与え、フレームメモリ１
のアドレスａｄに、到来した入力画像信号Ｎが書込まれ
る（図７のγ期間）。

【００１１】このアドレスａｄに書込まれたデータは、
次フレームにおいて、アドレスカウンタ３が再びアドレ
ス出力ａｄを出力した際に、アドレスａｄから読出さ
れ、フレームメモリ１から出力画像信号Ｎとして出力さ
れる。

【００１２】上記した動作が繰り返される結果、入力画
像信号ｆ０より１フレーム分遅延した出力画像信号ｆ１
が出力される。

【００１３】図６は、任意量の遅延した画像信号を出力
する遅延回路の従来の構成を示す図である。なお、図６
は、上記特開昭５９−３９１８２号公報に記載の回路構
成のに基づくものである（同公報第２図参照）。なお、
図６において、図５と同一又は同等の機能を有する要素
には同一の参照符号が付されている。

【００１４】図６を参照すると、この従来の遅延回路
は、フレームメモリ１からなる画像信号の記憶回路部
と、制御回路２、アドレスカウンタ３、レジスタ７、切
替回路８、及び減算回路９からなるメモリ制御部と、か
ら構成されている。

【００１５】次に、図６に示した従来の遅延回路の動作
について説明する。フレームメモリ１、制御回路２及び
アドレスカウンタ３は、図５に示したものと同じであ
る。

【００１６】レジスタ５は、外部から設定される所定値
ｃを保持する。減算回路９は、アドレスａｄからレジス
タ５が出力する所定値ｃを減算し、この減算結果（これ
を「変換アドレスａｃ」という）を出力する。

【００１７】アドレスカウンタ３からの出力アドレスａ
ｄと変換アドレスａｃは、制御回路２の指示で切替回路
８により切り替えられ、フレームメモリ１に入力する。

【００１８】フレームメモリ１は、図８にタイミング図
として示すような動作をする。まず、制御回路２は、切
替回路８を減算回路９側に設定する。減算回路９から
は、アドレスａｄから所定値ｃだけ減じた変換アドレス
ａｃ（＝ａｄ−ｃ）が出力される。変換アドレスａｃの
値が決まると、フレームメモリ１は、変換アドレスａｃ
に対応するメモリセルを読み書き可能な状態にする（図
８のα期間）。

【００１９】次に、制御回路２は、読出し指示をフレー
ムメモリ１に与え、変換アドレスａｃに格納されたデー
タを、読出して、フレームメモリ１から出力する（図８
のβ期間）。

【００２０】更に、制御回路２は、切替回路８をアドレ
スカウンタ３側に設定する。フレームメモリ１は、アド
レスカウンタ３の出力アドレスａｄに対応するメモリセ
ルを読み書き可能な状態にする（図８のα′期間）。

【００２１】次に、制御回路２は、書込み指示をフレー
ムメモリ１に対して与え、フレームメモリ１のアドレス
ａｄに到来した入力画像信号Ｎが書込まれる（図８のγ
期間）。このアドレスａｄに書込まれたデータは、変換
アドレスが次に値ａｄを出力した際に、フレームメモリ
１のアドレスａｄから読出され、フレームメモリ１から
出力画像信号Ｎとして出力される。このとき、出力画像
信号ｆ１は、入力画像信号ｆ０をｃ遅延したものとな
る。

【００２２】このように、図６に示した従来の遅延回路
では、所定値ｃの値を任意に設定することによって、任
意の遅延を行う回路が実現できる。

【００２３】

【発明が解決しようとする課題】しかしながら、上記し
た従来技術は下記記載の問題点を有している。

【００２４】（１）まず、図５に示した従来のフレーム
遅延回路においては、読出しアドレスと書込みアドレス
が同一であるため、遅延量がアドレスカウンタ３の周期
分、すなわち１フレーム丁度しか得ることができない、
という問題点を有している。

【００２５】（２）一方、図６に示した従来の遅延回路
においては、読出しアドレスと書込みアドレスが異なる
ため、一連の読み書き動作において、読出しアドレス入
力、データ読出し、書込みアドレス入力、及び、データ
書込み（図８参照）という、４ステップになるが、これ
は、図５に示した従来のフレーム遅延回路の、アドレス
入力、データ読出し、及びデータ書込み（図７参照）と
いう３ステップに比べ、１ステップ分多くなる。このた
め、フレームメモリ１に高速なメモリが必要とされるこ
とになる。

【００２６】さらに、一連の読み書き動作において、読
出しアドレスと書込みアドレスを切替回路８で切替えて
出力するため、この切替回路８が雑音源となる、という
問題点を有している。

【００２７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、デジタル符号化
画像信号を任意量に遅延する遅延回路において、一連の
読み書き動作をアドレス入力、データ読出し、及び、デ
ータ書込みの３ステップで行い、かつ、その間にアドレ
ス切替えを行わないようなメモリ制御回路を提供するこ
とにある。

【００２８】

【課題を解決するための手段】前記目的を達成するた
め、本発明のメモリ制御回路は、画像信号に同期して初
期化されるアドレスカウンタと、予め設定された所定値
を画像信号に同期して巡回加算するアドレス補正値発生
回路と、前記アドレス補正値発生回路の出力と前記アド
レスカウンタの出力とを加算する加算器と、を備え、前
記加算器の出力を前記フレームメモリへのアドレス入力
とすることを特徴とする。

【００２９】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、アドレスを生成するアドレスカウンタ（図１の３）
と、与えられた所望のオフセット値（図１のｅ）をフレ
ーム毎に累加算するアドレス補正値発生手段（図１のレ
ジスタ５、加算回路６、及びレジスタ７で構成される）
と、このアドレス補正値発生回路の出力（図１のｆｅ）
とアドレスカウンタの出力（図１のａｄ）との加算値を
フレームメモリのアドレスの範囲内でフレームメモリ
（図１の１）のアドレス入力として供給する手段（図１
の加算回路４、さらに必要に応じて剰余回路１２で構成
される）と、を含む。

【００３０】本発明は、その好ましい実施の形態におい
て、アドレスカウンタ（図１の３）の出力するアドレス
（ａｄ）と、アドレス補正値（ｆｅ）と、を入力とする
加算回路（図１の４）は、変換アドレスａｆ（＝ａｄ＋
ｆｅ）を出力し、この変換アドレスにより、入力画像信
号（ｆ０）を、（１フレーム）−（所定値ｅ）分遅延し
た出力画像信号（ｆ１）を得る。

【００３１】また、本発明のメモリ制御回路は、別の好
ましい実施の形態において、アドレスを生成するカウン
タ（図２の１１）と、与えられた所望のオフセット値
（図２のｅ）をアドレス出力にフレーム毎に累加算する
ための加算回路（図２の１０）と、このカウンタの出力
をフレームメモリのアドレスの範囲内でフレームメモリ
のアドレス入力として供給し、加算回路の出力をカウン
タ（図２の１１）のリセット時に初期値としてロードす
るように構成される。

【００３２】

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。

【００３３】

【実施例１】図１は、本発明の第１の実施例の遅延回路
の構成を示す図である。図１を参照して、本実施例にお
いては、フレームメモリ１からなる画像信号の記憶回路
部と、制御回路２、アドレスカウンタ３、第１の加算回
路４、第１のレジスタ５、第２の加算回路６、第２のレ
ジスタ７、及び、剰余回路１２からなるメモリ制御部
と、から構成されている。

【００３４】次に、本実施例の動作について説明する。
フレームメモリ１、制御回路２及びアドレスカウンタ３
は、図５のものと同じである。

【００３５】第１のレジスタ５は、外部から設定される
所定値ｅを保持する。

【００３６】第２の加算回路６は、第１のレジスタ５の
出力と第２のレジスタ７の出力を加算する。

【００３７】第２のレジスタ７は、制御回路２の制御を
受け、１フレーム毎に、第２の加算回路６の出力値を保
持する。その結果、第２の加算回路６と第２のレジスタ
７とで第１のレジスタ５の出力をフレーム巡回加算して
おり、第２のレジスタ７の出力がアドレス補正値とな
る。

【００３８】第１の加算回路４は、第２のレジスタ７の
出力するアドレス補正値とアドレスカウンタ３の出力す
るアドレスａｄとを加算する。

【００３９】剰余回路１２は、第１の加算回路４の出力
を被除数とし、除数ａ１（フレーム長＝フレームメモリ
１のアドレス）の剰余を出力し、フレームメモリ１のア
ドレス入力が０から（ａ１−１）の範囲になるように作
用する。ここで、フレームメモリ１のアドレス量ａ１が
２^N（Ｎ：自然数）である場合には、２^Nに対する剰余回
路１２は省略できる。これは累加算値のバイナリー値に
ついてＮビットよりも上位ビットを切り捨てることによ
り、その結果が求める剰余となるからである（例えば加
算回路４からＮビットを出力する構成とすればよい）。
なお、以下の説明では、剰余回路１２は省略して説明す
る。

【００４０】本実施例におけるフレームメモリ１は、図
３にタイミング図として示すような動作をする。

【００４１】現フレームの第２のレジスタ７の出力をｆ
ｅとすると、次フレームの第２のレジスタ７の出力ｆ
ｅ′は、ｆｅ′＝ｆｅ＋ｅとなる。

【００４２】現フレームにおいて、第２のレジスタ７の
出力ｆｅは、第１の加算回路４によりアドレスカウンタ
３の出力ａｄに加えられ、第１の加算回路４の出力アド
レスａｆ（＝ａｄ＋ｆｅ）となる。

【００４３】第１の加算回路４の出力（＝ａｆ）が決ま
り、フレームメモリ１に伝達されると、フレームメモリ
１は、アドレスａｆに対応するメモリセルを読み書き可
能にする（図３のα期間）。

【００４４】次に、制御回路２は、読出し指示をフレー
ムメモリ１に与え、アドレスａｆに格納されたデータを
読出して、フレームメモリ１から出力する（図３のβ期
間）。

【００４５】この動作の次に、制御回路２は、書込み指
示をフレームメモリ１に与え、フレームメモリ１のアド
レスａｆに、到来した入力画像信号Ｎが書込まれる（図
３のγ期間）。

【００４６】次フレームで、アドレスカウンタ３の出力
が、（ａｄ−ｅ）になると（前フレームから１フレーム
−ｅ遅延）、このとき、第１の加算回路４の出力値は、 ａｄ−ｅ＋ｆｅ′ ＝ａｄ−ｅ＋ｆｅ＋ｅ ＝ａｄ＋ｆｅ ＝ａｆ となり、このとき、アドレスａｆから読出されたデータ
が、フレームメモリ１から出力画像信号Ｎとして出力さ
れる。

【００４７】この動作が繰り返される結果、入力画像信
号ｆ０より１フレームマイナス所定値ｅだけ遅延した出
力画像信号ｆ１が出力される。

【００４８】

【実施例２】図２は、本発明の第２の実施例の遅延回路
の構成を示す図である。図４を参照すると、本実施例に
おいては、フレームメモリ１からなる画像信号の記憶回
路部と、制御回路２、レジスタ５、加算回路１０、カウ
ンタ１１、及び剰余回路１２からなるメモリ制御部と、
を備えて構成されている。このうち、フレームメモリ
１、制御回路２は、図５に示したものと同じである。ま
たレジスタ５、剰余回路１２は、図１に示した第１のレ
ジスタ５、剰余回路１２と同じものである。

【００４９】次に、本実施例の動作について説明する。
レジスタ５の出力値ｅと、剰余回路１２の出力を加算す
る加算回路１０の出力値は、制御回路２からのリセット
信号がカウンタ１１に入力されると、カウンタ１１に取
り込まれ（ロードされる）、カウンタ１１はこの値を初
期値としてカウントを開始する。

【００５０】カウンタ１１の出力を、剰余回路１２を介
してフレームメモリ１のアドレスに入力とするのは、フ
レームメモリ１のアドレス入力を０から（ａ１−１）の
範囲にするためであり、前記第１の実施例と同様であ
る。以下では前記第１の実施例と同じように剰余回路１
２を省略して説明する。

【００５１】本実施例におけるカウンタ１１の動作につ
いて、図４のタイミング図を参照して説明する。リセッ
ト直前のカウンタ１１の出力値をａｄ′とすると、加算
回路１０の出力は、（ａｄ′＋ｅ）となり、リセット時
に、カウンタ１１は、この値を初期値として取り込み、
以後、（ａｄ′＋ｅ＋１）、（ａｄ′＋ｅ＋２）、…、
のようにカウントする。

【００５２】このような場合、現フレームでカウンタ１
１の出力値がａｄであると、その丁度１フレーム後に
は、カウンタ１１の出力値は（ａｄ＋ｅ）となり、図３
に示した加算回路４の出力と同じ出力が得られ、その結
果、（１フレーム）−（所定値ｅ）の遅延が実現され
る。

【００５３】

【発明の効果】以上説明したように、本発明によれば、
入力画像信号に対して１フレームマイナス所定値の遅延
を行う遅延回路において、一連の読み書き動作が、アド
レス入力、データ読出し、及びデータ書込みの３ステッ
プであり、その間にアドレス切換を行わないメモリ制御
回路の実現することができる、という効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施例の遅延回路の構成を示す
図である。

【図２】本発明の第２の実施例の遅延回路の構成を示す
図である。

【図３】本発明の第１の実施例のフレームメモリの動作
を説明するための図である。

【図４】本発明の第２の実施例のフレームメモリの動作
を説明するための図である。

【図５】１フレーム遅延した画像信号を出力するフレー
ム遅延回路の従来技術の構成を示す図である。

【図６】遅延回路の第２の従来技術の構成を示す図であ
る。

【図７】図５に示した従来技術のフレームメモリの動作
を説明するための図である。

【図８】図６に示した従来技術のフレームメモリの動作
を説明するための図である。

【符号の説明】

１ フレームメモリ ２ 制御回路 ３ アドレスカウンタ ４、６、１０ 加算回路 ５、７ レジスタ ８ 切替回路 ９ 減算回路 １１ カウンタ １２ 剰余回路 ｆ０ 入力画像信号 ｆ１ 出力画像信号 Ｎ 画像信号 ｃ、ｅ 所定値 ａｄ アドレスカウンタ３またはカウンタ１１の出力 ｃｌｋ クロック信号 ｆｅ、ｆｅ′ レジスタ５の出力 ａｃ 加算回路９による変換アドレス ａｆ 加算回路４の出力 α、α′ アドレスセット期間 β データ読出し期間 γ データ書込み期間

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】入力画像信号を一旦蓄積した後出力するフ
   レームメモリのメモリ制御回路において、 画像信号に同期して初期化されるカウンタと、 予め設定された所定値を画像信号に同期して巡回加算す
   るアドレス補正値発生回路と、 前記アドレス補正値発生回路の出力と前記カウンタの出
   力とを加算する加算器と、 を備え、 前記加算器の出力を前記フレームメモリへのアドレス入
   力とする、ことを特徴とするメモリ制御回路。
2. 【請求項２】入力画像信号を一旦蓄積した後出力するフ
   レームメモリのメモリ制御回路において、 画像信号に同期して初期化されるカウンタと、 予め設定された所定値を保持するレジスタと、 前記レジスタの出力と前記カウンタの出力とを加算する
   加算器と、 を備え、 前記加算器の出力を前記カウンタの初期値とし、 前記カウンタの出力を前記フレームメモリへのアドレス
   入力とする、ことを特徴とするメモリ制御回路。
3. 【請求項３】入力画像信号を一旦蓄積して出力するフレ
   ームメモリのメモリ制御回路において、 アドレスを生成するアドレスカウンタと、 与えられた所望のオフセット値をフレーム毎に累加算し
   て出力するアドレス補正値発生回路と、 前記アドレス補正値発生回路の出力と前記アドレスカウ
   ンタの出力との加算値を前記フレームメモリのアドレス
   の範囲内で前記フレームメモリへのアドレス入力として
   供給する手段と、 を含むことを特徴とするメモリ制御回路。
4. 【請求項４】入力画像信号を一旦蓄積して出力するフレ
   ームメモリのメモリ制御回路において、 アドレスを生成するカウンタと、 与えられた所望のオフセット値を前記カウンタの出力に
   フレーム毎に累加算するための加算器と、 前記カウンタの出力を前記フレームメモリのアドレスの
   範囲内で前記フレームメモリへのアドレス入力として供
   給する手段と、を備え、 前記加算器の出力を前記カウンタのリセット時に初期値
   として取り込む、ことを特徴とするメモリ制御回路。