JPH11102282A - インタフェースバッファ回路 - Google Patents
インタフェースバッファ回路Info
- Publication number
- JPH11102282A JPH11102282A JP26051897A JP26051897A JPH11102282A JP H11102282 A JPH11102282 A JP H11102282A JP 26051897 A JP26051897 A JP 26051897A JP 26051897 A JP26051897 A JP 26051897A JP H11102282 A JPH11102282 A JP H11102282A
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- register
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Abstract
(57)【要約】
【課題】 ハードウエア量を最少にしたインタフェース
バッファ回路を得る。 【解決手段】 レジスタ１０〜１７がシフトレジスタの
構成していて、レジスタ１０からデータａが入り、レジ
スタ１７からデータｂが出力される。入力データａはイ
ネーブル制御器２で、レジスタ１０からレジスタ１７ま
でシフトされながらデータセットされる。入出力切り替
え信号ｃにより、シリアル入カデータａとレジスタ１７
のシリアル出力データｂとをセレクトして、レジスタ１
０に入力される。入出力切り替え信号ｃによりレジスタ
１０の入力データを切り替えることによって、データ入
力時には、レジスタ１０からレジスタ１７へのシフトレ
ジスタとなり、データ出力時には、レジスタ１０からレ
ジスタ１７を循環するシフトレジスタの構成になり、設
定されたデータを順番に出力し、一巡すると、もとのデ
ータを保持した状態に戻ることができる。
バッファ回路を得る。 【解決手段】 レジスタ１０〜１７がシフトレジスタの
構成していて、レジスタ１０からデータａが入り、レジ
スタ１７からデータｂが出力される。入力データａはイ
ネーブル制御器２で、レジスタ１０からレジスタ１７ま
でシフトされながらデータセットされる。入出力切り替
え信号ｃにより、シリアル入カデータａとレジスタ１７
のシリアル出力データｂとをセレクトして、レジスタ１
０に入力される。入出力切り替え信号ｃによりレジスタ
１０の入力データを切り替えることによって、データ入
力時には、レジスタ１０からレジスタ１７へのシフトレ
ジスタとなり、データ出力時には、レジスタ１０からレ
ジスタ１７を循環するシフトレジスタの構成になり、設
定されたデータを順番に出力し、一巡すると、もとのデ
ータを保持した状態に戻ることができる。
Description
【０００１】
【発明の属する技術分野】本発明はインタフェースバッ
ファ回路に関し、特にシリアルあるいはパラレルでイン
タフェースするインタフェースバッファ回路に関する。
ファ回路に関し、特にシリアルあるいはパラレルでイン
タフェースするインタフェースバッファ回路に関する。
【０００２】
【従来の技術】シリアル（あるいはパラレル）データを
一度バッファし、必要なタイミングでシリアル（あるい
はパラレル）データとして読み出して、送信する回路を
含む通信機能を持つ装置がある。
一度バッファし、必要なタイミングでシリアル（あるい
はパラレル）データとして読み出して、送信する回路を
含む通信機能を持つ装置がある。
【０００３】特開昭６３−７９４４２号公報には、図５
に示すように、１フレームで扱うビット数の２分の１以
下のビット長を有する定レベル循環型のシフトレジスタ
２０〜２３と、循環回数をカウントするカウンタ８と、
並列データｅがデータバスに送出され、シフトレジスタ
２０〜２３とカウンタ８によって選択されたビット位置
のデータがシリアル入力端子ａから供給されるメモリー
手段とからなるシリアルデータの受信装置が提案されて
いる。
に示すように、１フレームで扱うビット数の２分の１以
下のビット長を有する定レベル循環型のシフトレジスタ
２０〜２３と、循環回数をカウントするカウンタ８と、
並列データｅがデータバスに送出され、シフトレジスタ
２０〜２３とカウンタ８によって選択されたビット位置
のデータがシリアル入力端子ａから供給されるメモリー
手段とからなるシリアルデータの受信装置が提案されて
いる。
【０００４】すなわち、シリアルデータａを、シフトレ
ジスタ２０〜２３とカウンタ８の値をみて、ＲＡＭ（ラ
ンダムアクセスメモリー）７に格納して、８ビットある
いは１６ビット溜った時点で、バスを介してデータを転
送ｅする回路である。
ジスタ２０〜２３とカウンタ８の値をみて、ＲＡＭ（ラ
ンダムアクセスメモリー）７に格納して、８ビットある
いは１６ビット溜った時点で、バスを介してデータを転
送ｅする回路である。
【０００５】図５に示す特開昭６３−７９４４２号公報
記載の提案では、入力側がシリアルデータａを直接入力
でき、出力側はパラレルデータｅを出力できるという技
術であり、シリアルデータは出力できない。データはＲ
ＡＭ７に格納し、ＲＡＭの制御回路にシフトレジスタ２
０〜２３と、カウンタ８を使用しているため、ハードウ
エア量が多い。この場合、入力がシリアルデータ対応と
いう特殊仕様のＲＡＭ７使用のため、実現は容易ではな
い。また、データの格納方法が複雑で、設計に難しさが
ある。
記載の提案では、入力側がシリアルデータａを直接入力
でき、出力側はパラレルデータｅを出力できるという技
術であり、シリアルデータは出力できない。データはＲ
ＡＭ７に格納し、ＲＡＭの制御回路にシフトレジスタ２
０〜２３と、カウンタ８を使用しているため、ハードウ
エア量が多い。この場合、入力がシリアルデータ対応と
いう特殊仕様のＲＡＭ７使用のため、実現は容易ではな
い。また、データの格納方法が複雑で、設計に難しさが
ある。
【０００６】図４に示す従来のインタフェースバッファ
回路は、入出力切り替え信号ｃとデータ切り替え信号ｄ
からカウンタ５を動作させ、レジスタ１０からレジスタ
１７まで、イネーブル制御器２はそれぞれのイネーブル
信号を生成して、シリアル入力データａを順次レジスタ
１０〜１７に設定している。出力の場合もカウンタ５の
カウント値を基に、レジスタ１０〜１７のデータを順次
選択６して、出力ｂしている。
回路は、入出力切り替え信号ｃとデータ切り替え信号ｄ
からカウンタ５を動作させ、レジスタ１０からレジスタ
１７まで、イネーブル制御器２はそれぞれのイネーブル
信号を生成して、シリアル入力データａを順次レジスタ
１０〜１７に設定している。出力の場合もカウンタ５の
カウント値を基に、レジスタ１０〜１７のデータを順次
選択６して、出力ｂしている。
【０００７】
【発明が解決しようとする課題】図４に示す従来のイン
タフェースバッファ回路は、レジスタの出力の後段にセ
レクタが入ることにより、セレクタ及びカウンタの分、
ハードウエア量が増える問題がある。
タフェースバッファ回路は、レジスタの出力の後段にセ
レクタが入ることにより、セレクタ及びカウンタの分、
ハードウエア量が増える問題がある。
【０００８】本発明の目的は、ハードウエア量を最少に
したインタフェースバッファ回路を提供することであ
る。
したインタフェースバッファ回路を提供することであ
る。
【０００９】
【課題を解決するための手段】本発明によるインタフェ
ースバッファ回路は、シフトレジスタを構成する複数の
レジスタと、シリアル入力データと前記シフトレジスタ
の出力とを選択して前記シフトレジスタに入力する入力
選択手段と、前記シフトレジスタの出力をシリアル出力
データとするシリアルデータ出力手段とを含むことを特
徴とする。
ースバッファ回路は、シフトレジスタを構成する複数の
レジスタと、シリアル入力データと前記シフトレジスタ
の出力とを選択して前記シフトレジスタに入力する入力
選択手段と、前記シフトレジスタの出力をシリアル出力
データとするシリアルデータ出力手段とを含むことを特
徴とする。
【００１０】また、前記入力選択手段が、データ入力時
はシリアルデータ入力を、データ出力時は前記シフトレ
ジスタの出力を選択することを特徴とする。
はシリアルデータ入力を、データ出力時は前記シフトレ
ジスタの出力を選択することを特徴とする。
【００１１】さらに、前記複数のレジスタのそれぞれの
出力をパラレル出力データとして出力する手段を含むこ
とを特徴とする。
出力をパラレル出力データとして出力する手段を含むこ
とを特徴とする。
【００１２】さらにまた、前記複数のレジスタと同数
の、前記複数のレジスタの入力を選択するレジスタ入力
選択手段と、パラレル入力データを前記レジスタ入力選
択手段を介して前記複数のレジスタに入力する手段とを
含むことを特徴とする。
の、前記複数のレジスタの入力を選択するレジスタ入力
選択手段と、パラレル入力データを前記レジスタ入力選
択手段を介して前記複数のレジスタに入力する手段とを
含むことを特徴とする。
【００１３】本発明の作用は次の通りである。データ入
力時には、入力データを伝搬するシフトレジスタに、デ
ータ出力時には、循環型のシフトレジスタになるように
構成する。
力時には、入力データを伝搬するシフトレジスタに、デ
ータ出力時には、循環型のシフトレジスタになるように
構成する。
【００１４】
【発明の実施の形態】以下に、本発明の実施例について
図面を参照して説明する。
図面を参照して説明する。
【００１５】図１は本発明によるインタフェースバッフ
ァ回路の実施例の構成を示すブロック図であり、図２〜
５と同等部分は同一符号にて示している。
ァ回路の実施例の構成を示すブロック図であり、図２〜
５と同等部分は同一符号にて示している。
【００１６】図１において、本発明によるインタフェー
スバッファ回路は、シリアル入力データａとレジスタ１
７の出力とを、入出力切り替え信号ｃで切り替えるセレ
クタ１、データ切り替え信号ｄでレジスタ１０〜１７を
イネーブルするイネーブル制御器２、入力データａを格
納するシフトレジスタを構成するレジスタ１０〜１７で
構成される。
スバッファ回路は、シリアル入力データａとレジスタ１
７の出力とを、入出力切り替え信号ｃで切り替えるセレ
クタ１、データ切り替え信号ｄでレジスタ１０〜１７を
イネーブルするイネーブル制御器２、入力データａを格
納するシフトレジスタを構成するレジスタ１０〜１７で
構成される。
【００１７】本発明の実施例の動作は、レジスタ１０〜
１７がシフトレジスタを構成していて、レジスタ１０か
らデータａが入り、レジスタ１７からデータｂが出力さ
れる。入力データａはイネーブル制御器２によってレジ
スタ１０からレジスタ１７までシフトされつつデータセ
ットされる。入出力切り替え信号ｃにより、シリアル入
カデータａとレジスタ１７のシリアル出力データｂとを
セレクトして、レジスタ１０に入力される。
１７がシフトレジスタを構成していて、レジスタ１０か
らデータａが入り、レジスタ１７からデータｂが出力さ
れる。入力データａはイネーブル制御器２によってレジ
スタ１０からレジスタ１７までシフトされつつデータセ
ットされる。入出力切り替え信号ｃにより、シリアル入
カデータａとレジスタ１７のシリアル出力データｂとを
セレクトして、レジスタ１０に入力される。
【００１８】入出力切り替え信号ｃによりレジスタ１０
の入力データを切り替えることによって、データ入力時
には、レジスタ１０からレジスタ１７へのシフトレジス
タとなり、データ出力時には、レジスタ１０からレジス
タ１７を循環するシフトレジスタの構成となって、設定
されたデータを順番に出力し、一巡すると、もとのデー
タを保持した状態に戻ることができる。
の入力データを切り替えることによって、データ入力時
には、レジスタ１０からレジスタ１７へのシフトレジス
タとなり、データ出力時には、レジスタ１０からレジス
タ１７を循環するシフトレジスタの構成となって、設定
されたデータを順番に出力し、一巡すると、もとのデー
タを保持した状態に戻ることができる。
【００１９】図２に示す本発明の他の実施例は、図１に
示す実施例にパラレル出力データ部３を追加したもので
ある。パラレル出力データ部３を追加するだけで、パラ
レル出力ｅを得ることができる。
示す実施例にパラレル出力データ部３を追加したもので
ある。パラレル出力データ部３を追加するだけで、パラ
レル出力ｅを得ることができる。
【００２０】図３に示す本発明のさらに他の実施例は、
図１に示す実施例にパラレル入カデータ部４を追加した
ものである。パラレル入力データｆがあった場合は、シ
リアルデータに変換してセットせずに、直接パラレル入
力データｆをセレクタ４０〜４７を介してセットするこ
とが可能になる。
図１に示す実施例にパラレル入カデータ部４を追加した
ものである。パラレル入力データｆがあった場合は、シ
リアルデータに変換してセットせずに、直接パラレル入
力データｆをセレクタ４０〜４７を介してセットするこ
とが可能になる。
【００２１】また、図２のパラレル出力データ部３と合
わせて、シリアル入力データ→シリアル出力データ、シ
リアル入力データ→パラレル出力データ、パラレル入力
データ→シリアル出力データ、パラレル入力データ→パ
ラレル出力データのすべての組合せに対応させることも
可能である。
わせて、シリアル入力データ→シリアル出力データ、シ
リアル入力データ→パラレル出力データ、パラレル入力
データ→シリアル出力データ、パラレル入力データ→パ
ラレル出力データのすべての組合せに対応させることも
可能である。
【００２２】さらに、本実施例では８ビットの場合につ
いて説明しているが、８ビットに限らないことはいうま
でもない。
いて説明しているが、８ビットに限らないことはいうま
でもない。
【００２３】
【発明の効果】以上説明したように本発明は、データ入
力時には、入力データを伝搬するシフトレジスタに、デ
ータを出力する時には、循環型のシフトレジスタになる
ように構成することにより、出力データを選択するセレ
クタを使わずに、出力データをレジスタから直接出力で
き、データも保存され、ハードウエア量を最少にできる
効果がある。
力時には、入力データを伝搬するシフトレジスタに、デ
ータを出力する時には、循環型のシフトレジスタになる
ように構成することにより、出力データを選択するセレ
クタを使わずに、出力データをレジスタから直接出力で
き、データも保存され、ハードウエア量を最少にできる
効果がある。
【図１】本発明の実施例のブロック図である。
【図２】本発明の他の実施例のブロック図である。
【図３】本発明のさらに他の実施例のブロック図であ
る。
る。
【図４】従来のインタフェースバッファ回路の一例のブ
ロック図である。
ロック図である。
【図５】従来のインタフェースバッファ回路の他の一例
のブロック図である。
のブロック図である。
１ セレクタ ２ イネーブル制御器 １０〜１７ レジスタ
Claims (4)
- 【請求項１】 シフトレジスタを構成する複数のレジス
タと、シリアル入力データと前記シフトレジスタの出力
とを選択して前記シフトレジスタに入力する入力選択手
段と、前記シフトレジスタの出力をシリアル出力データ
とするシリアルデータ出力手段とを含むことを特徴とす
るインタフェースバッファ回路。 - 【請求項２】 前記入力選択手段が、データ入力時はシ
リアルデータ入力を、データ出力時は前記シフトレジス
タの出力を選択することを特徴とする請求項１記載のイ
ンタフェースバッファ回路。 - 【請求項３】 さらに前記複数のレジスタのそれぞれの
出力をパラレル出力データとして出力する手段を含むこ
とを特徴とする請求項１あるいは２記載のインタフェー
スバッファ回路。 - 【請求項４】 さらに前記複数のレジスタと同数の前記
複数のレジスタの入力を選択するレジスタ入力選択手段
と、パラレル入力データを前記レジスタ入力選択手段を
介して前記複数のレジスタに入力する手段とを含むこと
を特徴とする請求項１，２あるいは３記載のインタフェ
ースバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26051897A JPH11102282A (ja) | 1997-09-25 | 1997-09-25 | インタフェースバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26051897A JPH11102282A (ja) | 1997-09-25 | 1997-09-25 | インタフェースバッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11102282A true JPH11102282A (ja) | 1999-04-13 |
Family
ID=17349089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26051897A Pending JPH11102282A (ja) | 1997-09-25 | 1997-09-25 | インタフェースバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11102282A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019039113A1 (ja) * | 2017-08-24 | 2019-02-28 | ソニーセミコンダクタソリューションズ株式会社 | プロセッサおよび情報処理システム |
-
1997
- 1997-09-25 JP JP26051897A patent/JPH11102282A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019039113A1 (ja) * | 2017-08-24 | 2019-02-28 | ソニーセミコンダクタソリューションズ株式会社 | プロセッサおよび情報処理システム |
| US11029956B2 (en) | 2017-08-24 | 2021-06-08 | Sony Semiconductor Solutions Corporation | Processor and information processing system for instructions that designate a circular buffer as an operand |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20040707 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040713 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041109 |