JP2005025752A - ディジタル画像データを処理するための装置及び方法 - Google Patents
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Abstract
【課題】ディジタル画像データの処理の間の処理エラーを低減する装置及び方法を提案することである。
【解決手段】上記課題は、コンパレータが設けられており、このコンパレータには画像データ入力側がメモリを介して接続されており、コンパレータには処理ステージの出力側が接続されており、コンパレータは処理された画像データと記憶された画像データとの間の差を比較値と比較し、マルチプレクサを比較結果と関連してドライブし、マルチプレクサの入力側には処理された画像データ及び記憶された画像データが供給され、マルチプレクサの出力側は画像データ出力側に接続されていることによって解決される。
【選択図】図1
【解決手段】上記課題は、コンパレータが設けられており、このコンパレータには画像データ入力側がメモリを介して接続されており、コンパレータには処理ステージの出力側が接続されており、コンパレータは処理された画像データと記憶された画像データとの間の差を比較値と比較し、マルチプレクサを比較結果と関連してドライブし、マルチプレクサの入力側には処理された画像データ及び記憶された画像データが供給され、マルチプレクサの出力側は画像データ出力側に接続されていることによって解決される。
【選択図】図1
Description
本発明は、ディジタル画像データを処理するための装置であって、この装置は語長mを有する画像データ入力側及び語長nを有する制御入力側を有し、画像及び制御データは処理ステージに供給され、この処理ステージは処理された画像データを出力側で出力し、さらに装置は語長pを有する画像データ出力側を有する、ディジタル画像データを処理するための装置に関し、さらに本発明は、ディジタル画像データを処理するための方法であって、画像データは制御変数とともに処理ステージに供給され、出力側で発生される、ディジタル画像データを処理するための方法に関する。
ディジタル画像データは一般的に行及び/又は列に配置されたピクセルから成る画像を記述するデータであり、その完全性は画像の表現に帰着する。個々のピクセルはこの場合様々なやり方で記述され、例えば基本色 赤、緑及び青の三原色のような構成要素に分解され、輝度及び色差信号Y、Cr、Cbのような構成要素に分解される。画像データはこの場合には特定数のディジット又は語又はビット長を有する二進数値、いわゆるデータ語によって表現される。
例えば色値、輝度又はコントラストを補正するためのディジタル画像データの後処理の間に、オペレータによって各々調整されうる個別のピクセル及び補正値は処理ユニットに供給される。処理ユニットはその出力側に出力値を発生する。通常は、画像データも補正値も二進形式で処理ユニットに供給される。この場合、ピクセル及び補正値は特定の長さのデータ語、ビット長又は語長によって表現される。処理ユニットにおける処理の性質に依存して、処理の結果、つまり出力値はピクセル値及び補正値のために供給されたデータ語のそれぞれの長さよりも大きなデータ語ビット長を有しうる。自然数の二進乗算はとりわけ被乗数と乗数の語長の和に相応する語長を有するデータ語に帰着する。もし2つ以上の処理ユニットが直列に接続されるならば、必要とされる語長は各処理ユニットによってかなり増大してしまう。しかし、多数の処理ユニットを直列に接続するのは通常のことである。例えば、彩度がまず最初に補正され、その後で輝度が適応される。もし今例えば32ビットの語長を有するピクセル及び16ビットの語長を有する補正値が乗算演算において結合されるならば、結果的に生じる出力値は48ビットの語長を有する。もしこの値が同様に16ビットの語長を有する補正値によって後続処理演算において処理されるならば、実際に第2の処理演算の結果は64ビットの語長を有する。上記の例は直列に実行される少数の処理演算でさえも結果的に非常大きな語長に帰着することを非常に迅速に示している。
今日、プロフェッショナルビデオプロセッシングにおいて実行される演算は論理回路によって実行され、この論理回路はリアルタイムでの処理を可能にするためにハードウェアゲートを有する。リアルタイム処理は、ユーザにより実行される変更が直接モニタ上で見られるという利点をユーザに与える。しかし、非常に大きな語長を有する処理ユニットをデザインすることは非常に複雑かつコスト高である。許容可能な限度内にこの複雑さをとどめるために、結果が各処理ステージの後で入力語の語長にまで丸められる。この丸め処理は最下位ビット(LSB)の適当な省略によってしばしば実行される。
現代のビデオ処理装置はしばしば多数の直列接続された処理ユニットを有し、これらの処理ユニットの間では信号又は画像データをタップオフできず、バイパスすることもできない。一つの特定の補正、例えば特定の色値の又はピクセルの特定の構成要素の補正だけが実行されても、一方で他の補正が実行できないという状況がしばしば生じる。しかし、全てのピクセルに対する画像データがビデオ処理ユニットを通過する。この場合、これはほんの少しではあるが、例えば意図的に未処理のままに残される色値に対する処理の結果は処理ユニットの限定された計算精度のために入力値とは異なる。しかし、出力値と入力値との間のほんの少しの変更にもかかわらず信号は改悪されている。
本発明の課題は、ディジタル画像データの処理の間の処理エラーを低減する装置及び方法を提案することである。
上記課題は、装置においては、コンパレータが設けられており、このコンパレータには画像データ入力側がメモリを介して接続されており、コンパレータには処理ステージの出力側が接続されており、コンパレータは処理された画像データと記憶された画像データとの間の差を比較値と比較し、マルチプレクサを比較結果と関連してドライブし、マルチプレクサの入力側には処理された画像データ及び記憶された画像データが供給され、マルチプレクサの出力側は画像データ出力側に接続されていることによって解決され、上記課題は、方法においては、方法は次のようなステップを有する、すなわち、
a)処理の前に供給された画像データのバッファ記憶、
b)バッファ記憶された画像データと個々の関連する処理された画像データとの比較、
c)ステップb)の比較結果と関連した出力のためのバッファ記憶された画像データ又は処理された画像データの選択
のステップを有することによって解決される。
a)処理の前に供給された画像データのバッファ記憶、
b)バッファ記憶された画像データと個々の関連する処理された画像データとの比較、
c)ステップb)の比較結果と関連した出力のためのバッファ記憶された画像データ又は処理された画像データの選択
のステップを有することによって解決される。
本発明の装置は画像データ入力側及び制御入力側を有し、これらの入力側は処理ステージに供給される。画像データ及び制御データは処理ステージにおいて結びつけられ、論理演算の結果は出力側に送出される。さらに、処理ステージに供給される画像データはバッファ記憶される。処理の結果はバッファ記憶された未処理の画像データと比較される。これは例えば減算によって行われ、減算の結果が可変閾値と比較される。もし減算の結果が可変閾値より小さいならば、マルチプレクサがドライブされ、バッファ記憶された画像データがディジタル画像データを処理するための装置の出力側に送出される。さもなければ、処理された画像データが装置の出力側に送出される。語長が各処理ステージによって増大することを防ぐために、処理ステージの結果はマルチプレクサに供給される前に丸め素子を通過させられる。これによって、処理が意図されない場合に又は特定のピクセルに対する処理が丸め誤差以外の結果を持たない場合に、画像データは処理ステージにおける内的な不正確さによって改悪されていないことが保証される。
本発明による装置の1つの実施形態では、構成要素に分解されたピクセルに対する画像データはパラレルに処理される。この目的のために相応の個数の処理ステージが設けられている。パラレル処理ステージの各々は上記のようにデザインされており、すなわち各構成要素毎に処理ユニット、メモリ及び丸め素子がある。記憶された値が出力側に送出されるべきか又は処理された値が出力側に送出されるべきかに関する決定は各構成要素毎の比較結果における論理AND演算を実行した後で行われる。もし全ての構成要素において処理された画像データと記憶された画像データとの間の差が閾値より下であるならば、処理された値が出力側が送出され、さもなければ記憶された値が出力側に送出される。相応のマルチプレクサはこの目的のために設けられており、このマルチプレクサは構成要素の個数に相応する多数の入力側及び出力側を有する。構成要素の記憶された画像データならびに処理されて続いて丸められた画像データは相応のやり方でマルチプレクサの入力側に供給される。
本発明による装置の別の実施形態では、構成要素に分解された画像データは少なくとも部分的にシリアル形式で処理される。これを行うために、マルチプレクサがいずれにしてもメモリに記憶された構成要素に対する画像データを選択し、このデータを処理ステージに供給する。瞬時の処理は前述のように実行される。未処理の値及び処理された値は各々コンパレータに供給され、このコンパレータがこれら2つの値の間の差と可変閾値とを比較する。処理された値はまた丸め素子及びマルチプレクサを介してメモリの適当なメモリ位置に書き込まれる。構成要素の画像データに対する比較演算の結果は同様にマルチプレクサを介してメモリの適当なメモリ位置に書き込まれる。一度1つのピクセルに対する構成要素の画像データの全てが処理されると、さらに別のマルチプレクサが論理ANDゲートによってドライブされ、画像信号の構成要素の未処理の画像データか又は処理された画像データかのいずれかが出力側で発生される。これは記憶された比較結果を論理ANDゲートに供給することによって行われる。論理ANDゲートには好都合なことにクロック信号が供給されており、このクロック信号は画像信号の全ての構成要素の処理が終わるまではスイッチングを許さない。装置のこの変形実施形態はパラレルに設けられるべき機能ブロックの個数を低減することを可能にする。機能ブロックの処理クロックレートはこの目的のために構成要素の個数に合わせて適切に増大されなければならない。
最後に記述する2つの更に別の実施形態では、処理された値又は記憶された値の適用を介して決定が画像データの各構成要素毎に個別に行われるように比較ユニット及びマルチプレクサをデザインすることが可能である。
一般に、個々の閾値も個々の構成要素毎に設けられる。
原理的には、コンパレータの前に処理された画像データにおいて丸め処理を実行することができる。
有利には、もし記憶された画像データと処理された画像データとの間の差が比較値よりも小さいならば、記憶された画像データがマルチプレクサの出力側で発生される。
有利には、丸め素子は処理ステージの出力側とマルチプレクサの入力側との間に設けられており、画像データ出力側の語長pは語長mとnとの和より小さい。
有利には、メモリは、基本的に処理ステージの遅延時間によって遅延されて、画像データを送出する。
有利には、画像データは処理されてその構成要素にまで分解され、処理された画像データと構成要素に関連する未処理の画像データとの比較の結果はマルチプレクサに送出され、マルチプレクサは多数の出力側及び選択可能な入力側を構成要素の個数に応じて有する。
有利には、比較結果は論理ANDゲートを介してマルチプレクサに送出され、マルチプレクサは構成要素の個数に相応してパラレルに入力側の個数を選択する。
有利には、構成要素の個数に相応する多数の処理ステージ、コンパレータ及びメモリが構成要素のパラレル処理のために設けられている。
有利には、共通処理ステージの多数の入力側及び出力側が構成要素の個数に相応して設けられている。
有利には、画像データの構成要素はマルチプレクサを介して処理ステージ及びコンパレータに送出され、メモリが処理された構成要素及び比較の結果を記憶するために設けられている。
有利には、バッファ記憶された画像データ又は処理された画像データを選択するために、個々の画像データから差が形成され、結果が比較値と比較される。
有利には、もし差が比較値より小さいならばバッファ記憶された画像データが送出され、もし差が比較値より大きいならば処理された画像データが送出される。
有利には、処理された画像データは送出される前に丸められる。
有利には、本発明の方法を実行するようにプログラミングされたコンピュータが形成される。
本発明の実施例を次に図面を参照しつつ記述する。
図1は本発明の装置のブロック線図を示す。図では語長mを有する信号Aが処理ステージ1に入力される。これは例えばガンママルチプライヤ(gamma multiplier)でもよい。信号Aはメモリ3にも入力され、このメモリ3においてこの信号Aは処理ステージ1の処理時間の間バッファされる。処理ステージには1つ以上の動作信号が供給される。例えば、信号をこの処理ステージにおいて時間領域から周波数領域に変換する(FFT)こともでき、特定の周波数は周波数領域においてパラメータに関連して処理され、ついで時間領域に逆変換される。丸め処理は出力側で実行されるか、さもなければ処理中にも実行される。再び出力側で発生される信号Cは信号Aと同じ語長mを有する。このシンプルな例において、語長nを有するただ1つの動作信号Bが供給される。処理ステージは信号をマッピングテーブルを利用して対数形式に変換する。ついでそれは動作信号Bによって乗算され、その後でそれは第2のマッピングテーブルによって線形表現に逆変換される。丸めは、テーブルのサイズを許容可能な限度(例えばm=16、18ビット出力側を有する第1のマッピングテーブルサイズ64K*18ビット、n=16、よって乗算の後では18+n=34ビット長になり、これはサイズが17×109×16ビットのテーブルを必要とする)内に保つために、とりわけ第2のマッピングテーブルの前に必要とされる。再び語長がmである信号Cが処理ステージ1の出力側で発生される。信号Aはメモリ3を介してコンパレータ2に供給され、信号Cはコンパレータ2に直接供給され、コンパレータ2は2つの信号AとCとの間の差を基準値Eと比較する。コンパレータ2は、例えば、減算器及びコンパレータから形成される。コンパレータからの出力信号はマルチプレクサ4をドライブし、このマルチプレクサ4には信号Aがメモリ3を介して供給され、信号Cが供給される。もし処理された信号と未処理の信号との間の差が基準値Eよりも小さいならば、未変化の信号Aがマルチプレクサ4の出力側Dで発生される。さもなければ、処理された信号が出力側Dで発生される。もし適切な丸めが処理ステージ自体で実行されなかった場合には、丸め素子5が処理ステージ1の出力側とマルチプレクサ4との間に設けられ、有利にはこの丸め素子5がその出力側で入力信号の語長mに相応する語長を有するデータ語を発生する。
図2は構成要素に分解されたディジタル画像データのパラレル処理のための本発明による装置のブロック線図を示す。
この図は基本的に3重化形式の図1に示された装置を示している。各々の構成要素のために設けられている素子は図では同じ参照符号で示し、これらを区別するために単一のプライム記号又は二重のプライム記号によって注をつけてある。この図の信号Aは構成要素A、A’及びA’’に分けられている。信号構成要素のルートは図1に関する記述の信号Aのルートに相応する。信号A、A’及びA’’は処理ステージ1、1’及び1’’において出力信号C、C’及びC’’に変換され、ついでコンパレータに供給される。本発明の更に別の実施形態では、処理ステージ1、1’及び1’’が単一の処理ステージに結合される。この場合、信号構成要素A、A’及びA’’ならびに動作信号B、B’及びB’’は適当な入力側に供給され、信号C、C’及びC’’が適当な出力側で発生される。図1に比べると、コンパレータ2、2’及び2’’からの結果はまず最初に論理ANDゲート6に供給され、このゲート6の出力がマルチプレクサ4をドライブする。これは、もし基準値E、E’、E’’が信号構成要素A、A’及びA’’と信号C、C’及びC’’との間の差の全てにおいてより小さくないならば、未処理の信号が出力側に供給されないことを保証する。従って3重の2→1マルチプレクサ4によって選択プロセスが実行される。本発明のまた別の実施形態では、論理ANDゲート6が省略される。この場合、処理された信号が出力側に送出されるか又は未処理の信号が出力側に送出されるかが各構成要素毎に個別に決定される。マルチプレクサ4はこの場合処理された信号又は未処理の信号が各構成要素毎に個々に選択されるようにデザインされる。
図3は画像データが部分的にシリアル形式で処理される、本発明による装置のブロック線図を示す。例えば、図の画像信号の構成要素は原色赤、緑及び青によって表現され、これを表現するインデックスR、G及びBによって識別される。構成要素のデータ値AR、AG及びABはまず最初にメモリ10に入力される。マルチプレクサ11は連続的にメモリの構成要素を選択し、これらを処理ステージ1への入力信号Aとして通過させる。処理ステージ1には制御信号Bも供給される。処理された信号成分Cは未処理の信号成分Aと同様にコンパレータ2に供給され、この未処理の信号成分Aはマルチプレクサによって選択されたものである。コンパレータ2は信号AとCとの間の差を基準値Eと比較する。比較演算の結果VR、VG及びVBはマルチプレクサ14を介してメモリ12の中の構成要素に関連するメモリ位置に記憶される。処理された信号成分CR、CG及びCBのデータも丸め素子5及びマルチプレクサ16を介してメモリ13の中の相応のメモリ位置に供給される。一度1つのピクセルに関連する全ての構成要素が処理されると、マルチプレクサ4が記憶された比較結果VR、VG及びVBの論理AND演算に関連してANDゲート6によってスイッチされ、メモリ13からの処理された画像データCR、CG及びCBか又はメモリ10からの未処理の画像データ値AR、AG及びABがマルチプレクサの出力側DR、DG及びDBで発生される。リアルタイム処理を保証するために、マルチプレクサ11、14及び16は全処理ユニットと同様に画像データ及びピクセルのクロックレートよりも高いクロックレートでドライブされなければならない。本発明の1つの実施例では、構成要素に対する比較演算の複数の結果を結びつけるANDゲートは有利にはもし全ての結果成分が利用可能でなければマルチプレクサ4がドライブされないようにドライブされる。本発明の他の実施例では、マルチプレクサ4は出力側メモリを有し、この出力側メモリはとにかく最新の有効な選択された値を保持し、次の有効な選択が行われるまでこれらの値を出力側で発生する。
図4はシリアル形式で画像信号を部分的に処理するための本発明による装置の更に別の例を示す。図面では、構成要素AR、AG及びABに分解された信号がメモリ10を介してマルチプレクサ11に供給される。マルチプレクサ11は構成要素の画像データをメモリ10からシフトレジスタ100に通過させる。シフトレジスタ100はメモリセル111〜115を有する。各クロックサイクルの間に、左から図面のシフトレジスタ100へとシフトインされたデータ値が1つのメモリ位置だけ右へとシフトされ、最新のデータ値はとにかくシフトレジスタ100から右へとシフトされる。シフトレジスタ100の最初のメモリ位置111に書き込まれた値は信号Aとして処理ステージ1及びコンパレータ2へと供給される。動作値Bも同様に処理ステージ1に供給される。信号Cが処理ステージ1の出力側で発生され、コンパレータ2及び丸め素子5へと供給される。コンパレータは信号AとCとの間の差を閾値Eと比較する。丸め素子5はシフトレジスタ13に接続されており、このシフトレジスタ13は丸められた画像データを丸め素子から受け取る。各クロックサイクルの間に、画像データはシフトレジスタ13において1つのメモリ位置だけ右へとシフトされる。シフトレジスタ13及び100の最後の3つのメモリ位置は各々三重化された2→1マルチプレクサ4に接続されている。マルチプレクサ4に接続されているメモリ位置の数は、画像データを構成要素に分解するやり方に関連して変化する。マルチプレクサ4の出力側はメモリ120に接続されており、このメモリ120は画像データの構成要素を記憶する。このメモリ120は装置の出力も表現する。コンパレータ2による処理された画像データと未処理の画像データとの比較結果は可変閾値Eとともにシフトレジスタ12に記憶される。シフトレジスタ12の最後の3つのメモリ位置は論理ANDゲート6に接続されている。メモリ13及び100に関して上述した事柄がこのシフトレジスタ12にも当てはまり、論理ANDゲート6に接続されているメモリ位置の数は画像の信号の構成要素の数に関連して変化する。論理ANDゲート6の出力はマルチプレクサ4を図1〜3に関する記述において述べたのと同じやり方でドライブする。シフトレジスタ12、13及び100のメモリ位置の数は処理ステージ1がそれぞれの演算を実行するのに必要とする動作クロックサイクルの数に依存する。図面においては1クロックサイクルの処理時間は既に想定されている。適切なデザインは、未処理の画像データ及び処理された画像データの両方が適切なやり方でマルチプレクサ4で発生され、さらに処理された画像データと未処理の画像データとの相応の比較結果が時間に関して適切に論理ANDゲート6に送出され、さらにマルチプレクサ4をドライブすることを保証する。
1、1’、1’’ 処理ステージ
2、2’、2’’ コンパレータ
3、3’、3’’ メモリ
4 マルチプレクサ
5、5’、5’’ 丸め素子
6 論理ANDゲート
10 メモリ
11 マルチプレクサ
12 メモリ
13 メモリ
14 マルチプレクサ
16 マルチプレクサ
100 シフトレジスタ
111〜115 メモリセル
120 メモリ
A 語長mを有する信号
B 語長nを有する動作信号
C 処理ステージ1の出力信号
D マルチプレクサ4の出力信号
E 基準値、閾値
A、A’、A’’ 構成要素
AR、AG、AB 原色に分解された画像信号の構成要素
2、2’、2’’ コンパレータ
3、3’、3’’ メモリ
4 マルチプレクサ
5、5’、5’’ 丸め素子
6 論理ANDゲート
10 メモリ
11 マルチプレクサ
12 メモリ
13 メモリ
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16 マルチプレクサ
100 シフトレジスタ
111〜115 メモリセル
120 メモリ
A 語長mを有する信号
B 語長nを有する動作信号
C 処理ステージ1の出力信号
D マルチプレクサ4の出力信号
E 基準値、閾値
A、A’、A’’ 構成要素
AR、AG、AB 原色に分解された画像信号の構成要素
Claims (14)
- ディジタル画像データを処理するための装置であって、該装置は語長mを有する画像データ入力側(A)及び語長nを有する制御入力側(B)を有し、画像及び制御データは処理ステージ(1)に供給され、該処理ステージ(1)は処理された画像データを出力側(C)で出力し、さらに前記装置は語長pを有する画像データ出力側(D)を有する、ディジタル画像データを処理するための装置において、
コンパレータ(2)が設けられており、該コンパレータ(2)には前記画像データ入力側(A)がメモリ(3)を介して接続されており、前記コンパレータ(2)には前記処理ステージ(1)の出力側(C)が接続されており、前記コンパレータ(2)は処理された画像データと記憶された画像データとの間の差を比較値(E)と比較し、マルチプレクサ(4)を比較結果と関連してドライブし、前記マルチプレクサ(4)の入力側には処理された画像データ及び記憶された画像データが供給され、前記マルチプレクサ(4)の出力側は前記画像データ出力側(D)に接続されていることを特徴とする、ディジタル画像データを処理するための装置。 - もし記憶された画像データと処理された画像データとの間の差が比較値(E)よりも小さいならば、記憶された画像データがマルチプレクサの出力側で発生されることを特徴とする、請求項1記載の装置。
- 丸め素子(5)は処理ステージ(1)の出力側(C)とマルチプレクサ(4)の入力側との間に設けられており、画像データ出力側(D)の語長pは語長mとnとの和より小さいことを特徴とする、請求項1記載の装置。
- メモリ(3)は、基本的に処理ステージ(1)の遅延時間によって遅延されて、画像データを送出することを特徴とする、請求項1記載の装置。
- 画像データは処理されてその構成要素にまで分解され、処理された画像データと前記構成要素に関連する未処理の画像データとの比較の結果はマルチプレクサ(4)に送出され、マルチプレクサは多数の出力側及び選択可能な入力側を構成要素の個数に応じて有することを特徴とする、請求項1〜4のうちの1項記載の装置。
- 比較結果は論理ANDゲート(6)を介してマルチプレクサ(4)に送出され、マルチプレクサは構成要素の個数に相応してパラレルに入力側の個数を選択することを特徴とする、請求項5記載の装置。
- 構成要素の個数に相応する多数の処理ステージ(1、1’、1’’)、コンパレータ(2、2’、2’’)及びメモリ(3、3’3’’)が構成要素のパラレル処理のために設けられていることを特徴とする、請求項5又は請求項6記載の装置。
- 共通処理ステージ(1)の多数の入力側及び出力側が構成要素の個数に相応して設けられていることを特徴とする、請求項7記載の装置。
- 画像データの構成要素はマルチプレクサ(11)を介して処理ステージ(1)及びコンパレータ(2)に送出され、メモリ(12、13)が処理された構成要素及び比較の結果を記憶するために設けられていることを特徴とする、請求項5又は6記載の装置。
- ディジタル画像データを処理するための方法であって、画像データは制御変数とともに処理ステージに供給され、出力側で発生される、ディジタル画像データを処理するための方法において、
該方法は次のようなステップを有する、すなわち、
a)処理の前に供給された画像データのバッファ記憶、
b)バッファ記憶された画像データと個々の関連する処理された画像データとの比較、
c)ステップb)の比較結果と関連した出力のためのバッファ記憶された画像データ又は処理された画像データの選択
のステップを有することを特徴とする、ディジタル画像データを処理するための方法。 - バッファ記憶された画像データ又は処理された画像データを選択するために、個々の画像データから差が形成され、結果が比較値と比較されることを特徴とする、請求項10記載の方法。
- もし差が比較値より小さいならばバッファ記憶された画像データが送出され、もし差が比較値より大きいならば処理された画像データが送出されることを特徴とする、請求項11記載の方法。
- 処理された画像データは送出される前に丸められることを特徴とする、請求項10〜12のうちの少なくとも1項記載の方法。
- 請求項10〜13のうちの少なくとも1項記載の方法を実行するようにプログラミングされたコンピュータ。
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US7884715B2 (en) * | 2004-08-04 | 2011-02-08 | Nexteer (Beijing) Technology Co., Ltd. | Method and system for program execution integrity for communication-based angle sensor |
US7135933B2 (en) | 2004-09-29 | 2006-11-14 | Intelliserv, Inc. | System for adjusting frequency of electrical output pulses derived from an oscillator |
EP2161933A1 (de) * | 2008-09-03 | 2010-03-10 | Deutsche Telekom AG | Vorrichtung und Verfahren zum Bereitstellen von Audio- und/oder Videodaten für IP-TV |
DE102009053280A1 (de) * | 2009-11-13 | 2011-05-19 | Arnold & Richter Cine Technik Gmbh & Co. Betriebs Kg | Digitale Kamera und Verfahren zum Überwachen einer Signalverarbeitungseinrichtung |
TWI512682B (zh) * | 2014-09-30 | 2015-12-11 | Quanta Comp Inc | 影像處理系統及色彩飽和度補償方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59223073A (ja) * | 1983-06-01 | 1984-12-14 | Canon Inc | 画像処理装置 |
DE3608914A1 (de) | 1986-03-18 | 1987-10-01 | Thomson Brandt Gmbh | Verfahren zur korrektur |
DE3856285T2 (de) * | 1987-08-11 | 1999-06-10 | Canon Kk | Vorrichtung zur Herstellung von Farbbildern |
JPH04345396A (ja) * | 1991-05-23 | 1992-12-01 | Takayama:Kk | 移動物体追跡方法 |
US5485203A (en) * | 1991-08-12 | 1996-01-16 | Olympus Optical Co., Ltd. | Color misregistration easing system which corrects on a pixel or block basis only when necessary |
WO1997001153A1 (en) | 1995-06-23 | 1997-01-09 | Philips Electronics N.V. | Image processing for noise reduction |
JP2001273113A (ja) * | 2000-01-20 | 2001-10-05 | Canon Inc | 画像出力制御装置及び画像出力制御装置の制御方法及び記憶媒体 |
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2003
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