JPH05174144A - ヒストグラム算出回路 - Google Patents
ヒストグラム算出回路Info
- Publication number
- JPH05174144A JPH05174144A JP3339123A JP33912391A JPH05174144A JP H05174144 A JPH05174144 A JP H05174144A JP 3339123 A JP3339123 A JP 3339123A JP 33912391 A JP33912391 A JP 33912391A JP H05174144 A JPH05174144 A JP H05174144A
- Authority
- JP
- Japan
- Prior art keywords
- histogram
- memory
- time
- address
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【目的】 本発明は、フレームを構成する時系列データ
の、該フレーム内のヒストグラムを算出するヒストグラ
ム算出回路に関し、高いフレームレートを確保ししかも
回路規模も２フレーム分のメモリを備えるほど増大化す
る必要のない、コストパフォーマンスに優れたヒストグ
ラム算出回路を提供する。 【構成】 時系列データの連続する各フレーム毎に機能
が交替される、順次積算されるヒストグラム値を表わす
ビット列のうち下位ビット側と上位ビット側との一方又
は他方が記録される２つのメモリと、順次積算されるヒ
ストグラム値の上位ビット側が全て初期状態で表わされ
る時間内に該上位ビット側が記録されるメモリを初期化
する初期化回路とを備えた。
の、該フレーム内のヒストグラムを算出するヒストグラ
ム算出回路に関し、高いフレームレートを確保ししかも
回路規模も２フレーム分のメモリを備えるほど増大化す
る必要のない、コストパフォーマンスに優れたヒストグ
ラム算出回路を提供する。 【構成】 時系列データの連続する各フレーム毎に機能
が交替される、順次積算されるヒストグラム値を表わす
ビット列のうち下位ビット側と上位ビット側との一方又
は他方が記録される２つのメモリと、順次積算されるヒ
ストグラム値の上位ビット側が全て初期状態で表わされ
る時間内に該上位ビット側が記録されるメモリを初期化
する初期化回路とを備えた。
Description
【０００１】
【産業上の利用分野】本発明は、フレームを構成する時
系列データの、該フレーム内の時系列データのヒストグ
ラムを算出するヒストグラム算出回路に関する。
系列データの、該フレーム内の時系列データのヒストグ
ラムを算出するヒストグラム算出回路に関する。
【０００２】
【従来の技術】例えば各画素毎の濃度データを時系列的
に順次入力して画像１枚分の濃度ヒストグラムを算出す
るようなヒストグラム算出回路が知られている。このヒ
ストグラム算出回路の例として、特開平１−２０１７８
２号公報には、画像データ（濃度値データ）をメモリの
アドレスとし、そのアドレスの示すメモリ領域に記憶さ
れたデータを＋１することにより、濃度値データ毎のデ
ータ数（濃度値ヒストグラム）を計数する回路方式が提
案されている。
に順次入力して画像１枚分の濃度ヒストグラムを算出す
るようなヒストグラム算出回路が知られている。このヒ
ストグラム算出回路の例として、特開平１−２０１７８
２号公報には、画像データ（濃度値データ）をメモリの
アドレスとし、そのアドレスの示すメモリ領域に記憶さ
れたデータを＋１することにより、濃度値データ毎のデ
ータ数（濃度値ヒストグラム）を計数する回路方式が提
案されている。
【０００３】
【発明が解決しようとする課題】ここで、画像１枚分の
時系列濃度データの集まりを１フレームとし、順次連続
して入力される各フレーム毎の濃度ヒストグラムを算出
する場合において、上記従来の提案に係る回路方式をそ
のまま採用すると、あるフレームのヒストグラムをメモ
リに格納してそのメモリ内のヒストグラムを読み出し、
その後メモリの内容を全てクリアするまで時間をおいた
後でないと次のフレームのヒストグラムの算出を開始す
ることができず、フレームレートが低くなってしまうと
いう問題を生じることになる。
時系列濃度データの集まりを１フレームとし、順次連続
して入力される各フレーム毎の濃度ヒストグラムを算出
する場合において、上記従来の提案に係る回路方式をそ
のまま採用すると、あるフレームのヒストグラムをメモ
リに格納してそのメモリ内のヒストグラムを読み出し、
その後メモリの内容を全てクリアするまで時間をおいた
後でないと次のフレームのヒストグラムの算出を開始す
ることができず、フレームレートが低くなってしまうと
いう問題を生じることになる。
【０００４】この問題を解決するために、画像１枚分
（１フレーム分）のヒストグラムを格納することのでき
るメモリを２つ備え、１方のメモリを用いてヒストグラ
ムの算出を行っている間に他方のメモリの内容をクリア
するというシーケンスを組むことが考えられる。このよ
うに構成するとメモリの内容をクリアする時間を空ける
必要がなく、したがってフレームレートを高めることが
できることとなる。
（１フレーム分）のヒストグラムを格納することのでき
るメモリを２つ備え、１方のメモリを用いてヒストグラ
ムの算出を行っている間に他方のメモリの内容をクリア
するというシーケンスを組むことが考えられる。このよ
うに構成するとメモリの内容をクリアする時間を空ける
必要がなく、したがってフレームレートを高めることが
できることとなる。
【０００５】しかし、この回路方式を採用すると、今度
は２フレーム分のメモリが必要となり、したがって回路
規模が増大化しコスト高となってしまうという問題が生
じる。本発明は、上記事情に鑑み、高いフレームレート
を確保ししかも回路規模も上記のように２フレーム分の
メモリを備えるほど増大化する必要のない、コストパフ
ォーマンスに優れたヒストグラム算出回路を提供するこ
とを目的とする。
は２フレーム分のメモリが必要となり、したがって回路
規模が増大化しコスト高となってしまうという問題が生
じる。本発明は、上記事情に鑑み、高いフレームレート
を確保ししかも回路規模も上記のように２フレーム分の
メモリを備えるほど増大化する必要のない、コストパフ
ォーマンスに優れたヒストグラム算出回路を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明のヒストグラム算出回路は、時系列データのそ
れぞれが入力される毎に、入力された時系列データに対
応するアドレスにより指定されたメモリ領域に記録され
たヒストグラム値を読み出し該ヒストグラム値に１を加
算して該アドレスにより指定されたメモリ領域に再度記
録する操作を、時系列データの１フレームに亘って繰り
返すことにより、該フレームにおける時系列データのヒ
ストグラムを算出するヒストグラム算出回路において、
上記時系列データの連続する各フレーム毎に機能が交替
される、順次積算されるヒストグラム値を表わすビット
列のうち下位ビット側と上位ビット側との一方又は他方
が記録される２つのメモリと、順次積算されるヒストグ
ラム値の上位ビット側が全て初期状態で表わされる時間
内に該上位ビット側が記録される上記メモリを初期化す
る初期化回路とを備えたことを特徴とするものである。
の本発明のヒストグラム算出回路は、時系列データのそ
れぞれが入力される毎に、入力された時系列データに対
応するアドレスにより指定されたメモリ領域に記録され
たヒストグラム値を読み出し該ヒストグラム値に１を加
算して該アドレスにより指定されたメモリ領域に再度記
録する操作を、時系列データの１フレームに亘って繰り
返すことにより、該フレームにおける時系列データのヒ
ストグラムを算出するヒストグラム算出回路において、
上記時系列データの連続する各フレーム毎に機能が交替
される、順次積算されるヒストグラム値を表わすビット
列のうち下位ビット側と上位ビット側との一方又は他方
が記録される２つのメモリと、順次積算されるヒストグ
ラム値の上位ビット側が全て初期状態で表わされる時間
内に該上位ビット側が記録される上記メモリを初期化す
る初期化回路とを備えたことを特徴とするものである。
【０００７】ここで上記下位ビット側が記録される上記
メモリが、該メモリの各アドレスにそれぞれ対応するフ
ラグを有し、上記ヒストグラム算出回路が、当該フレー
ムについて前記下位ビット側が記録される上記メモリの
各アドレスに対応する各メモリ領域にそれぞれ最初に書
き込む際にはヒストグラム値１を書き込むとともに、該
ヒストグラム値１を書き込んだメモリ領域のアドレスに
対応する上記フラグを、ヒストグラム値の累算を開始し
たことを表わす状態にセットする書込制御回路を備えた
構成としてもよい。
メモリが、該メモリの各アドレスにそれぞれ対応するフ
ラグを有し、上記ヒストグラム算出回路が、当該フレー
ムについて前記下位ビット側が記録される上記メモリの
各アドレスに対応する各メモリ領域にそれぞれ最初に書
き込む際にはヒストグラム値１を書き込むとともに、該
ヒストグラム値１を書き込んだメモリ領域のアドレスに
対応する上記フラグを、ヒストグラム値の累算を開始し
たことを表わす状態にセットする書込制御回路を備えた
構成としてもよい。
【０００８】
【作用】外部から時系列データを入力してヒストグラム
を算出する場合、ある１つのデータが入力されると、そ
のデータに対応するアドレスにより特定されるメモリ領
域に記憶された内容を読み出し、その読み出した内容に
＋１を加算し、再度その＋１加算された内容を上記アド
レスにより特定されるメモリ領域に格納するというシー
ケンスとなるが、このとき、上記時系列データの入力と
上記シーケンスは、１つのクロックに同期した速度で実
行される。
を算出する場合、ある１つのデータが入力されると、そ
のデータに対応するアドレスにより特定されるメモリ領
域に記憶された内容を読み出し、その読み出した内容に
＋１を加算し、再度その＋１加算された内容を上記アド
レスにより特定されるメモリ領域に格納するというシー
ケンスとなるが、このとき、上記時系列データの入力と
上記シーケンスは、１つのクロックに同期した速度で実
行される。
【０００９】ここで１フレーム分の時系列データのヒス
トグラム算出に要する時間と、メモリのアドレスを逐次
選択し０を書き込んでいくことによってメモリ全体をク
リアするに要する時間を、例えばフレームサイズ５１２
×５１２（１フレームの画素数２６２１４４個）、階調
２５６（メモリのワード数２５６）からなる画像データ
について、上記クロック数で比較すると、１フレーム分
の時系列データのヒストグラム算出に要する時間（クロ
ック数）は画素数が２６２１４４個であるから２６２１
４４個のクロック分の時間が必要となり、一方メモリ全
体をクリアするに要する時間（クロック数）は、メモリ
のワード数が２５６であるから２５６個のクロック分の
時間でよい。したがってこのヒストグラム算出回路内で
メモリ全体をクリアするに要する時間は、１フレーム分
の時系列データが入力されるに要する時間よりはかなり
短時間で済むことになる。
トグラム算出に要する時間と、メモリのアドレスを逐次
選択し０を書き込んでいくことによってメモリ全体をク
リアするに要する時間を、例えばフレームサイズ５１２
×５１２（１フレームの画素数２６２１４４個）、階調
２５６（メモリのワード数２５６）からなる画像データ
について、上記クロック数で比較すると、１フレーム分
の時系列データのヒストグラム算出に要する時間（クロ
ック数）は画素数が２６２１４４個であるから２６２１
４４個のクロック分の時間が必要となり、一方メモリ全
体をクリアするに要する時間（クロック数）は、メモリ
のワード数が２５６であるから２５６個のクロック分の
時間でよい。したがってこのヒストグラム算出回路内で
メモリ全体をクリアするに要する時間は、１フレーム分
の時系列データが入力されるに要する時間よりはかなり
短時間で済むことになる。
【００１０】本発明は、上記の点に想到することにより
完成されたものであり、順次積算されるヒストグラム値
を表わすビット列のうち下位ビット側と上位ビット側と
の一方又は他方が記録される２つのメモリと、順次積算
されるヒストグラム値の上位ビット側が全て初期状態で
表わされる時間内に該上位ビット側が記録されるメモリ
を初期化する初期化回路を備え、連続する各フレーム毎
に２つのメモリがその役割を交替するように構成したも
のである。この場合、上記２つのメモリはその合計のメ
モリ容量がほぼ１フレーム分で済むこととなり、いわば
従来例における１つのメモリを備えるだけでメモリをク
リアする時間を空ける必要をなくしたことになる。
完成されたものであり、順次積算されるヒストグラム値
を表わすビット列のうち下位ビット側と上位ビット側と
の一方又は他方が記録される２つのメモリと、順次積算
されるヒストグラム値の上位ビット側が全て初期状態で
表わされる時間内に該上位ビット側が記録されるメモリ
を初期化する初期化回路を備え、連続する各フレーム毎
に２つのメモリがその役割を交替するように構成したも
のである。この場合、上記２つのメモリはその合計のメ
モリ容量がほぼ１フレーム分で済むこととなり、いわば
従来例における１つのメモリを備えるだけでメモリをク
リアする時間を空ける必要をなくしたことになる。
【００１１】ここで直前のフレームを構成する時系列デ
ータの累算の際に、上位ビット側の記録のために使用さ
れたメモリの各メモリ領域に既にある値が格納されてい
る場合があり、このメモリを下位ビット側が記録される
メモリとして使用を開始する際に初期化されておらず、
したがってそのメモリの各メモリ領域に最初にヒストグ
ラム値１を格納するときはその各メモリ領域に記録され
ている内容の如何に拘らずヒストグラム値１を格納する
必要がある。このために下位ビット側のヒストグラム値
が記録されるメモリの各メモリ領域毎に、ヒストグラム
値の累算を開始したか否かを区別するフラグが必要とな
るが、このフラグとして、例えば上記各メモリの各アド
レスにそれぞれ対応する各フラグからなるフラグメモリ
を上記２つのメモリのそれぞれに対応して備え、上記各
メモリが、上位側ビット側が記録されるメモリとして初
期化される際に、該メモリに対応するフラグメモリも初
期化し、上記各メモリが、下位ビット側が記録されるメ
モリとしてヒストグラム値１が格納された際に、これに
対応するフラグをヒストグラム値の累算を開始したこと
を表わす状態にセットするように構成してもよく、ある
いは上記フラグメモリを１つだけ備え、直前のフレーム
の時系列データのヒストグラムを読み出している間、あ
るいは当該フレームの時系列データのヒストグラムの算
出を開始する直前等に初期化するようにしてもよいが、
例えば後述する実施例に示すように、下位ビット側が記
録されるメモリ内にフラグを備えてもよく、この場合上
記２つのメモリ以外のフラグメモリは不要となり、構成
のより簡単なヒストグラム算出回路が実現される。
ータの累算の際に、上位ビット側の記録のために使用さ
れたメモリの各メモリ領域に既にある値が格納されてい
る場合があり、このメモリを下位ビット側が記録される
メモリとして使用を開始する際に初期化されておらず、
したがってそのメモリの各メモリ領域に最初にヒストグ
ラム値１を格納するときはその各メモリ領域に記録され
ている内容の如何に拘らずヒストグラム値１を格納する
必要がある。このために下位ビット側のヒストグラム値
が記録されるメモリの各メモリ領域毎に、ヒストグラム
値の累算を開始したか否かを区別するフラグが必要とな
るが、このフラグとして、例えば上記各メモリの各アド
レスにそれぞれ対応する各フラグからなるフラグメモリ
を上記２つのメモリのそれぞれに対応して備え、上記各
メモリが、上位側ビット側が記録されるメモリとして初
期化される際に、該メモリに対応するフラグメモリも初
期化し、上記各メモリが、下位ビット側が記録されるメ
モリとしてヒストグラム値１が格納された際に、これに
対応するフラグをヒストグラム値の累算を開始したこと
を表わす状態にセットするように構成してもよく、ある
いは上記フラグメモリを１つだけ備え、直前のフレーム
の時系列データのヒストグラムを読み出している間、あ
るいは当該フレームの時系列データのヒストグラムの算
出を開始する直前等に初期化するようにしてもよいが、
例えば後述する実施例に示すように、下位ビット側が記
録されるメモリ内にフラグを備えてもよく、この場合上
記２つのメモリ以外のフラグメモリは不要となり、構成
のより簡単なヒストグラム算出回路が実現される。
【００１２】
【実施例】以下本発明の実施例について説明する。図１
は、本発明の一実施例のヒストグラム算出回路を表わし
た回路ブロック図、図２は図１に示すヒストグラム算出
回路のタイミングチャート、図３はＲＡＭ内の各メモリ
領域を模式的に表わした図である。
は、本発明の一実施例のヒストグラム算出回路を表わし
た回路ブロック図、図２は図１に示すヒストグラム算出
回路のタイミングチャート、図３はＲＡＭ内の各メモリ
領域を模式的に表わした図である。
【００１３】表１は、図２に示す記号を説明するための
表である。ここで、図１においては、各マルチプレクサ
の制御信号線は、繁雑さを避けるためその図示を省略し
ている。
表である。ここで、図１においては、各マルチプレクサ
の制御信号線は、繁雑さを避けるためその図示を省略し
ている。
【００１４】
【表１】 ──────────────────────────── ＳＥＬ１ＬＡ マルチプレクサ１４の制御信号 ＳＥＬ２ＬＡ マルチプレクサ１６の制御信号 ＯＲ１ＩＮ オアゲート３０の入力信号 ＯＲ２ＩＮ オアゲート３２の入力信号 ＳＥＬ３ＬＡ マルチプレクサ１８の制御信号 ＳＥＬ４ＬＡ マルチプレクサ２０の制御信号 ＳＥＬ５ＬＡ マルチプレクサ２２の制御信号 ＳＥＬ６−１ マルチプレクサ２４の制御信号 ＳＥＬ６−２ マルチプレクサ２４の制御信号 ＳＥＬ７−１ マルチプレクサ２６の制御信号 ＳＥＬ７−２ マルチプレクサ２６の制御信号 ──────────────────────────── ここに示す各制御信号のうちＳＥＬ１ＬＡ〜ＳＥＬ５Ｌ
Ａは、これらがＬレベルにあるときは各マルチプレクサ
１４〜２２のＡ側の入力信号が選択され、Ｈレベルにあ
るときは各マルチプレクサ１４〜２２のＢ側の入力信号
が選択されることを意味している。
Ａは、これらがＬレベルにあるときは各マルチプレクサ
１４〜２２のＡ側の入力信号が選択され、Ｈレベルにあ
るときは各マルチプレクサ１４〜２２のＢ側の入力信号
が選択されることを意味している。
【００１５】またマルチプレクサ２４，２６に関しては
それらの入力は表２に示すように選択される。
それらの入力は表２に示すように選択される。
【００１６】
【表２】 ──────────────────────────── ＳＥＬ６−１ ＳＥＬ６−２ 選択される入力 ＳＥＬ７−１ ＳＥＬ７−２ Ｌ Ｌ Ａ Ｌ Ｈ Ｂ Ｈ Ｌ Ｃ Ｈ Ｈ − ──────────────────────────── 図１に示すヒストグラム算出回路には２つのＲＡＭ１
０，１２が備えられているが、これらのＲＡＭ１０，１
２は、図３に示すように、１ワードが１０ビットで構成
され、かつそれぞれが２５６ワードで構成されている。
０，１２が備えられているが、これらのＲＡＭ１０，１
２は、図３に示すように、１ワードが１０ビットで構成
され、かつそれぞれが２５６ワードで構成されている。
【００１７】ここで、図１に示すヒストグラム算出回路
に電源を投入した際等には２つのＲＡＭ１０，１２を共
にクリアする必要があり、このときには図２の時刻ｔ1
に示すように、制御信号ＳＥＬ１ＬＡ，ＳＥＬ２ＬＡが
Ｌレベルとなって、これにより各マルチプレクサ１４，
１６の入力がカウンタ２８から出力されるカウント値を
通過させるＡ側に切替えられる。これら各マルチプレク
サ１４，１６の各出力端子１４ａ，１６ａは、それぞれ
ＲＡＭ１０，１２の各ライトアドレス入力端子１０ａ，
１２ａと接続されている。また制御信号ＳＥＬ６−１，
ＳＥＬ６−２；ＳＥＬ７−１，ＳＥＬ７−２が全てＬレ
ベルとなって、マルチプレクサ２４，２６の入力が並列
１０ビットに全て０が入力されるＡ側に切替えられる。
これらのマルチプレクサ２４，２６は各出力端子２４
ａ，２６ａが各ＲＡＭ１０，１２の各信号入力端子１０
ｂ，１２ｂと接続されており、カウンタ２８のカウント
出力が１ずつインクリメントされるに従ってＲＡＭ１
０，１２の全領域に０が書き込まれ、これによりＲＡＭ
１０，１２の双方がクリアされる。
に電源を投入した際等には２つのＲＡＭ１０，１２を共
にクリアする必要があり、このときには図２の時刻ｔ1
に示すように、制御信号ＳＥＬ１ＬＡ，ＳＥＬ２ＬＡが
Ｌレベルとなって、これにより各マルチプレクサ１４，
１６の入力がカウンタ２８から出力されるカウント値を
通過させるＡ側に切替えられる。これら各マルチプレク
サ１４，１６の各出力端子１４ａ，１６ａは、それぞれ
ＲＡＭ１０，１２の各ライトアドレス入力端子１０ａ，
１２ａと接続されている。また制御信号ＳＥＬ６−１，
ＳＥＬ６−２；ＳＥＬ７−１，ＳＥＬ７−２が全てＬレ
ベルとなって、マルチプレクサ２４，２６の入力が並列
１０ビットに全て０が入力されるＡ側に切替えられる。
これらのマルチプレクサ２４，２６は各出力端子２４
ａ，２６ａが各ＲＡＭ１０，１２の各信号入力端子１０
ｂ，１２ｂと接続されており、カウンタ２８のカウント
出力が１ずつインクリメントされるに従ってＲＡＭ１
０，１２の全領域に０が書き込まれ、これによりＲＡＭ
１０，１２の双方がクリアされる。
【００１８】このようにして図２に示す時刻ｔ２におい
てＲＡＭ１０，１２のクリアが完了すると、次に時刻ｔ
３以降第一フレームを構成する、画像１枚あたり５１２
×５１２画素、各画素あたり８ビット（２５６階調）か
らなる画像データが各画素毎に順次時系列的にアドレス
生成ユニット３４に入力されるが、この入力が開始され
る直前の時刻ｔ３において、図２に示すように、制御信
号ＳＥＬ１ＬＡ，ＳＥＬ２ＬＡがそれぞれＨレベル，Ｌ
レベルとなって、マルチプレクサ１４は、アドレス生成
ユニット３４側、マルチプレクサ１６はカウンタ２８側
となる。またオアゲート回路３０，３１の各一方の入力
端子の信号ＯＲ１ＩＮ，ＯＲ２ＩＮはそれぞれＬレベ
ル，Ｈレベルとなり、これによりオアゲート回路３０
は、他方の入力端子から入力される信号の論理と同一の
論理の信号が出力され、オアゲート回路３２は常にＨレ
ベルの信号が出力される状態となる。ここで、各オアゲ
ート回路３０，３２の各他方の入力端子には、各ＲＡＭ
１０，１２の各リードアドレス端子１０ｃ，１２ｃから
入力されるアドレスで指定される１ワードのメモリ領域
のうちの最上位ビットの内容が読み出されて入力され
る。ここではＲＡＭ１０にヒストグラム値のうちの下位
９ビットが記憶され、ＲＡＭ１０の最上位ビット（図３
参照）は、後述する論理フラグとして用いられる。また
ＲＡＭ１２にはヒストグラム値のうちの上位１０ビット
が記憶される。したがってオアゲート３０からは論理フ
ラグの論理レベルと同一の信号が出力されることにな
る。また各制御信号ＳＥＬ３ＬＡ，ＳＥＬ４ＬＡ，ＳＥ
Ｌ５ＬＡはそれぞれＨレベル，Ｌレベル、Ｈレベルとな
りそれぞれマルチプレクサ１８，２０，２２のＢ側、Ａ
側、Ｂ側の入力が選択される。さらに各制御信号ＳＥＬ
６−１，ＳＥＬ６−２；ＳＥＬ７−１，ＳＥＬ７−２は
それぞれＨレベル，Ｌレベル；Ｌレベル，Ｌレベルとな
り、それぞれマルチプレクサ２４，２６のＣ側、Ａ側の
入力が選択される。
てＲＡＭ１０，１２のクリアが完了すると、次に時刻ｔ
３以降第一フレームを構成する、画像１枚あたり５１２
×５１２画素、各画素あたり８ビット（２５６階調）か
らなる画像データが各画素毎に順次時系列的にアドレス
生成ユニット３４に入力されるが、この入力が開始され
る直前の時刻ｔ３において、図２に示すように、制御信
号ＳＥＬ１ＬＡ，ＳＥＬ２ＬＡがそれぞれＨレベル，Ｌ
レベルとなって、マルチプレクサ１４は、アドレス生成
ユニット３４側、マルチプレクサ１６はカウンタ２８側
となる。またオアゲート回路３０，３１の各一方の入力
端子の信号ＯＲ１ＩＮ，ＯＲ２ＩＮはそれぞれＬレベ
ル，Ｈレベルとなり、これによりオアゲート回路３０
は、他方の入力端子から入力される信号の論理と同一の
論理の信号が出力され、オアゲート回路３２は常にＨレ
ベルの信号が出力される状態となる。ここで、各オアゲ
ート回路３０，３２の各他方の入力端子には、各ＲＡＭ
１０，１２の各リードアドレス端子１０ｃ，１２ｃから
入力されるアドレスで指定される１ワードのメモリ領域
のうちの最上位ビットの内容が読み出されて入力され
る。ここではＲＡＭ１０にヒストグラム値のうちの下位
９ビットが記憶され、ＲＡＭ１０の最上位ビット（図３
参照）は、後述する論理フラグとして用いられる。また
ＲＡＭ１２にはヒストグラム値のうちの上位１０ビット
が記憶される。したがってオアゲート３０からは論理フ
ラグの論理レベルと同一の信号が出力されることにな
る。また各制御信号ＳＥＬ３ＬＡ，ＳＥＬ４ＬＡ，ＳＥ
Ｌ５ＬＡはそれぞれＨレベル，Ｌレベル、Ｈレベルとな
りそれぞれマルチプレクサ１８，２０，２２のＢ側、Ａ
側、Ｂ側の入力が選択される。さらに各制御信号ＳＥＬ
６−１，ＳＥＬ６−２；ＳＥＬ７−１，ＳＥＬ７−２は
それぞれＨレベル，Ｌレベル；Ｌレベル，Ｌレベルとな
り、それぞれマルチプレクサ２４，２６のＣ側、Ａ側の
入力が選択される。
【００１９】上記のように各マルチプレクサ１４〜２６
が切替えられた後１つの画素に対応する画像データがア
ドレス生成ユニット３４に入力されると、このアドレス
生成ユニット３４においてこの画像データが表わす濃度
値をアドレスとしたアドレス信号が生成され、先ず双方
のＲＡＭ１０，１２の各リードアドレス入力端子１０
ｃ，１２ｃに入力される。このときＲＡＭ１０からこの
指定されたアドレスに対応するメモリ領域から１ワード
（１０ビット）のデータが出力されるが、これら１０ビ
ットのデータのうち下位９ビットはアンドゲート回路３
６に直接にその一方の入力端子から入力され、最上位ビ
ット（論理フラグ）はオアゲート回路３０を経由してア
ンドゲート回路３６にその他方の入力端子から入力され
る。したがってその最上位ビット（論理フラグ）が
‘０’の場合（ここでは時刻ｔ１〜ｔ２の間で全てクリ
アされているため全て０である）、アンドゲート回路３
６からは全て‘０’が出力され、この全て‘０’の信号
が加算器４２に入力される。またＲＡＭ１２からは、リ
ードアドレス端子１２ｃから入力されたアドレスに記録
された１０ビットのデータが出力され、これら１０ビッ
トのデータのうち下位９ビットはアンドゲート回路３８
にその一方の入力端子から入力される。ここでオアゲー
ト回路３２はその一方の入力端子に‘１’のＯＲ２ＩＮ
が入力されているため、このオアゲート回路３２からは
常に‘１’が出力され、したがってＲＡＭ１２から読み
出されたアンドゲート回路３８に入力された下位９ビッ
トの信号はこのアンドゲート回路３８を経由し、さらに
マルチプレクサ２０を経由して加算器４２に入力され
る。またＲＡＭ１２から読み出された１０ビットの信号
のうちの最上位ビットはオアゲート回路３２の入力端子
からオアゲート回路３２に入力される。
が切替えられた後１つの画素に対応する画像データがア
ドレス生成ユニット３４に入力されると、このアドレス
生成ユニット３４においてこの画像データが表わす濃度
値をアドレスとしたアドレス信号が生成され、先ず双方
のＲＡＭ１０，１２の各リードアドレス入力端子１０
ｃ，１２ｃに入力される。このときＲＡＭ１０からこの
指定されたアドレスに対応するメモリ領域から１ワード
（１０ビット）のデータが出力されるが、これら１０ビ
ットのデータのうち下位９ビットはアンドゲート回路３
６に直接にその一方の入力端子から入力され、最上位ビ
ット（論理フラグ）はオアゲート回路３０を経由してア
ンドゲート回路３６にその他方の入力端子から入力され
る。したがってその最上位ビット（論理フラグ）が
‘０’の場合（ここでは時刻ｔ１〜ｔ２の間で全てクリ
アされているため全て０である）、アンドゲート回路３
６からは全て‘０’が出力され、この全て‘０’の信号
が加算器４２に入力される。またＲＡＭ１２からは、リ
ードアドレス端子１２ｃから入力されたアドレスに記録
された１０ビットのデータが出力され、これら１０ビッ
トのデータのうち下位９ビットはアンドゲート回路３８
にその一方の入力端子から入力される。ここでオアゲー
ト回路３２はその一方の入力端子に‘１’のＯＲ２ＩＮ
が入力されているため、このオアゲート回路３２からは
常に‘１’が出力され、したがってＲＡＭ１２から読み
出されたアンドゲート回路３８に入力された下位９ビッ
トの信号はこのアンドゲート回路３８を経由し、さらに
マルチプレクサ２０を経由して加算器４２に入力され
る。またＲＡＭ１２から読み出された１０ビットの信号
のうちの最上位ビットはオアゲート回路３２の入力端子
からオアゲート回路３２に入力される。
【００２０】加算器４２においては入力された１８ビッ
トの信号に１が加算され、そのうちの下位９ビットに論
理‘１’の最上位ビット（論理フラグ）が加わってマル
チプレクサ２４を経由し、アドレス生成ユニット３４で
生成されマルチプレクサ１４を経由してＲＡＭ１０のラ
イトアドレス端子１０ａから入力されたアドレスで指定
されるメモリ領域に格納される。ここで、このライトア
ドレス端子１０ａから入力されたアドレスは、リードア
ドレス端子１０ｃから入力されたアドレスと同一のアド
レスである。
トの信号に１が加算され、そのうちの下位９ビットに論
理‘１’の最上位ビット（論理フラグ）が加わってマル
チプレクサ２４を経由し、アドレス生成ユニット３４で
生成されマルチプレクサ１４を経由してＲＡＭ１０のラ
イトアドレス端子１０ａから入力されたアドレスで指定
されるメモリ領域に格納される。ここで、このライトア
ドレス端子１０ａから入力されたアドレスは、リードア
ドレス端子１０ｃから入力されたアドレスと同一のアド
レスである。
【００２１】また、加算器４２に入力された１８ビット
に１が加算された値のうちの上位９ビットとキャリーを
表わす最上位ビットとの合計１０ビットは、この加算器
４２から出力されてマルチプレクサ２６にそのＢ入力端
子から入力されるが、マルチプレクサ２６は前述したよ
うにＡ入力端子が選択されているため、ＲＡＭ１２には
全て‘０’の１０ビットの信号が入力され、カウンタ２
８で生成されマルチプレクサ１６を経由してライトアド
レス端子１２ａに入力されたアドレスに‘０’が書き込
まれる。即ちＲＡＭ１２は図２に示す時刻ｔ３〜ｔ４の
間に再度クリアされる。またこのＲＡＭ１２が再度クリ
アされている間にも画像データがアドレス生成ユニット
３４に入力され、このアドレス生成ユニットによりＲＡ
Ｍ１０のアドレスが指定されるが、この指定されたアド
レスがこの第一フレーム内で既に指定されたアドレスと
同一のアドレスである場合は、その最上位ビット（論理
フラグ）が‘１’であるため、その下位９ビットがアン
ドゲート回路３６をそのまま経由し、さらにマルチプレ
クサ１８を経由して加算器４２に入力され、この下位９
ビットに既に格納されていたヒストグラム値に１が加算
されて再度ＲＡＭ１０の同一アドレスのメモリ領域に格
納されることになる。
に１が加算された値のうちの上位９ビットとキャリーを
表わす最上位ビットとの合計１０ビットは、この加算器
４２から出力されてマルチプレクサ２６にそのＢ入力端
子から入力されるが、マルチプレクサ２６は前述したよ
うにＡ入力端子が選択されているため、ＲＡＭ１２には
全て‘０’の１０ビットの信号が入力され、カウンタ２
８で生成されマルチプレクサ１６を経由してライトアド
レス端子１２ａに入力されたアドレスに‘０’が書き込
まれる。即ちＲＡＭ１２は図２に示す時刻ｔ３〜ｔ４の
間に再度クリアされる。またこのＲＡＭ１２が再度クリ
アされている間にも画像データがアドレス生成ユニット
３４に入力され、このアドレス生成ユニットによりＲＡ
Ｍ１０のアドレスが指定されるが、この指定されたアド
レスがこの第一フレーム内で既に指定されたアドレスと
同一のアドレスである場合は、その最上位ビット（論理
フラグ）が‘１’であるため、その下位９ビットがアン
ドゲート回路３６をそのまま経由し、さらにマルチプレ
クサ１８を経由して加算器４２に入力され、この下位９
ビットに既に格納されていたヒストグラム値に１が加算
されて再度ＲＡＭ１０の同一アドレスのメモリ領域に格
納されることになる。
【００２２】以上のようにしてＲＡＭ１０にヒストグラ
ム値が加算されているうちにＲＡＭ１２が再度クリアさ
れると、図２に示す時刻ｔ４において、ＳＥＬ２ＬＡ，
ＳＥＬ７−２がＨレベルに切替えられてこれによりマル
チプレクサ１６，２６の各Ｂ入力端子が選択され、これ
によりその時点以降ＲＡＭ１２にはヒストグラム値の上
位１０ビットが格納されることになる。
ム値が加算されているうちにＲＡＭ１２が再度クリアさ
れると、図２に示す時刻ｔ４において、ＳＥＬ２ＬＡ，
ＳＥＬ７−２がＨレベルに切替えられてこれによりマル
チプレクサ１６，２６の各Ｂ入力端子が選択され、これ
によりその時点以降ＲＡＭ１２にはヒストグラム値の上
位１０ビットが格納されることになる。
【００２３】以上のようにして時刻ｔ５迄の間に画像１
枚分の画像データが順次入力されてそのヒストグラムが
求められる。この時刻ｔ５以降は読出しモードに入り、
画像データに代えてＲＡＭ１０，１２に格納されたヒス
トグラムを読み出すためのアドレスを指定する信号がア
ドレス生成ユニット３４に入力され上記と同様にしてＲ
ＡＭ１０、１２からヒストグラム値が読出され、出力バ
ッファ回路４０を経由して外部に取り出される。
枚分の画像データが順次入力されてそのヒストグラムが
求められる。この時刻ｔ５以降は読出しモードに入り、
画像データに代えてＲＡＭ１０，１２に格納されたヒス
トグラムを読み出すためのアドレスを指定する信号がア
ドレス生成ユニット３４に入力され上記と同様にしてＲ
ＡＭ１０、１２からヒストグラム値が読出され、出力バ
ッファ回路４０を経由して外部に取り出される。
【００２４】次に時刻ｔ６以降上記と同様にして第二フ
レームついて画像データのヒストグラムが求められる
が、ここではＲＡＭ１０とＲＡＭ１２との役割が交替さ
れることを除きそのシーケンスは上記第一フレームの場
合と同様であるため説明は省略する。なお、ここで、第
一フレームについてヒストグラムを算出した結果、ＲＡ
Ｍに記録されたヒストグラム値の上位ビットのうちの最
上位ビットが’１’となり、これにより第二フレームに
ついてヒストグラム値の積算を開始する当初からこの第
二フレームに関してヒストグラム値の下位ビット側が格
納されるＲＡＭ２の論理フラグが’１’となってしまっ
ていることが考えられる。しかし、前述したように、こ
こでは５１２×５１２画素で構成された画像を取扱って
いるため、上位ビット側１０ビットのうちの最上位ビッ
トが’１’となるのは５１２×５１２画素の全てが同一
の濃度値であった場合に相当し、この場合は上位ビット
側１０ビットのうちの下位側９ビットは全て’０’とな
り、したがって第１フレームに関してＲＡＭ１２のある
メモリ領域の最上位ビットが’１’となり、次に第二フ
レームのヒストグラムを求める際にこの’１’となった
最上位ビットが論理フラグとして使用されヒストグラム
算出の当初からそのメモリ領域についてヒストグラム値
の積算が既に行われていると判定され、ＲＡＭ１２から
読出された１０ビットの信号のうちの下位９ビットがそ
のままアンドゲート回路３８を通り抜けてもこの通り抜
けた９ビットの信号は全て’０’であるため何らの問題
もなくヒストグラム値の積算が行われることとなる。
レームついて画像データのヒストグラムが求められる
が、ここではＲＡＭ１０とＲＡＭ１２との役割が交替さ
れることを除きそのシーケンスは上記第一フレームの場
合と同様であるため説明は省略する。なお、ここで、第
一フレームについてヒストグラムを算出した結果、ＲＡ
Ｍに記録されたヒストグラム値の上位ビットのうちの最
上位ビットが’１’となり、これにより第二フレームに
ついてヒストグラム値の積算を開始する当初からこの第
二フレームに関してヒストグラム値の下位ビット側が格
納されるＲＡＭ２の論理フラグが’１’となってしまっ
ていることが考えられる。しかし、前述したように、こ
こでは５１２×５１２画素で構成された画像を取扱って
いるため、上位ビット側１０ビットのうちの最上位ビッ
トが’１’となるのは５１２×５１２画素の全てが同一
の濃度値であった場合に相当し、この場合は上位ビット
側１０ビットのうちの下位側９ビットは全て’０’とな
り、したがって第１フレームに関してＲＡＭ１２のある
メモリ領域の最上位ビットが’１’となり、次に第二フ
レームのヒストグラムを求める際にこの’１’となった
最上位ビットが論理フラグとして使用されヒストグラム
算出の当初からそのメモリ領域についてヒストグラム値
の積算が既に行われていると判定され、ＲＡＭ１２から
読出された１０ビットの信号のうちの下位９ビットがそ
のままアンドゲート回路３８を通り抜けてもこの通り抜
けた９ビットの信号は全て’０’であるため何らの問題
もなくヒストグラム値の積算が行われることとなる。
【００２５】次に時刻ｔ７においてＲＡＭ１０とＲＡＭ
１２の役割が再度交替され、同様にして第三フレームに
ついてヒストグラムの算出が行われる。
１２の役割が再度交替され、同様にして第三フレームに
ついてヒストグラムの算出が行われる。
【００２６】
【発明の効果】以上説明したように、本発明のヒストグ
ラム算出回路は、順次積算されるヒストグラム値を表わ
すビット列のうち上位ビット側と下位ビット側との一方
又は他方が記録される２つのメモリと、順次積算される
ヒストグラム値の上位ビット側が全て初期状態で表わさ
れる時間内に該上位ビット側が記録されるメモリを初期
化する初期化回路を備え、連続する各フレーム毎に２つ
のメモリがその役割を交替するように構成したため、従
来例におけるほぼ１つのメモリに匹敵する容量のメモリ
を備えるだけでメモリをクリアする時間をほとんどもし
くは全く空ける必要のない、フレームレートの高いヒス
トグラム算出回路が実現される。
ラム算出回路は、順次積算されるヒストグラム値を表わ
すビット列のうち上位ビット側と下位ビット側との一方
又は他方が記録される２つのメモリと、順次積算される
ヒストグラム値の上位ビット側が全て初期状態で表わさ
れる時間内に該上位ビット側が記録されるメモリを初期
化する初期化回路を備え、連続する各フレーム毎に２つ
のメモリがその役割を交替するように構成したため、従
来例におけるほぼ１つのメモリに匹敵する容量のメモリ
を備えるだけでメモリをクリアする時間をほとんどもし
くは全く空ける必要のない、フレームレートの高いヒス
トグラム算出回路が実現される。
【図１】本発明の一実施例のヒストグラム算出回路を表
わした回路ブロック図である。
わした回路ブロック図である。
【図２】図１に示すヒストグラム算出回路のタイミング
チャートである。
チャートである。
【図３】ＲＡＭ内の各メモリ領域を模式的に表わした図
である。
である。
１０、１２ ＲＡＭ １４、１６、１８、２０、２２、２６ マルチプレクサ ２８ カウンタ ３０、３２ オアゲート回路 ３４ アドレス生成ユニット ３６、３８ アンドゲート回路 ４２ 加算器
Claims (2)
- 【請求項１】 時系列データのそれぞれが入力される毎
に、入力された時系列データに対応するアドレスにより
指定されたメモリ領域に記録されたヒストグラム値を読
み出し該ヒストグラム値に１を加算して該アドレスによ
り指定されたメモリ領域に再度記録する操作を、時系列
データの１フレームに亘って繰り返すことにより、該フ
レームにおける時系列データのヒストグラムを算出する
ヒストグラム算出回路において、 前記時系列データの連続する各フレーム毎に機能が交替
される、順次積算されるヒストグラム値を表わすビット
列のうち下位ビット側と上位ビット側との一方又は他方
が記録される２つのメモリと、 順次積算されるヒストグラム値の上位ビット側が全て初
期状態で表わされる時間内に該上位ビット側が記録され
る前記メモリを初期化する初期化回路とを備えたことを
特徴とするヒストグラム算出回路。 - 【請求項２】 前記下位ビット側が記録される前記メモ
リが、該メモリの各アドレスにそれぞれ対応するフラグ
を有し、 前記ヒストグラム算出回路が、当該フレームについて前
記下位ビット側が記録される前記メモリの各アドレスに
対応する各メモリ領域にそれぞれ最初に書き込む際には
ヒストグラム値１を書き込むとともに、該ヒストグラム
値１を書き込んだメモリ領域のアドレスに対応する前記
フラグを、ヒストグラム値の累算を開始したことを表わ
す状態にセットする書込制御回路を備えたことを特徴と
する請求項１記載のヒストグラム算出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3339123A JP2948390B2 (ja) | 1991-12-21 | 1991-12-21 | ヒストグラム算出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3339123A JP2948390B2 (ja) | 1991-12-21 | 1991-12-21 | ヒストグラム算出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05174144A true JPH05174144A (ja) | 1993-07-13 |
| JP2948390B2 JP2948390B2 (ja) | 1999-09-13 |
Family
ID=18324467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3339123A Expired - Fee Related JP2948390B2 (ja) | 1991-12-21 | 1991-12-21 | ヒストグラム算出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2948390B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009104605A (ja) * | 2007-10-22 | 2009-05-14 | Advantest Corp | メモリアクセス動作を改善するための、バンクを用いたヒストグラム生成 |
| JP2017147692A (ja) * | 2016-02-19 | 2017-08-24 | 株式会社東芝 | ヒストグラムカウンタ及び放射線検出回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101949294B1 (ko) | 2012-07-24 | 2019-02-18 | 삼성전자주식회사 | 영상의 히스토그램 축적 계산 장치 및 방법 |
-
1991
- 1991-12-21 JP JP3339123A patent/JP2948390B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009104605A (ja) * | 2007-10-22 | 2009-05-14 | Advantest Corp | メモリアクセス動作を改善するための、バンクを用いたヒストグラム生成 |
| JP2017147692A (ja) * | 2016-02-19 | 2017-08-24 | 株式会社東芝 | ヒストグラムカウンタ及び放射線検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2948390B2 (ja) | 1999-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08317309A (ja) | 映像信号処理回路 | |
| JPH05174144A (ja) | ヒストグラム算出回路 | |
| JP2000083211A (ja) | ディジタル画像デ―タの記憶と取り出しの方法と装置 | |
| JP2709356B2 (ja) | 画像処理方法 | |
| JP2655495B2 (ja) | Ａｔｍセルフォーマット変換回路 | |
| EP0189524B1 (en) | Memory unit having arithmetic and logic functions, in particular for graphic processing | |
| US6195463B1 (en) | Multiresolution image processing and storage on a single chip | |
| JPS6362083A (ja) | 射影デ−タ生成方式 | |
| KR950004107B1 (ko) | 영상표시회로 | |
| JP3646839B2 (ja) | デジタルオシロスコープ | |
| US20050093871A1 (en) | Digital line delay using a single port memory | |
| JP3976388B2 (ja) | メモリ制御装置 | |
| JP3104001B2 (ja) | ラインバッファ及びこれを用いた画像処理装置 | |
| JP3257438B2 (ja) | メモリ制御回路 | |
| JPH0668254A (ja) | ヒストグラム演算装置 | |
| JP3013011B2 (ja) | バッファ回路 | |
| JP3145477B2 (ja) | 子画面表示回路 | |
| RU1833858C (ru) | Устройство дл вывода графической информации | |
| JPS61237539A (ja) | フレ−ム変換回路 | |
| JP2577797B2 (ja) | 画素密度変換回路 | |
| JPS6141273A (ja) | 画像処理装置 | |
| JP2946863B2 (ja) | パリティ計数回路 | |
| JPH08147458A (ja) | メモリ制御装置 | |
| JPH0828843B2 (ja) | 映像合成装置 | |
| JPH0678017A (ja) | フレーム変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990622 |
|
| LAPS | Cancellation because of no payment of annual fees |