JPH0668254A - ヒストグラム演算装置 - Google Patents
ヒストグラム演算装置Info
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- JPH0668254A JPH0668254A JP4216941A JP21694192A JPH0668254A JP H0668254 A JPH0668254 A JP H0668254A JP 4216941 A JP4216941 A JP 4216941A JP 21694192 A JP21694192 A JP 21694192A JP H0668254 A JPH0668254 A JP H0668254A
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Abstract
(57)【要約】
【目的】本発明は、時系列データを順次入力して該時系
列データのヒストグラムを算出するヒストグラム演算装
置に関し、時系列データ入力終了後の処理ステップを短
くする。 【構成】本発明は、ランダムアクセスメモリ（ＲＡＭ）
を構成する多数のワードメモリを、例えば各１本のワー
ド線に接続された複数のワードメモリ毎にブロックに分
け、１つの時系列データが入力される毎に、次の時系列
データが入力されるまでの時間を利用して、そのブロッ
ク内のヒストグラム累積値を求めておき、時系列データ
の入力が終了した後、複数の各ブロックの最大累積値ど
うしの累積値を演算する。
列データのヒストグラムを算出するヒストグラム演算装
置に関し、時系列データ入力終了後の処理ステップを短
くする。 【構成】本発明は、ランダムアクセスメモリ（ＲＡＭ）
を構成する多数のワードメモリを、例えば各１本のワー
ド線に接続された複数のワードメモリ毎にブロックに分
け、１つの時系列データが入力される毎に、次の時系列
データが入力されるまでの時間を利用して、そのブロッ
ク内のヒストグラム累積値を求めておき、時系列データ
の入力が終了した後、複数の各ブロックの最大累積値ど
うしの累積値を演算する。
Description
【０００１】
【産業上の利用分野】本発明は、時系列データを順次入
力して該時系列データのヒストグラムを算出するヒスト
グラム演算装置に関し、特にヒストグラム累積値を高速
で得るための装置に関する。
力して該時系列データのヒストグラムを算出するヒスト
グラム演算装置に関し、特にヒストグラム累積値を高速
で得るための装置に関する。
【０００２】
【従来の技術】例えば各画素毎の濃度データを時系列的
に順次入力して画像１枚分の濃度ヒストグラムを算出す
るヒストグラム算出回路が知られている。このヒストグ
ラム算出回路の例として、特開平１−２０１７８２号公
報には、画像データ（濃度値データ）をメモリのアドレ
スとし、そのアドレスの示すメモリ領域に記憶されたデ
ータを＋１することにより、濃度値データ毎のデータ数
（濃度値ヒストグラム）を計数する回路方式が提案され
ている。
に順次入力して画像１枚分の濃度ヒストグラムを算出す
るヒストグラム算出回路が知られている。このヒストグ
ラム算出回路の例として、特開平１−２０１７８２号公
報には、画像データ（濃度値データ）をメモリのアドレ
スとし、そのアドレスの示すメモリ領域に記憶されたデ
ータを＋１することにより、濃度値データ毎のデータ数
（濃度値ヒストグラム）を計数する回路方式が提案され
ている。
【０００３】またこのヒストグラムを算出した後、ヒス
トグラム累積値を求める方式も提案されている。図３
は、上記の回路方式を採用してヒストグラムを求め、そ
の後ヒストグラム累積値を求めるように構成した従来の
回路構成を示すブロック図である。ＲＡＭ１０には、全
てのアドレスに初期値として’０’が書込まれている。
時系列データが入力されると、入力された時系列データ
は、第１のマルチプレクサ１を経由しＲＡＭ１０にアド
レスデータＡＤijとして入力される。
トグラム累積値を求める方式も提案されている。図３
は、上記の回路方式を採用してヒストグラムを求め、そ
の後ヒストグラム累積値を求めるように構成した従来の
回路構成を示すブロック図である。ＲＡＭ１０には、全
てのアドレスに初期値として’０’が書込まれている。
時系列データが入力されると、入力された時系列データ
は、第１のマルチプレクサ１を経由しＲＡＭ１０にアド
レスデータＡＤijとして入力される。
【０００４】図４はＲＡＭ１０の内部構成ブロック図で
ある。このＲＡＭ１０のメモリ部１４には、図の横方向
にｎ個、縦方向にｍ個並ぶ、それぞれ１ワード分のデー
タを記憶するワードメモリＢ11，Ｂ12，…，Ｂmnが備え
られている。ここで１ワードのビット長は必要に応じて
定められ、例えばここでは８ビットで１ワードが構成さ
れる。
ある。このＲＡＭ１０のメモリ部１４には、図の横方向
にｎ個、縦方向にｍ個並ぶ、それぞれ１ワード分のデー
タを記憶するワードメモリＢ11，Ｂ12，…，Ｂmnが備え
られている。ここで１ワードのビット長は必要に応じて
定められ、例えばここでは８ビットで１ワードが構成さ
れる。
【０００５】このＲＡＭ１０に入力されたアドレスデー
タＡＤijは、アドレスバッファ１１を経由した後分割さ
れて、行デコーダ１２と列デコーダ１３に入力される。
行デコーダ１２では、入力されたアドレスデータに基づ
いて多数のワード線Ｗ1 ，Ｗ 2 ，…，Ｗm のうちの一本
（ここではワード線Ｗi ）に接続された、横方向に一列
並ぶワードメモリが指定され、これとともに、列デコー
ダ１３では、縦方向に一列に並ぶワードメモリが指定さ
れ、これにより、ここでは例えばワードメモリＢijが指
定され、この指定されたワードメモリＢijに記憶された
データＤijがセンスアンプ／書込み回路１５を経由して
ＲＡＭ１０の外部に読出される。
タＡＤijは、アドレスバッファ１１を経由した後分割さ
れて、行デコーダ１２と列デコーダ１３に入力される。
行デコーダ１２では、入力されたアドレスデータに基づ
いて多数のワード線Ｗ1 ，Ｗ 2 ，…，Ｗm のうちの一本
（ここではワード線Ｗi ）に接続された、横方向に一列
並ぶワードメモリが指定され、これとともに、列デコー
ダ１３では、縦方向に一列に並ぶワードメモリが指定さ
れ、これにより、ここでは例えばワードメモリＢijが指
定され、この指定されたワードメモリＢijに記憶された
データＤijがセンスアンプ／書込み回路１５を経由して
ＲＡＭ１０の外部に読出される。
【０００６】この読出されたデータＤijは、図３に示す
加算器２に入力される。またこのとき第２のマルチプレ
クサ３からは’＋１’が出力され加算器２に入力され
る。この加算器２ではデータＤijに＋１が加算され、そ
の出力値Ｄij＋１が図４に示すセンスアンプ／書込み回
路１５を経由して、ＲＡＭ１０の同一アドレスＡijのワ
ードメモリＢijに記憶される。時系列データが入力され
る毎にこのシーケンスを繰り返すことにより時系列デー
タのヒストグラムが求められる。
加算器２に入力される。またこのとき第２のマルチプレ
クサ３からは’＋１’が出力され加算器２に入力され
る。この加算器２ではデータＤijに＋１が加算され、そ
の出力値Ｄij＋１が図４に示すセンスアンプ／書込み回
路１５を経由して、ＲＡＭ１０の同一アドレスＡijのワ
ードメモリＢijに記憶される。時系列データが入力され
る毎にこのシーケンスを繰り返すことにより時系列デー
タのヒストグラムが求められる。
【０００７】時系列データの入力が終了すると、次に第
１および第２のマルチプレクサ１，３が切り換えられ、
アドレスカウンタ４から順次インクリメントされたアド
レスＡＤijが入力され、上記と同様にしてそのアドレス
ＡＤijで指定されるワードメモリＢijに記憶されたデー
タＤijが読出され、加算器２においてレジスタ５に記憶
された内容と加算されて再度レジスタ５に記憶されると
もに、ＲＡＭ１０のアドレスＡＤijに記憶される。この
シーケンスを繰り返すことにより、ＲＡＭ１０内にヒス
トグラム累積値が記憶される。
１および第２のマルチプレクサ１，３が切り換えられ、
アドレスカウンタ４から順次インクリメントされたアド
レスＡＤijが入力され、上記と同様にしてそのアドレス
ＡＤijで指定されるワードメモリＢijに記憶されたデー
タＤijが読出され、加算器２においてレジスタ５に記憶
された内容と加算されて再度レジスタ５に記憶されると
もに、ＲＡＭ１０のアドレスＡＤijに記憶される。この
シーケンスを繰り返すことにより、ＲＡＭ１０内にヒス
トグラム累積値が記憶される。
【０００８】
【発明が解決しようとする課題】上記従来方式はＲＡＭ
１０内にヒストグラムを算出させた後、読み出し／書込
みを順次行いながらヒストグラム累積値を求めるもので
あるため、ヒストグラム累積値を求めるのに時間がかか
り、したがってこのヒストグラム累積値を用いた、例え
ば画像濃度補正等に時間がかかってしまうという問題点
がある。
１０内にヒストグラムを算出させた後、読み出し／書込
みを順次行いながらヒストグラム累積値を求めるもので
あるため、ヒストグラム累積値を求めるのに時間がかか
り、したがってこのヒストグラム累積値を用いた、例え
ば画像濃度補正等に時間がかかってしまうという問題点
がある。
【０００９】本発明は、上記問題点を解決し、時系列デ
ータ入力終了後の処理ステップが短くて済むヒストグラ
ム演算装置を提供することを目的とする。
ータ入力終了後の処理ステップが短くて済むヒストグラ
ム演算装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成する本発
明のヒストグラム演算装置は、１ワード分のデータが記
憶されるワードメモリが多数配列されてなるランダムア
クセスメモリと、時系列データのそれぞれが入力される
毎に、上記ランダムアクセスメモリを構成する多数のワ
ードメモリが複数に分割されてなる複数のブロックのう
ち入力された時系列データをアドレスとする所定のワー
ドメモリが属するブロック内のヒストグラムの累積値を
演算するブロック内累積手段と、時系列データの入力終
了後に、上記複数の各ブロックの最大累積値どうしの累
積値を演算するブロック間累積手段とを備えたことを特
徴とするものである。
明のヒストグラム演算装置は、１ワード分のデータが記
憶されるワードメモリが多数配列されてなるランダムア
クセスメモリと、時系列データのそれぞれが入力される
毎に、上記ランダムアクセスメモリを構成する多数のワ
ードメモリが複数に分割されてなる複数のブロックのう
ち入力された時系列データをアドレスとする所定のワー
ドメモリが属するブロック内のヒストグラムの累積値を
演算するブロック内累積手段と、時系列データの入力終
了後に、上記複数の各ブロックの最大累積値どうしの累
積値を演算するブロック間累積手段とを備えたことを特
徴とするものである。
【００１１】ここで上記多数のワードメモリが、各１本
のワード線に接続された複数のワードメモリ毎に上記各
ブロックを構成してもよい。また、上記ブロック内累積
手段が、上記所定のワードメモリのアドレスを初期値と
し該所定のワードメモリを含むブロックの最終アドレス
までカウントする第１アドレスカウンタを備えるととも
に、上記ブロック間累積手段が、前記各ブロックの最大
累積値が記憶されたワードメモリのアドレスを下位から
上位へ順次カウントアップする第２アドレスカウンタを
備えた構成としてもよい。
のワード線に接続された複数のワードメモリ毎に上記各
ブロックを構成してもよい。また、上記ブロック内累積
手段が、上記所定のワードメモリのアドレスを初期値と
し該所定のワードメモリを含むブロックの最終アドレス
までカウントする第１アドレスカウンタを備えるととも
に、上記ブロック間累積手段が、前記各ブロックの最大
累積値が記憶されたワードメモリのアドレスを下位から
上位へ順次カウントアップする第２アドレスカウンタを
備えた構成としてもよい。
【００１２】
【作用】通常、時系列データとして、例えば画像中の各
画素を表わす濃度値データを入力する場合、１つの濃度
値データが入力された後次の濃度値データが入力される
までの間、かなり時間的に間がある場合が多い。しかし
ながら、濃度値データは例えば２５６階調等の濃度分解
能を有するため、濃度値データが１つ入力される毎にそ
れ迄に入力された濃度値データのヒストグラム累積値を
その都度算出するほどの時間的余裕はない。
画素を表わす濃度値データを入力する場合、１つの濃度
値データが入力された後次の濃度値データが入力される
までの間、かなり時間的に間がある場合が多い。しかし
ながら、濃度値データは例えば２５６階調等の濃度分解
能を有するため、濃度値データが１つ入力される毎にそ
れ迄に入力された濃度値データのヒストグラム累積値を
その都度算出するほどの時間的余裕はない。
【００１３】そこで、本発明は、ランダムアクセスメモ
リ（ＲＡＭ）を構成する多数のワードメモリを、例えば
各１本のワード線に接続された複数のワードメモリ毎に
ブロックに分け、１つの時系列データが入力される毎に
次の時系列データが入力されるまでの時間を利用してそ
のブロック内のヒストグラム累積値を求めておき、時系
列データの入力が終了した後、複数の各ブロックの最大
累積値どうしの累積値を演算するように構成したもので
ある。
リ（ＲＡＭ）を構成する多数のワードメモリを、例えば
各１本のワード線に接続された複数のワードメモリ毎に
ブロックに分け、１つの時系列データが入力される毎に
次の時系列データが入力されるまでの時間を利用してそ
のブロック内のヒストグラム累積値を求めておき、時系
列データの入力が終了した後、複数の各ブロックの最大
累積値どうしの累積値を演算するように構成したもので
ある。
【００１４】したがって、本発明では、時系列データの
入力終了後は、複数の各ブロックの最大累積値どうしの
累積値を演算すること、および読み出しの際に所望とす
る時系列データ（アドレス）のワードメモリに記憶され
た値と、このワードメモリが属するブロックに隣接する
下位のブロックの最大累積値が記憶されたワードメモリ
の内容とを加算することだけで、所望とする時系列デー
タ（アドレス）のヒストグラムの累積値が求められる。
したがって、従来と比べ高速にヒストグラム累積値が求
められることになる。
入力終了後は、複数の各ブロックの最大累積値どうしの
累積値を演算すること、および読み出しの際に所望とす
る時系列データ（アドレス）のワードメモリに記憶され
た値と、このワードメモリが属するブロックに隣接する
下位のブロックの最大累積値が記憶されたワードメモリ
の内容とを加算することだけで、所望とする時系列デー
タ（アドレス）のヒストグラムの累積値が求められる。
したがって、従来と比べ高速にヒストグラム累積値が求
められることになる。
【００１５】
【実施例】以下本発明の実施例について説明する。図１
は、本発明の一実施例のヒストグラム演算装置を表わし
たブロック図である。この図において、従来例（図３）
と同一の要素には図３に付した番号と同一の番号を付し
て示し、相違点についてのみ説明する。
は、本発明の一実施例のヒストグラム演算装置を表わし
たブロック図である。この図において、従来例（図３）
と同一の要素には図３に付した番号と同一の番号を付し
て示し、相違点についてのみ説明する。
【００１６】入力された時系列データは、アドレス演算
回路６に入力される。このアドレス演算回路６では、先
ずこの入力された時系列データをアドレスデータＡＤij
として出力し、これにより前述した従来例（図３参照）
の場合と同様にアドレスデータＡＤijに対応するワード
メモリＢijの内容が１だけインクリメントされる。次に
アドレス演算回路は１だけインクリメントされたアドレ
スデータＡＤi,j+1 を出力し、ワードメモリＢi,j+1 の
内容がインクリメントされ、以下同様にしてワードメモ
リＢin（図４参照）までの間のワードメモリの内容が１
だけインクリメントされる。これにより、図４に示すＲ
ＡＭ１０のメモリ部１４を構成する横一行のワードメモ
リＢi1，Ｂi2，…，Ｂij，…，Ｂin（本実施例ではこれ
をブロックの一単位とする）のヒストグラム累積値が求
められる。時系列データが入力されるだびに以上のシー
ケンスを繰り返すことにより、時系列データの入力が終
了した時点では、各ブロック（図４に示すＲＡＭ１０
の、各横一行のワードメモリ）についてヒストグラム累
積値が求められる。
回路６に入力される。このアドレス演算回路６では、先
ずこの入力された時系列データをアドレスデータＡＤij
として出力し、これにより前述した従来例（図３参照）
の場合と同様にアドレスデータＡＤijに対応するワード
メモリＢijの内容が１だけインクリメントされる。次に
アドレス演算回路は１だけインクリメントされたアドレ
スデータＡＤi,j+1 を出力し、ワードメモリＢi,j+1 の
内容がインクリメントされ、以下同様にしてワードメモ
リＢin（図４参照）までの間のワードメモリの内容が１
だけインクリメントされる。これにより、図４に示すＲ
ＡＭ１０のメモリ部１４を構成する横一行のワードメモ
リＢi1，Ｂi2，…，Ｂij，…，Ｂin（本実施例ではこれ
をブロックの一単位とする）のヒストグラム累積値が求
められる。時系列データが入力されるだびに以上のシー
ケンスを繰り返すことにより、時系列データの入力が終
了した時点では、各ブロック（図４に示すＲＡＭ１０
の、各横一行のワードメモリ）についてヒストグラム累
積値が求められる。
【００１７】時系列データの入力が終了すると、次にア
ドレス演算回路６により、順次、図４に示す各ブロック
の最上位アドレスのワードメモリＢ1n，Ｂ2n，…，
Ｂin，…，Ｂmnのアドレスが生成されて出力される。こ
の際は、レジスタ５の出力を加算器２に伝達するように
第２のマルチプレクサ３が切り換えられており、各ブロ
ックの最上位アドレスのワードメモリＢ1n，Ｂ2n，…，
Ｂin，…，Ｂmnに記録された各ブロックの最大累積値ど
うしの累積値が演算され、ワードメモリＢ1n，Ｂ2n，
…，Ｂin，…，Ｂmnに記憶される。
ドレス演算回路６により、順次、図４に示す各ブロック
の最上位アドレスのワードメモリＢ1n，Ｂ2n，…，
Ｂin，…，Ｂmnのアドレスが生成されて出力される。こ
の際は、レジスタ５の出力を加算器２に伝達するように
第２のマルチプレクサ３が切り換えられており、各ブロ
ックの最上位アドレスのワードメモリＢ1n，Ｂ2n，…，
Ｂin，…，Ｂmnに記録された各ブロックの最大累積値ど
うしの累積値が演算され、ワードメモリＢ1n，Ｂ2n，
…，Ｂin，…，Ｂmnに記憶される。
【００１８】さらにその後、任意の時系列データについ
てのヒストグラム累積値が求められる。ここではデータ
値（アドレス）ＡＤijのヒストグラム累積値を求める場
合について説明する。この場合アドレス演算回路６から
アドレスデータＡＤijが出力され、ＲＡＭ１０内のワー
ドメモリＢijに記憶されたデータＤijが読出され、加算
器２をそのまま通り抜けてレジスタ５に記憶される。次
にアドレス演算回路６から、ワードメモリＢijが属する
ブロックに隣接する下位側のブロックの最大累積値が記
憶されたワードメモリＢi-1,n の記憶内容が読出されて
加算器２に入力され、この加算器２からは、このワード
メモリＢi-1,n の記憶内容とレジスタ５に記憶されたワ
ードメモリＢijの記憶内容（データＤij）とが加算され
て出力される。この出力は、データ値（アドレス）ＡＤ
ijに対応するヒストグラム累積値となっている。
てのヒストグラム累積値が求められる。ここではデータ
値（アドレス）ＡＤijのヒストグラム累積値を求める場
合について説明する。この場合アドレス演算回路６から
アドレスデータＡＤijが出力され、ＲＡＭ１０内のワー
ドメモリＢijに記憶されたデータＤijが読出され、加算
器２をそのまま通り抜けてレジスタ５に記憶される。次
にアドレス演算回路６から、ワードメモリＢijが属する
ブロックに隣接する下位側のブロックの最大累積値が記
憶されたワードメモリＢi-1,n の記憶内容が読出されて
加算器２に入力され、この加算器２からは、このワード
メモリＢi-1,n の記憶内容とレジスタ５に記憶されたワ
ードメモリＢijの記憶内容（データＤij）とが加算され
て出力される。この出力は、データ値（アドレス）ＡＤ
ijに対応するヒストグラム累積値となっている。
【００１９】このように、本実施例では図４に示すＲＡ
Ｍ１０の各横一列に並ぶワードメモリ群を各ブロックと
し、時系列データが入力される毎に各ブロック内のヒス
トグラム累積値を求め、時系列データの入力が終了した
後に各ブロックの最上位アドレスのワードメモリＢ1n，
Ｂ2n，…，Ｂin，…，Ｂmnに記録された各ブロックの最
大累積値どうしの累積値を求めるようにしたため、従来
と比べ、時系列データ入力終了後少ないステップで最終
の記憶内容を得ることができる。所望とするデータ値に
対応するヒストグラム累積値を得る際はＲＡＭ１０から
２回読み出す必要があるが、これに要する時間を考慮し
ても従来と比べ格段に高速にヒストグラム累積値を求め
ることができる。
Ｍ１０の各横一列に並ぶワードメモリ群を各ブロックと
し、時系列データが入力される毎に各ブロック内のヒス
トグラム累積値を求め、時系列データの入力が終了した
後に各ブロックの最上位アドレスのワードメモリＢ1n，
Ｂ2n，…，Ｂin，…，Ｂmnに記録された各ブロックの最
大累積値どうしの累積値を求めるようにしたため、従来
と比べ、時系列データ入力終了後少ないステップで最終
の記憶内容を得ることができる。所望とするデータ値に
対応するヒストグラム累積値を得る際はＲＡＭ１０から
２回読み出す必要があるが、これに要する時間を考慮し
ても従来と比べ格段に高速にヒストグラム累積値を求め
ることができる。
【００２０】図２は、本発明のヒストグラム演算回路の
他の実施例を表わしたブロック図である。この実施例は
ＲＡＭ内に必要な回路を組み込んだ例であり、図４に示
す従来のＲＡＭの構成要素に対応する構成要素には図４
に付した記号、番号と同一の記号、番号を付して示す。
入力された時系列データＡＤijは、図２に示すＲＡＭ２
０のアドレスバッファ１１に入力され分割されて、行デ
コーダ１２と、本発明にいう第１のアドレスカウンタで
あるバイトカウンタ２３に入力される。行デコーダ１２
では入力されたアドレスデータＡＤijに基づいて多数の
ワード線Ｗ1 ，Ｗ2 ，…，Ｗm のうちの１本（ここでは
ワード線Ｗi ）が指定される。またバイトデコーダ１３
では、ここではｊ番目の列を指定するアドレスデータが
列デコーダ１３に入力される。これにより、入力された
時系列データＡＤijをアドレスとするワードメモリＢij
が指定され、このワードメモリＢijに記憶されたデータ
Ｄijが読み出されセンスアンプ／書込み回路１５を経由
して加算器２４に入力される。加算器２４では入力され
たデータＤijに＋１が加算され、この加算後のデータＤ
ij＋１が再びセンスアンプ／書込み回路１５を経由して
ワードメモリＢijに入力される。次にバイトカウンタ２
３では、ｊ＋１列目を指定するアドレスデータが生成し
て列デコーダ１３に入力し、上記と同様にしてワードメ
モリＢi,j+1 の内容が１だけインクリメントされる。次
にバイトカウンタ２３ではｊ＋２列目を指定するアドレ
スデータが生成される。以上のシーケンスを繰り返すこ
とにより、ワードメモリＢijからワードメモリＢinまで
の間のワードメモリの内容が１だけインクリメントされ
る。これにより入力された時系列ＡＤijに対応するワー
ドメモリＢijが属する、横一列に並ぶワードメモリから
なるブロックについてのヒストグラム累積値が求められ
る。時系列データが入力される度に以上のシーケンスを
繰り返すことにより、時系列データ入力が終了した時点
では各ブロック（各横一行のワードメモリ）についてヒ
ストグラム累積値が求められる。
他の実施例を表わしたブロック図である。この実施例は
ＲＡＭ内に必要な回路を組み込んだ例であり、図４に示
す従来のＲＡＭの構成要素に対応する構成要素には図４
に付した記号、番号と同一の記号、番号を付して示す。
入力された時系列データＡＤijは、図２に示すＲＡＭ２
０のアドレスバッファ１１に入力され分割されて、行デ
コーダ１２と、本発明にいう第１のアドレスカウンタで
あるバイトカウンタ２３に入力される。行デコーダ１２
では入力されたアドレスデータＡＤijに基づいて多数の
ワード線Ｗ1 ，Ｗ2 ，…，Ｗm のうちの１本（ここでは
ワード線Ｗi ）が指定される。またバイトデコーダ１３
では、ここではｊ番目の列を指定するアドレスデータが
列デコーダ１３に入力される。これにより、入力された
時系列データＡＤijをアドレスとするワードメモリＢij
が指定され、このワードメモリＢijに記憶されたデータ
Ｄijが読み出されセンスアンプ／書込み回路１５を経由
して加算器２４に入力される。加算器２４では入力され
たデータＤijに＋１が加算され、この加算後のデータＤ
ij＋１が再びセンスアンプ／書込み回路１５を経由して
ワードメモリＢijに入力される。次にバイトカウンタ２
３では、ｊ＋１列目を指定するアドレスデータが生成し
て列デコーダ１３に入力し、上記と同様にしてワードメ
モリＢi,j+1 の内容が１だけインクリメントされる。次
にバイトカウンタ２３ではｊ＋２列目を指定するアドレ
スデータが生成される。以上のシーケンスを繰り返すこ
とにより、ワードメモリＢijからワードメモリＢinまで
の間のワードメモリの内容が１だけインクリメントされ
る。これにより入力された時系列ＡＤijに対応するワー
ドメモリＢijが属する、横一列に並ぶワードメモリから
なるブロックについてのヒストグラム累積値が求められ
る。時系列データが入力される度に以上のシーケンスを
繰り返すことにより、時系列データ入力が終了した時点
では各ブロック（各横一行のワードメモリ）についてヒ
ストグラム累積値が求められる。
【００２１】時系列データの個数はあらかじめわかって
おり、時系列データの入力の終了は、時系列データＡＤ
ijと同期して入力されるクロックＣＬＫをクロックカウ
ンタ２１で計数することにより知ることができる。時系
列データの入力が終了したことは、クロックカウンタ２
１からワードカウンタ２２（本発明にいう第２のアドレ
スカウンタ）とバイトカウンタ２３に入力される。バイ
トカウンタ２３ではこれを受けて最も右側の列に並ぶワ
ードメモリＢ1n，Ｂ2n，…，Ｂin，…，Ｂmnを指定する
アドレスデータを列デコーダに出力し、ワードカウンタ
２２からは、各ワード線Ｗ1 ，Ｗ2 ，…，Ｗm をこの順
に順次指定するアドレスデータを行デコーダに出力す
る。すると、先ずワードメモリＢ1nが指定されてこのワ
ードメモリＢ1nの内容がセンスアンプ／書込み回路１５
を経由して読み出され加算器２４内にラッチされる。次
にワードメモリＢ2nが指定されてこのワードメモリＢ2n
の内容が同様に読み出され、加算器２４内にラッチされ
たワードメモリＢ1nの内容と加算され、この加算後の内
容がワードメモリＢ2nに記憶されるとともにそれまでラ
ッチされていた内容に代えてラッチされる。以上のシー
ケンスを順次繰り返し、一列に並ぶワードメモリＢ1n，
Ｂ2n，…，Ｂin，…，Ｂmnの内容（最大累積値）どうし
の累積値が求められる。
おり、時系列データの入力の終了は、時系列データＡＤ
ijと同期して入力されるクロックＣＬＫをクロックカウ
ンタ２１で計数することにより知ることができる。時系
列データの入力が終了したことは、クロックカウンタ２
１からワードカウンタ２２（本発明にいう第２のアドレ
スカウンタ）とバイトカウンタ２３に入力される。バイ
トカウンタ２３ではこれを受けて最も右側の列に並ぶワ
ードメモリＢ1n，Ｂ2n，…，Ｂin，…，Ｂmnを指定する
アドレスデータを列デコーダに出力し、ワードカウンタ
２２からは、各ワード線Ｗ1 ，Ｗ2 ，…，Ｗm をこの順
に順次指定するアドレスデータを行デコーダに出力す
る。すると、先ずワードメモリＢ1nが指定されてこのワ
ードメモリＢ1nの内容がセンスアンプ／書込み回路１５
を経由して読み出され加算器２４内にラッチされる。次
にワードメモリＢ2nが指定されてこのワードメモリＢ2n
の内容が同様に読み出され、加算器２４内にラッチされ
たワードメモリＢ1nの内容と加算され、この加算後の内
容がワードメモリＢ2nに記憶されるとともにそれまでラ
ッチされていた内容に代えてラッチされる。以上のシー
ケンスを順次繰り返し、一列に並ぶワードメモリＢ1n，
Ｂ2n，…，Ｂin，…，Ｂmnの内容（最大累積値）どうし
の累積値が求められる。
【００２２】データ値ＡＤijに対応するヒストグラムを
累積値を出力する際は、データ値ＡＤijがアドレスとし
て入力され、これにより指定されたワードメモリＢijの
内容が読み出されて加算器２４内にラッチされる。次に
ワードカウンタ２２、バイトカウンタ２３により、ワー
ドメモリＢijが属する行（ブロック）に隣接する下位側
の行（ブロック）の最大累積値が記憶されたワードメモ
リＢi-1,n の記憶内容が読み出され、加算器２４内にラ
ッチされたワードメモリＢijの回路と加算されて出力さ
れる。この出力は、データ値（アドレス）ＡＤijに対応
するヒストグラム累積値となっている。
累積値を出力する際は、データ値ＡＤijがアドレスとし
て入力され、これにより指定されたワードメモリＢijの
内容が読み出されて加算器２４内にラッチされる。次に
ワードカウンタ２２、バイトカウンタ２３により、ワー
ドメモリＢijが属する行（ブロック）に隣接する下位側
の行（ブロック）の最大累積値が記憶されたワードメモ
リＢi-1,n の記憶内容が読み出され、加算器２４内にラ
ッチされたワードメモリＢijの回路と加算されて出力さ
れる。この出力は、データ値（アドレス）ＡＤijに対応
するヒストグラム累積値となっている。
【００２３】このように、本発明のヒストグラム演算装
置は、ＲＡＭを構成する周辺回路としてＲＡＭ内に一体
的に組み込むことも可能である。
置は、ＲＡＭを構成する周辺回路としてＲＡＭ内に一体
的に組み込むことも可能である。
【００２４】
【発明の効果】以上説明したように、本発明のヒストグ
ラム演算装置では、時系列データのそれぞれ入力される
毎にブロック内のヒストグラムの累積値を演算するブロ
ック内累積手段と、時系列データの入力終了後に、複数
の各ブロックの最大累積値どうしの累積値を演算するブ
ロック間累積手段とを備えたため、時系列データ入力終
了後の処理ステップが短くて済むヒストグラム演算装置
が実現する。
ラム演算装置では、時系列データのそれぞれ入力される
毎にブロック内のヒストグラムの累積値を演算するブロ
ック内累積手段と、時系列データの入力終了後に、複数
の各ブロックの最大累積値どうしの累積値を演算するブ
ロック間累積手段とを備えたため、時系列データ入力終
了後の処理ステップが短くて済むヒストグラム演算装置
が実現する。
【図１】本発明の一実施例のヒストグラム演算装置を表
わしたブロック図である。
わしたブロック図である。
【図２】本発明のヒストグラム演算装置の他の実施例を
表わしたブロック図である。
表わしたブロック図である。
【図３】時系列データのヒストグラムを求め、その後ヒ
ストグラム累積値を求めるように構成した従来の回路構
成を示すブロック図である。
ストグラム累積値を求めるように構成した従来の回路構
成を示すブロック図である。
【図４】ＲＡＭ１０の内部構成を示したブロック図であ
る。
る。
１０ ＲＡＭ １，３ マルチプレクサ ２ 加算器 ４ アドレスカウンタ ５ レジスタ ６ アドレス演算回路 １４ メモリ部
Claims (3)
- 【請求項１】 １ワード分のデータが記憶されるワード
メモリが多数配列されてなるランダムアクセスメモリ
と、 時系列データのそれぞれが入力される毎に、前記ランダ
ムアクセスメモリを構成する多数のワードメモリが複数
に分割されてなる複数のブロックのうち入力された時系
列データをアドレスとする所定のワードメモリが属する
ブロック内のヒストグラムの累積値を演算するブロック
内累積手段と、 時系列データの入力終了後に、前記複数の各ブロックの
最大累積値どうしの累積値を演算するブロック間累積手
段とを備えたことを特徴とするヒストグラム演算装置。 - 【請求項２】 前記多数のワードメモリが、各１本のワ
ード線に接続された複数のワードメモリ毎に前記各ブロ
ックを構成してなることを特徴とする請求項１記載のヒ
ストグラム演算装置。 - 【請求項３】 前記ブロック内累積手段が、前記所定の
ワードメモリのアドレスを初期値とし該所定のワードメ
モリが属するブロックの最終アドレスまでカウントする
第１アドレスカウンタを備えるとともに、 前記ブロック間累積手段が、前記複数の各ブロックの最
大累積値が記憶されたワードメモリのアドレスを下位か
ら上位へ順次カウントアップする第２アドレスカウンタ
を備えたことを特徴とする請求項１又は２記載のヒスト
グラム演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4216941A JPH0668254A (ja) | 1992-08-14 | 1992-08-14 | ヒストグラム演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4216941A JPH0668254A (ja) | 1992-08-14 | 1992-08-14 | ヒストグラム演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0668254A true JPH0668254A (ja) | 1994-03-11 |
Family
ID=16696336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4216941A Withdrawn JPH0668254A (ja) | 1992-08-14 | 1992-08-14 | ヒストグラム演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0668254A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017147692A (ja) * | 2016-02-19 | 2017-08-24 | 株式会社東芝 | ヒストグラムカウンタ及び放射線検出回路 |
-
1992
- 1992-08-14 JP JP4216941A patent/JPH0668254A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017147692A (ja) * | 2016-02-19 | 2017-08-24 | 株式会社東芝 | ヒストグラムカウンタ及び放射線検出回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |