JP3389783B2 - フィールドメモリ制御方式 - Google Patents
フィールドメモリ制御方式Info
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Description
【０００１】
【発明の属する技術分野】本発明はフィールドメモリ制
御方式に係り、特に標準方式テレビジョン信号をアナロ
グ・ディジタル（Ａ／Ｄ）変換したディジタル信号の映
像部を、フィールドメモリに同時に読み出し及び書き込
みするフィールドメモリ制御方式に関する。
御方式に係り、特に標準方式テレビジョン信号をアナロ
グ・ディジタル（Ａ／Ｄ）変換したディジタル信号の映
像部を、フィールドメモリに同時に読み出し及び書き込
みするフィールドメモリ制御方式に関する。
【０００２】
【従来の技術】標準方式テレビジョン信号である、例え
ばＮＴＳＣ方式テレビジョン信号をアナログ・ディジタ
ル（Ａ／Ｄ）変換して、１フィールド遅延のデータを得
る場合、一般には同時に読み出し及び書き込みが可能な
フィールドメモリを用いる（例えば、沖電気株式会社製
のＭＳＭ５１８２２２等）。
ばＮＴＳＣ方式テレビジョン信号をアナログ・ディジタ
ル（Ａ／Ｄ）変換して、１フィールド遅延のデータを得
る場合、一般には同時に読み出し及び書き込みが可能な
フィールドメモリを用いる（例えば、沖電気株式会社製
のＭＳＭ５１８２２２等）。
【０００３】かかるフィールドメモリのアドレスは、フ
ィールドメモリ内で発生できるものとできないものとが
ある。しかし、どちらの場合でもアドレス発生のリセッ
トとイネーブルで制御できる。メモリ容量に余裕がある
ときは、例えばＮＴＳＣ方式テレビジョン信号をＡ／Ｄ
変換して得られた、図６（Ａ）に示すディジタル映像信
号データの各フィールドの先頭のタイミングで、同図
（Ｂ）に示すようにアドレス発生のリセット信号を出力
して、フィールド遅延データを得る。この場合はディジ
タル映像信号のブランキング部分も書き込み及び読み出
される。なお、リセット信号は、アクティブハイとして
いる。
ィールドメモリ内で発生できるものとできないものとが
ある。しかし、どちらの場合でもアドレス発生のリセッ
トとイネーブルで制御できる。メモリ容量に余裕がある
ときは、例えばＮＴＳＣ方式テレビジョン信号をＡ／Ｄ
変換して得られた、図６（Ａ）に示すディジタル映像信
号データの各フィールドの先頭のタイミングで、同図
（Ｂ）に示すようにアドレス発生のリセット信号を出力
して、フィールド遅延データを得る。この場合はディジ
タル映像信号のブランキング部分も書き込み及び読み出
される。なお、リセット信号は、アクティブハイとして
いる。
【０００４】一方、メモリ容量に余裕がないときには、
図７（Ａ）に示すディジタル映像信号データの各フィー
ルドの先頭のタイミングで同図（Ｂ）に示すようにアド
レス発生のリセット信号を出力し、更に同図（Ｃ）に示
すようにイネーブル信号をフィールドメモリに供給し、
ディジタル映像信号のブランキング部分を利用しないよ
うにする。イネーブル信号もアクティブハイとしてい
る。
図７（Ａ）に示すディジタル映像信号データの各フィー
ルドの先頭のタイミングで同図（Ｂ）に示すようにアド
レス発生のリセット信号を出力し、更に同図（Ｃ）に示
すようにイネーブル信号をフィールドメモリに供給し、
ディジタル映像信号のブランキング部分を利用しないよ
うにする。イネーブル信号もアクティブハイとしてい
る。
【０００５】なお、図７（Ａ）、（Ｂ）及び（Ｃ）のデ
ータ、リセット信号及びイネーブル信号の時間軸を拡大
して各ライン期間単位で示したのが図８（Ａ）、（Ｂ）
及び（Ｃ）に示すデータ、リセット信号及びイネーブル
信号で、また、このときのクロック信号は図８（Ｄ）に
示される。
ータ、リセット信号及びイネーブル信号の時間軸を拡大
して各ライン期間単位で示したのが図８（Ａ）、（Ｂ）
及び（Ｃ）に示すデータ、リセット信号及びイネーブル
信号で、また、このときのクロック信号は図８（Ｄ）に
示される。
【０００６】
【発明が解決しようとする課題】ディジタル映像信号デ
ータを１フィールド遅延する場合は、上記の従来のフィ
ールドメモリにより問題なく１フィールド遅延信号を得
ることができる。しかし、１フィールド遅延にｎライン
分の遅延を加えた１フィールド＋ｎラインの遅延を従来
のフィールドメモリでは実現することができない（ただ
し、メモリ容量は１フィールド＋ｎライン分あるとす
る）。
ータを１フィールド遅延する場合は、上記の従来のフィ
ールドメモリにより問題なく１フィールド遅延信号を得
ることができる。しかし、１フィールド遅延にｎライン
分の遅延を加えた１フィールド＋ｎラインの遅延を従来
のフィールドメモリでは実現することができない（ただ
し、メモリ容量は１フィールド＋ｎライン分あるとす
る）。
【０００７】例えば、図９（Ａ）に示すディジタル映像
信号データの各フィールドの先頭のタイミングで同図
（Ｂ）に示すように書き込みアドレス発生のＷリセット
信号を出力し、更に同図（Ｄ）に示すように、映像期間
にのみ書き込み及び読み出しを可能とするイネーブル信
号をフィールドメモリに供給する点は図７と同様である
が、１フィールド＋１ライン（ｎ＝１の場合）の遅延を
従来のフィールドメモリで得ようとすると、読み出しア
ドレス発生のＲリセット信号をＷリセット信号から１フ
ィールド＋１ラインの遅延後の同図（Ｃ）に示すタイミ
ングで発生することとなるため、Ｒリセット信号に基づ
いたタイミングでデータを読み出す前に、Ｒリセット信
号直前のＷリセット信号に基づいたタイミングで新たな
データを書き込んでしまう。
信号データの各フィールドの先頭のタイミングで同図
（Ｂ）に示すように書き込みアドレス発生のＷリセット
信号を出力し、更に同図（Ｄ）に示すように、映像期間
にのみ書き込み及び読み出しを可能とするイネーブル信
号をフィールドメモリに供給する点は図７と同様である
が、１フィールド＋１ライン（ｎ＝１の場合）の遅延を
従来のフィールドメモリで得ようとすると、読み出しア
ドレス発生のＲリセット信号をＷリセット信号から１フ
ィールド＋１ラインの遅延後の同図（Ｃ）に示すタイミ
ングで発生することとなるため、Ｒリセット信号に基づ
いたタイミングでデータを読み出す前に、Ｒリセット信
号直前のＷリセット信号に基づいたタイミングで新たな
データを書き込んでしまう。
【０００８】そのため、従来は、通常１フィールド＋ｎ
ライン遅延を実現するためには、１フィールド遅延はフ
ィールドメモリにより実現し、ｎライン遅延はｎライン
分のラインメモリ又はｎ個のラインメモリを使って実現
するようにしているため、構成が複雑で高価となる。
ライン遅延を実現するためには、１フィールド遅延はフ
ィールドメモリにより実現し、ｎライン遅延はｎライン
分のラインメモリ又はｎ個のラインメモリを使って実現
するようにしているため、構成が複雑で高価となる。
【０００９】本発明は上記の点に鑑みなされたもので、
ラインメモリを用いることなくフィールドメモリだけで
１フィールド＋ｎラインの遅延を実現し得るフィールド
メモリ制御方式を提供することを目的とする。
ラインメモリを用いることなくフィールドメモリだけで
１フィールド＋ｎラインの遅延を実現し得るフィールド
メモリ制御方式を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は上記の目的を達
成するため、所望の映像信号データの１フィールド分の
有効走査線数ｍラインに、少なくとも所望のｎライン
（ただし、ｍ＞ｎ）を加えたライン数分の容量を有する
と共に、読み出しアドレスからの読み出しと書き込みア
ドレスへの書き込みが同時に可能なフィールドメモリを
用いて、入力映像信号データをｍ＋ｎライン遅延するフ
ィールドメモリ制御方式であって、入力映像信号データ
のｍラインの映像信号期間にそれぞれ対応して書き込み
イネーブル信号を発生してフィールドメモリに供給する
と共に、書き込みイネーブル信号に対してｎライン遅延
した読み出しイネーブル信号を発生してフィールドメモ
リに供給するイネーブル信号発生回路と、書き込みイネ
ーブル信号と書き込みリセット信号に基づいてｍ＋ｎラ
インで巡回する書き込みアドレス信号を発生し、読み出
しイネーブル信号と読み出しリセット信号に基づいてｍ
＋ｎライン毎に巡回すると共に、その読み出しアドレス
開始時に読み出しイネーブル信号と書き込みイネーブル
信号とが同時に存在するときは書き込みアドレス信号と
同期してアドレス開始し、読み出しイネーブル信号と書
き込みイネーブル信号とが同時に存在しないときは自走
リセットによりアドレス開始する読み出しアドレス信号
を発生するアドレス信号発生回路とを有することを特徴
とする。
成するため、所望の映像信号データの１フィールド分の
有効走査線数ｍラインに、少なくとも所望のｎライン
（ただし、ｍ＞ｎ）を加えたライン数分の容量を有する
と共に、読み出しアドレスからの読み出しと書き込みア
ドレスへの書き込みが同時に可能なフィールドメモリを
用いて、入力映像信号データをｍ＋ｎライン遅延するフ
ィールドメモリ制御方式であって、入力映像信号データ
のｍラインの映像信号期間にそれぞれ対応して書き込み
イネーブル信号を発生してフィールドメモリに供給する
と共に、書き込みイネーブル信号に対してｎライン遅延
した読み出しイネーブル信号を発生してフィールドメモ
リに供給するイネーブル信号発生回路と、書き込みイネ
ーブル信号と書き込みリセット信号に基づいてｍ＋ｎラ
インで巡回する書き込みアドレス信号を発生し、読み出
しイネーブル信号と読み出しリセット信号に基づいてｍ
＋ｎライン毎に巡回すると共に、その読み出しアドレス
開始時に読み出しイネーブル信号と書き込みイネーブル
信号とが同時に存在するときは書き込みアドレス信号と
同期してアドレス開始し、読み出しイネーブル信号と書
き込みイネーブル信号とが同時に存在しないときは自走
リセットによりアドレス開始する読み出しアドレス信号
を発生するアドレス信号発生回路とを有することを特徴
とする。
【００１１】 本発明では、ｍ＋ｎラインで巡回する書
き込みアドレス信号によりフィールドメモリに書き込ま
れたｍ＋ｎラインの映像信号データを、書き込みイネー
ブル信号に対してｎライン遅延した読み出しイネーブル
信号に基づいた読み出しアドレス信号により読み出すに
際して、読み出しアドレス信号は、読み出しイネーブル
信号と書き込みイネーブル信号とが同時に存在するとき
は書き込みアドレス信号と同期してアドレス開始し、読
み出しイネーブル信号と書き込みイネーブル信号とが同
時に存在しないときは自走リセットによりアドレス開始
することでｍ＋ｎライン毎に巡回するようにしているた
め、データを読み出す前に書き込むことなくｍ＋ｎライ
ン遅延された映像信号データを得ることができる。
き込みアドレス信号によりフィールドメモリに書き込ま
れたｍ＋ｎラインの映像信号データを、書き込みイネー
ブル信号に対してｎライン遅延した読み出しイネーブル
信号に基づいた読み出しアドレス信号により読み出すに
際して、読み出しアドレス信号は、読み出しイネーブル
信号と書き込みイネーブル信号とが同時に存在するとき
は書き込みアドレス信号と同期してアドレス開始し、読
み出しイネーブル信号と書き込みイネーブル信号とが同
時に存在しないときは自走リセットによりアドレス開始
することでｍ＋ｎライン毎に巡回するようにしているた
め、データを読み出す前に書き込むことなくｍ＋ｎライ
ン遅延された映像信号データを得ることができる。
【００１２】また、本発明はフィールドメモリに書き込
まれたｍ＋ｎラインの映像信号データを、書き込み動作
を停止して繰り返し読み出す場合において、イネーブル
信号発生回路は、各１フィールド期間当りｎライン分の
ダミーのイネーブル期間を加えた、全部でｍ＋ｎライン
分のイネーブル期間をフィールドメモリに与える読み出
しイネーブル信号を発生することを特徴とする。これに
より、１フィールド期間毎にｍ＋ｎラインの映像信号デ
ータを繰り返し得ることができる。このうち、ｎライン
分の映像信号データは、垂直ブランキング期間に読み出
されるので、表示されることはない。
まれたｍ＋ｎラインの映像信号データを、書き込み動作
を停止して繰り返し読み出す場合において、イネーブル
信号発生回路は、各１フィールド期間当りｎライン分の
ダミーのイネーブル期間を加えた、全部でｍ＋ｎライン
分のイネーブル期間をフィールドメモリに与える読み出
しイネーブル信号を発生することを特徴とする。これに
より、１フィールド期間毎にｍ＋ｎラインの映像信号デ
ータを繰り返し得ることができる。このうち、ｎライン
分の映像信号データは、垂直ブランキング期間に読み出
されるので、表示されることはない。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明方式が適用される
メモリ制御システムのシステム構成図、図２は本発明に
なるフィールドメモリ制御方式の一実施の形態のイネー
ブル信号発生回路の回路系統図、図３は本発明になるフ
ィールドメモリ制御方式の一実施の形態のリセット信号
発生回路の回路系統図を示す。
て図面と共に説明する。図１は本発明方式が適用される
メモリ制御システムのシステム構成図、図２は本発明に
なるフィールドメモリ制御方式の一実施の形態のイネー
ブル信号発生回路の回路系統図、図３は本発明になるフ
ィールドメモリ制御方式の一実施の形態のリセット信号
発生回路の回路系統図を示す。
【００１４】図１において、フィールドメモリ１はデー
タの書き込みと読み出しが同時にできる公知のメモリで
あり、遅延しようとする遅延ライン数分の容量を少なく
とも有する。従って、例えば、１フィールドの有効走査
線数がｍラインで、遅延ライン数が（ｍ＋ｎ）ラインの
ときには、（ｍ＋ｎ）ライン分の容量を少なくとも有す
る。
タの書き込みと読み出しが同時にできる公知のメモリで
あり、遅延しようとする遅延ライン数分の容量を少なく
とも有する。従って、例えば、１フィールドの有効走査
線数がｍラインで、遅延ライン数が（ｍ＋ｎ）ラインの
ときには、（ｍ＋ｎ）ライン分の容量を少なくとも有す
る。
【００１５】書き込みイネーブル信号及び書き込みリセ
ット信号は書き込みアドレス発生器３に供給されて書き
込みアドレス信号を発生させる。また、ディジタル映像
信号データ等のデータは、入力バッファ２に供給され
る。入力バッファ２は書き込みイネーブル信号により動
作制御され、イネーブル時には蓄積データをフィールド
メモリ１に供給する。フィールドメモリ１は、Ｗアドレ
ス発生器３から入力される書き込みアドレス信号により
指定されたアドレスに順次に書き込まれる。
ット信号は書き込みアドレス発生器３に供給されて書き
込みアドレス信号を発生させる。また、ディジタル映像
信号データ等のデータは、入力バッファ２に供給され
る。入力バッファ２は書き込みイネーブル信号により動
作制御され、イネーブル時には蓄積データをフィールド
メモリ１に供給する。フィールドメモリ１は、Ｗアドレ
ス発生器３から入力される書き込みアドレス信号により
指定されたアドレスに順次に書き込まれる。
【００１６】また、読み出しイネーブル信号及び読み出
しリセット信号は読み出しアドレス発生器４に供給され
て読み出しアドレス信号を発生させる。出力バッファ５
はフィールドメモリ１の読み出しアドレス信号により指
定されたアドレスから読み出されたデータを一旦蓄積
し、読み出しイネーブル信号のイネーブル時には蓄積デ
ータを出力する。
しリセット信号は読み出しアドレス発生器４に供給され
て読み出しアドレス信号を発生させる。出力バッファ５
はフィールドメモリ１の読み出しアドレス信号により指
定されたアドレスから読み出されたデータを一旦蓄積
し、読み出しイネーブル信号のイネーブル時には蓄積デ
ータを出力する。
【００１７】この実施の形態では、上記のＷイネーブル
信号、Ｒイネーブル信号、Ｗリセット信号及びＲリセッ
ト信号を所定のタイミングで発生させることにより、図
１のシステム構成で、ラインメモリを有することなく、
１フィールド＋ｎラインの遅延データを得るものであ
る。
信号、Ｒイネーブル信号、Ｗリセット信号及びＲリセッ
ト信号を所定のタイミングで発生させることにより、図
１のシステム構成で、ラインメモリを有することなく、
１フィールド＋ｎラインの遅延データを得るものであ
る。
【００１８】図２は上記のＷイネーブル信号とＲイネー
ブル信号を発生する回路で、列アドレスカウンタ７、比
較器８、行アドレスカウンタ９、比較器１０、１１、２
入力ＡＮＤ回路１２及び１３から構成されている。列ア
ドレスカウンタ７は１ライン内の有効データ数をＬとし
たとき、１ライン期間の総データクロック数（Ｌ＋α）
で自己リセットして一巡するカウンタ、行アドレスカウ
ンタ９は、１フィールドの総ライン数（ｍ＋β）で自己
リセットして一巡するカウンタである。ここで、ｍは１
フィールドの有効走査線数である。
ブル信号を発生する回路で、列アドレスカウンタ７、比
較器８、行アドレスカウンタ９、比較器１０、１１、２
入力ＡＮＤ回路１２及び１３から構成されている。列ア
ドレスカウンタ７は１ライン内の有効データ数をＬとし
たとき、１ライン期間の総データクロック数（Ｌ＋α）
で自己リセットして一巡するカウンタ、行アドレスカウ
ンタ９は、１フィールドの総ライン数（ｍ＋β）で自己
リセットして一巡するカウンタである。ここで、ｍは１
フィールドの有効走査線数である。
【００１９】次に、この実施の形態の動作について説明
するに、フィールドメモリの入力データのデータ周期に
等しい周期のクロックは、列アドレスカウンタ７に供給
され、ここでカウントされる。比較器８は列アドレスカ
ウンタ７のカウント値と所定のしきい値とを比較し、カ
ウント値が０以上でＬ−１以下の範囲内の値のときにハ
イレベルの信号を出力する。
するに、フィールドメモリの入力データのデータ周期に
等しい周期のクロックは、列アドレスカウンタ７に供給
され、ここでカウントされる。比較器８は列アドレスカ
ウンタ７のカウント値と所定のしきい値とを比較し、カ
ウント値が０以上でＬ−１以下の範囲内の値のときにハ
イレベルの信号を出力する。
【００２０】この比較器８の出力信号は行アドレスカウ
ンタ９に供給されてカウントされる。比較器１０及び１
１はそれぞれ行アドレスカウンタ９のカウント値と各々
所定のしきい値とを比較し、比較器１０はカウント値が
０以上でｍ−１以下の範囲内のときにハイレベルの信号
を出力し、比較器１１はカウント値がｎ以上でｍ＋ｎ−
１以下の範囲内のときにハイレベルの信号を出力する。
なお、上記の”ｎ”は１フィールド＋ｎライン分の遅延
を得る場合のｎである。
ンタ９に供給されてカウントされる。比較器１０及び１
１はそれぞれ行アドレスカウンタ９のカウント値と各々
所定のしきい値とを比較し、比較器１０はカウント値が
０以上でｍ−１以下の範囲内のときにハイレベルの信号
を出力し、比較器１１はカウント値がｎ以上でｍ＋ｎ−
１以下の範囲内のときにハイレベルの信号を出力する。
なお、上記の”ｎ”は１フィールド＋ｎライン分の遅延
を得る場合のｎである。
【００２１】ＡＮＤ回路１２は比較器８の出力信号と比
較器１０の出力信号とを入力信号として受け、これらを
論理積演算して入力データの映像期間のときにハイレベ
ルで、ブランキング期間及び有効走査線以外の期間では
ローレベルの書き込みイネーブル信号（Ｗイネーブル信
号）を出力し、これを図１の入力バッファ２とＷアドレ
ス発生器３へそれぞれ供給する。
較器１０の出力信号とを入力信号として受け、これらを
論理積演算して入力データの映像期間のときにハイレベ
ルで、ブランキング期間及び有効走査線以外の期間では
ローレベルの書き込みイネーブル信号（Ｗイネーブル信
号）を出力し、これを図１の入力バッファ２とＷアドレ
ス発生器３へそれぞれ供給する。
【００２２】一方、ＡＮＤ回路１３は比較器８の出力信
号と比較器１１の出力信号とを入力信号として受け、こ
れらを論理積演算して入力データの映像期間で、かつ、
１フィールドの有効走査期間のうち最初の１ラインを除
く期間のときにハイレベルで、それ以外の期間ではロー
レベルの読み出しイネーブル信号（Ｒイネーブル信号）
を出力し、これを図１のＲアドレス発生器４と出力バッ
ファ５へそれぞれ供給する。
号と比較器１１の出力信号とを入力信号として受け、こ
れらを論理積演算して入力データの映像期間で、かつ、
１フィールドの有効走査期間のうち最初の１ラインを除
く期間のときにハイレベルで、それ以外の期間ではロー
レベルの読み出しイネーブル信号（Ｒイネーブル信号）
を出力し、これを図１のＲアドレス発生器４と出力バッ
ファ５へそれぞれ供給する。
【００２３】図３は上記のＷイネーブル信号とＲイネー
ブル信号を入力信号として受け、Ｗリセット信号及びＲ
リセット信号を発生する回路で、Ｗ行アドレスカウンタ
１５、Ｒ行アドレスカウンタ１６、一致回路１７、１
８、３入力ＡＮＤ回路１９、２入力ＯＲ回路２０、単安
定マルチバイブレータ（ＭＭ）２１及び２２から構成さ
れている。
ブル信号を入力信号として受け、Ｗリセット信号及びＲ
リセット信号を発生する回路で、Ｗ行アドレスカウンタ
１５、Ｒ行アドレスカウンタ１６、一致回路１７、１
８、３入力ＡＮＤ回路１９、２入力ＯＲ回路２０、単安
定マルチバイブレータ（ＭＭ）２１及び２２から構成さ
れている。
【００２４】Ｗ行アドレスカウンタ１５及びＲ行アドレ
スカウンタ１６はそれぞれ書き込みイネーブル信号（Ｗ
イネーブル信号）、読み出しイネーブル信号（Ｒイネー
ブル信号）を入力信号として受け、その立ち上がりエッ
ジ入力毎にカウントアップして、遅延しようとするライ
ン数（ｍ＋ｎ）ラインに等しい数だけカウントした時点
で自己リセットにより０に戻るようにカウント値が一巡
するカウンタである。
スカウンタ１６はそれぞれ書き込みイネーブル信号（Ｗ
イネーブル信号）、読み出しイネーブル信号（Ｒイネー
ブル信号）を入力信号として受け、その立ち上がりエッ
ジ入力毎にカウントアップして、遅延しようとするライ
ン数（ｍ＋ｎ）ラインに等しい数だけカウントした時点
で自己リセットにより０に戻るようにカウント値が一巡
するカウンタである。
【００２５】この実施の形態の動作について説明する
に、Ｗ行アドレスカウンタ１５によりカウントされたＷ
イネーブル信号のカウント値は、一致回路１７に供給さ
れ、ここで固定値”０”と一致するかどうか比較され、
一致するときにのみハイレベルの信号を出力させ、不一
致のときはローレベルの信号を出力させる。同様に、Ｒ
行アドレスカウンタ１６によりカウントされたＲイネー
ブル信号のカウント値は、一致回路１８に供給され、こ
こで固定値”０”と一致するかどうか比較され、一致す
るときにのみハイレベルの信号を出力させ、不一致のと
きはローレベルの信号を出力させる。
に、Ｗ行アドレスカウンタ１５によりカウントされたＷ
イネーブル信号のカウント値は、一致回路１７に供給さ
れ、ここで固定値”０”と一致するかどうか比較され、
一致するときにのみハイレベルの信号を出力させ、不一
致のときはローレベルの信号を出力させる。同様に、Ｒ
行アドレスカウンタ１６によりカウントされたＲイネー
ブル信号のカウント値は、一致回路１８に供給され、こ
こで固定値”０”と一致するかどうか比較され、一致す
るときにのみハイレベルの信号を出力させ、不一致のと
きはローレベルの信号を出力させる。
【００２６】一致回路１７の出力信号はＷイネーブル信
号とＲイネーブル信号と共にＡＮＤ回路１９に供給さ
れ、ここで論理積演算されて同期リセット信号を生成さ
せる。同期リセット信号はアクティブハイである。この
同期リセット信号はＯＲ回路２０を通してＭＭ２２に供
給され、その立ち上がりでこれをトリガする。また、一
致回路１８のハイレベルの出力信号（一致信号）は自走
リセット信号として出力され、ＯＲ回路２０を通してＭ
Ｍ２２に供給されて、その立ち上がりでこれをトリガす
る。
号とＲイネーブル信号と共にＡＮＤ回路１９に供給さ
れ、ここで論理積演算されて同期リセット信号を生成さ
せる。同期リセット信号はアクティブハイである。この
同期リセット信号はＯＲ回路２０を通してＭＭ２２に供
給され、その立ち上がりでこれをトリガする。また、一
致回路１８のハイレベルの出力信号（一致信号）は自走
リセット信号として出力され、ＯＲ回路２０を通してＭ
Ｍ２２に供給されて、その立ち上がりでこれをトリガす
る。
【００２７】ＭＭ２２はトリガされると、最初の１クロ
ック分ハイレベルの読み出しリセット信号（Ｒリセット
信号）を発生してこれを図１のＲアドレス発生器４へ供
給する。また、一致回路１７のハイレベルの出力信号
（一致信号）はＭＭ２１に供給され、その立ち上がりで
これをトリガし、トリガ時点から１クロック分ハイレベ
ルの書き込みリセット信号（Ｗリセット信号）を発生さ
せる。このＷリセット信号は、図１のＷアドレス発生器
３へ供給される。
ック分ハイレベルの読み出しリセット信号（Ｒリセット
信号）を発生してこれを図１のＲアドレス発生器４へ供
給する。また、一致回路１７のハイレベルの出力信号
（一致信号）はＭＭ２１に供給され、その立ち上がりで
これをトリガし、トリガ時点から１クロック分ハイレベ
ルの書き込みリセット信号（Ｗリセット信号）を発生さ
せる。このＷリセット信号は、図１のＷアドレス発生器
３へ供給される。
【００２８】上記のようにして生成されたＷイネーブル
信号、Ｗリセット信号、Ｒイネーブル信号及びＲリセッ
ト信号は、それぞれｎ＝１の場合、図４（Ａ）、
（Ｄ）、（Ｅ）及び（Ｈ）に示す如くになる。図４
（Ａ）に示すＷイネーブル信号とフィールドメモリ１に
入力される映像信号データとの関係は、Ｗイネーブル信
号が映像信号データと一致するようにしなければデータ
が書き込めないので、Ｗイネーブル信号のハイレベルの
期間と映像期間とが対応している。
信号、Ｗリセット信号、Ｒイネーブル信号及びＲリセッ
ト信号は、それぞれｎ＝１の場合、図４（Ａ）、
（Ｄ）、（Ｅ）及び（Ｈ）に示す如くになる。図４
（Ａ）に示すＷイネーブル信号とフィールドメモリ１に
入力される映像信号データとの関係は、Ｗイネーブル信
号が映像信号データと一致するようにしなければデータ
が書き込めないので、Ｗイネーブル信号のハイレベルの
期間と映像期間とが対応している。
【００２９】フィールドメモリ１には１フィールド中の
有効走査線のｍラインの各ラインのデータが、図４
（Ｂ）に「０」〜「ｍ−１」で模式的に示すように、各
フィールドにおいてＷイネーブル信号のハイレベル期間
に対応して書き込まれる。また、この書き込み時の行ア
ドレスは、図４（Ｃ）に模式的に示され、同図（Ｄ）に
示したＷリセット信号により、遅延時間である１フィー
ルド＋１ライン（すなわち、ｍ＋１ライン）期間毎にリ
セットされる。
有効走査線のｍラインの各ラインのデータが、図４
（Ｂ）に「０」〜「ｍ−１」で模式的に示すように、各
フィールドにおいてＷイネーブル信号のハイレベル期間
に対応して書き込まれる。また、この書き込み時の行ア
ドレスは、図４（Ｃ）に模式的に示され、同図（Ｄ）に
示したＷリセット信号により、遅延時間である１フィー
ルド＋１ライン（すなわち、ｍ＋１ライン）期間毎にリ
セットされる。
【００３０】一方、Ｒイネーブル信号は、図２に示した
回路により、図４（Ｅ）に示すように、各フィールド期
間において、Ｗイネーブル信号に対して１（＝ｎ）ライ
ン遅延した信号であり、このハイレベル期間に対応して
フィールドメモリ１から記憶データが、図４（Ｆ）に模
式的に示すように、全部でｍライン分が読み出される。
また、この読み出し時の行アドレスは、図４（Ｇ）に模
式的に示され、同図（Ｈ）に示したＲリセット信号によ
り、遅延時間である１フィールド＋１ライン（すなわ
ち、ｍ＋１ライン）毎にリセットされる。
回路により、図４（Ｅ）に示すように、各フィールド期
間において、Ｗイネーブル信号に対して１（＝ｎ）ライ
ン遅延した信号であり、このハイレベル期間に対応して
フィールドメモリ１から記憶データが、図４（Ｆ）に模
式的に示すように、全部でｍライン分が読み出される。
また、この読み出し時の行アドレスは、図４（Ｇ）に模
式的に示され、同図（Ｈ）に示したＲリセット信号によ
り、遅延時間である１フィールド＋１ライン（すなわ
ち、ｍ＋１ライン）毎にリセットされる。
【００３１】ここで、上記のＲリセット信号は、図３に
示した回路により、図４（Ｈ）に示すように、Ｗイネー
ブル信号とＲイネーブル信号とが共に存在するときはＷ
リセット信号と同期させ、Ｒイネーブル信号のみが存在
するときはＲイネーブル信号の先頭で、かつ、ライン数
が（ｍ＋１）になった直後に自走リセットがかかるよう
に発生される。これにより、Ｒ行アドレスは、図４
（Ｇ）に模式的に示すように変化する。
示した回路により、図４（Ｈ）に示すように、Ｗイネー
ブル信号とＲイネーブル信号とが共に存在するときはＷ
リセット信号と同期させ、Ｒイネーブル信号のみが存在
するときはＲイネーブル信号の先頭で、かつ、ライン数
が（ｍ＋１）になった直後に自走リセットがかかるよう
に発生される。これにより、Ｒ行アドレスは、図４
（Ｇ）に模式的に示すように変化する。
【００３２】図４（Ｃ）に示すＷ行アドレスがで示す
斜線の期間においては、第ｋフィールド部分の１フィー
ルド（ｍライン）の各ラインデータが、図４（Ｂ）、
（Ｃ）に示すように、行アドレス「２」以降に書き込ま
れ、最後のラインのデータは行アドレス「０」に書き込
まれる。この書き込みデータは、図４（Ｇ）に示すＲ行
アドレスがで示す斜線の期間に読み出される。すなわ
ち、行アドレス「２」に書き込まれた第ｋフィールド部
分の先頭のラインデータは、第ｋ＋１フィールド部分の
２ライン目、つまり１フィールド＋１ライン後に図４
（Ｇ）に示すように、読み出し用の行アドレスが「２」
となるために読み出され、以降第ｋフィールド部分の各
ラインデータは、１フィールド＋１ライン後に読み出さ
れる。
斜線の期間においては、第ｋフィールド部分の１フィー
ルド（ｍライン）の各ラインデータが、図４（Ｂ）、
（Ｃ）に示すように、行アドレス「２」以降に書き込ま
れ、最後のラインのデータは行アドレス「０」に書き込
まれる。この書き込みデータは、図４（Ｇ）に示すＲ行
アドレスがで示す斜線の期間に読み出される。すなわ
ち、行アドレス「２」に書き込まれた第ｋフィールド部
分の先頭のラインデータは、第ｋ＋１フィールド部分の
２ライン目、つまり１フィールド＋１ライン後に図４
（Ｇ）に示すように、読み出し用の行アドレスが「２」
となるために読み出され、以降第ｋフィールド部分の各
ラインデータは、１フィールド＋１ライン後に読み出さ
れる。
【００３３】同様に、の期間に続いてＷ行アドレスが
変化する１フィールド＋１ライン分のデータは、の期
間に続いてＲ行アドレスが変化する１フィールド＋１ラ
インの期間に読み出される。図４（Ｃ）に示すＷ行アド
レスがで示す斜線の期間に書き込まれる１フィールド
＋１ライン分のデータは、図４（Ｇ）に示すＲ行アドレ
スがで示す斜線の期間に読み出される。以下、同様の
動作が繰り返される。このようにして、１フィールド＋
１ライン遅延されたデータが読み出される。
変化する１フィールド＋１ライン分のデータは、の期
間に続いてＲ行アドレスが変化する１フィールド＋１ラ
インの期間に読み出される。図４（Ｃ）に示すＷ行アド
レスがで示す斜線の期間に書き込まれる１フィールド
＋１ライン分のデータは、図４（Ｇ）に示すＲ行アドレ
スがで示す斜線の期間に読み出される。以下、同様の
動作が繰り返される。このようにして、１フィールド＋
１ライン遅延されたデータが読み出される。
【００３４】なお、図４（Ｃ）に示したＷ行アドレスと
同図（Ｇ）に示したＲ行アドレスとが一致している期間
においては、周知のリード・モディファイ・ライトによ
って、そのアドレスからまず記憶データ（Ｒ行データ）
が読み出され、その後に続けて入力データ（Ｗ行デー
タ）が同じアドレスに書き込まれる。
同図（Ｇ）に示したＲ行アドレスとが一致している期間
においては、周知のリード・モディファイ・ライトによ
って、そのアドレスからまず記憶データ（Ｒ行データ）
が読み出され、その後に続けて入力データ（Ｗ行デー
タ）が同じアドレスに書き込まれる。
【００３５】次に、本発明の他の実施の形態について説
明する。フィールドメモリを利用する際、書き込み動作
を停止して読み出しのみを行うと、フィールドメモリに
書き込まれた映像信号データが繰り返し読み出されるた
め、図７に示したような従来制御方式では、フィールド
メモリに１フィールド分の映像信号データが書き込まれ
ているために、フィールドスチル画像を得ることができ
る。
明する。フィールドメモリを利用する際、書き込み動作
を停止して読み出しのみを行うと、フィールドメモリに
書き込まれた映像信号データが繰り返し読み出されるた
め、図７に示したような従来制御方式では、フィールド
メモリに１フィールド分の映像信号データが書き込まれ
ているために、フィールドスチル画像を得ることができ
る。
【００３６】ところが、上記の実施の形態では、フィー
ルドメモリ１には１フィールド（ｍライン）＋ｎライン
分の映像信号データが書き込まれており、それをｍライ
ンの読み出しの行イネーブル期間（Ｒイネーブル期間）
で繰り返し読み出すこととなるために、読み出しデータ
のラインは各フィールドでずれていってしまう。
ルドメモリ１には１フィールド（ｍライン）＋ｎライン
分の映像信号データが書き込まれており、それをｍライ
ンの読み出しの行イネーブル期間（Ｒイネーブル期間）
で繰り返し読み出すこととなるために、読み出しデータ
のラインは各フィールドでずれていってしまう。
【００３７】そこで、この実施の形態では、ｍラインの
読み出しの行イネーブル期間（Ｒイネーブル期間）の先
頭の垂直ブランキング期間に、ダミーの読み出しの行イ
ネーブル期間をｎライン分追加するようにしたものであ
る。自走リセットは何も変えずにｍ＋ｎラインで行う。
従って、ｎ＝１の場合は、図５（Ａ）に示すように、Ｒ
イネーブル信号は、各フィールドにおいて先頭の垂直ブ
ランキング期間にダミーの行イネーブル期間ＤＭが１ラ
イン付加される。また、この場合の読み出し用リセット
信号は図５（Ｂ）に、行アドレスは同図（Ｃ）にそれぞ
れ示す如くになり、各フィールドにおいてｍ＋１ライン
分の記憶データがそれぞれ同じ位置で再生される。
読み出しの行イネーブル期間（Ｒイネーブル期間）の先
頭の垂直ブランキング期間に、ダミーの読み出しの行イ
ネーブル期間をｎライン分追加するようにしたものであ
る。自走リセットは何も変えずにｍ＋ｎラインで行う。
従って、ｎ＝１の場合は、図５（Ａ）に示すように、Ｒ
イネーブル信号は、各フィールドにおいて先頭の垂直ブ
ランキング期間にダミーの行イネーブル期間ＤＭが１ラ
イン付加される。また、この場合の読み出し用リセット
信号は図５（Ｂ）に、行アドレスは同図（Ｃ）にそれぞ
れ示す如くになり、各フィールドにおいてｍ＋１ライン
分の記憶データがそれぞれ同じ位置で再生される。
【００３８】なお、本発明は上記の実施の形態に限定さ
れるものではなく、例えば図２及び図３に示した回路の
動作を中央処理装置を用いたソフトウェア動作により実
現することも可能である。
れるものではなく、例えば図２及び図３に示した回路の
動作を中央処理装置を用いたソフトウェア動作により実
現することも可能である。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
データを読み出す前に書き込むことなくｍ＋ｎライン遅
延された映像信号データを得ることができるため、ｎ個
のラインメモリあるいはｎライン分のラインメモリを用
いることなく、ｍ＋ｎライン遅延された映像信号データ
を得ることができ、従来に比べて構成を簡略化すること
ができる。
データを読み出す前に書き込むことなくｍ＋ｎライン遅
延された映像信号データを得ることができるため、ｎ個
のラインメモリあるいはｎライン分のラインメモリを用
いることなく、ｍ＋ｎライン遅延された映像信号データ
を得ることができ、従来に比べて構成を簡略化すること
ができる。
【００４０】また、本発明によれば、１フィールド期間
毎にｍ＋ｎラインの映像信号データを繰り返し得ること
ができ、また、ｎライン分の映像信号データは、垂直ブ
ランキング期間に読み出され、表示されることはないの
で、上記のｍ＋ｎライン遅延された映像信号データを得
ることができるフィールドメモリから、フィールドスチ
ル画像を得ることができる。
毎にｍ＋ｎラインの映像信号データを繰り返し得ること
ができ、また、ｎライン分の映像信号データは、垂直ブ
ランキング期間に読み出され、表示されることはないの
で、上記のｍ＋ｎライン遅延された映像信号データを得
ることができるフィールドメモリから、フィールドスチ
ル画像を得ることができる。
【図１】本発明が適用されるフィールドメモリの制御シ
ステムのシステム構成図である。
ステムのシステム構成図である。
【図２】本発明方式の一実施の形態のイネーブル信号発
生回路の回路系統図である。
生回路の回路系統図である。
【図３】本発明方式の一実施の形態のリセット信号発生
回路の回路系統図である。
回路の回路系統図である。
【図４】本発明方式の一実施の形態の動作説明用タイム
チャートである。
チャートである。
【図５】本発明方式の一実施の形態のスチル動作時の説
明用タイムチャートである。
明用タイムチャートである。
【図６】従来方式の一例のフィールド遅延データ出力時
のアドレス信号発生のリセット位置説明図である。
のアドレス信号発生のリセット位置説明図である。
【図７】従来方式の他の例のフィールド遅延データ出力
時のアドレス信号発生のリセット位置説明図である。
時のアドレス信号発生のリセット位置説明図である。
【図８】従来方式の他の例のフィールド遅延データ出力
時のアドレス信号発生のリセット位置を図７より時間軸
を拡大して示す説明図である。
時のアドレス信号発生のリセット位置を図７より時間軸
を拡大して示す説明図である。
【図９】従来方式により１フィールド＋１ライン遅延デ
ータを得る時の動作説明用タイムチャートである。
ータを得る時の動作説明用タイムチャートである。
１ フィールドメモリ
２ 入力バッファ
３ Ｗアドレス発生器（アドレス信号発生回路）
４ Ｒアドレス発生器（アドレス信号発生回路）
５ 出力バッファ
７ 列アドレスカウンタ（イネーブル信号発生回路）
８、１０、１１ 比較器（イネーブル信号発生回路）
９ 行アドレスカウンタ（イネーブル信号発生回路）
１２、１３ ２入力ＡＮＤ回路（イネーブル信号発生回
路） １５ Ｗ行アドレスカウンタ（アドレス信号発生回路） １６ Ｒ行アドレスカウンタ（アドレス信号発生回路） １７、１８ 一致回路（アドレス信号発生回路） １９ ３入力ＡＮＤ回路（アドレス信号発生回路） ２０ ２入力ＯＲ回路（アドレス信号発生回路） ２１、２２ 単安定マルチバイブレータ（ＭＭ）（アド
レス信号発生回路）
路） １５ Ｗ行アドレスカウンタ（アドレス信号発生回路） １６ Ｒ行アドレスカウンタ（アドレス信号発生回路） １７、１８ 一致回路（アドレス信号発生回路） １９ ３入力ＡＮＤ回路（アドレス信号発生回路） ２０ ２入力ＯＲ回路（アドレス信号発生回路） ２１、２２ 単安定マルチバイブレータ（ＭＭ）（アド
レス信号発生回路）
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 5/00 550
G11C 7/00 311
G11C 11/407
H04N 5/907
Claims (3)
- 【請求項１】 所望の映像信号データの１フィールド分
の有効走査線数ｍラインに、少なくとも所望のｎライン
（ただし、ｍ＞ｎ）を加えたライン数分の容量を有する
と共に、読み出しアドレスからの読み出しと書き込みア
ドレスへの書き込みが同時に可能なフィールドメモリを
用いて、入力映像信号データをｍ＋ｎライン遅延するフ
ィールドメモリ制御方式であって、 前記入力映像信号データの前記ｍラインの映像信号期間
にそれぞれ対応して書き込みイネーブル信号を発生して
前記フィールドメモリに供給すると共に、該書き込みイ
ネーブル信号に対してｎライン遅延した読み出しイネー
ブル信号を発生して前記フィールドメモリに供給するイ
ネーブル信号発生回路と、 前記書き込みイネーブル信号と書き込みリセット信号に
基づいて前記ｍ＋ｎラインで巡回する書き込みアドレス
信号を発生し、前記読み出しイネーブル信号と読み出し
リセット信号に基づいてｍ＋ｎライン毎に巡回すると共
に、その読み出しアドレス開始時に前記読み出しイネー
ブル信号と前記書き込みイネーブル信号とが同時に存在
するときは該書き込みアドレス信号と同期してアドレス
開始し、前記読み出しイネーブル信号と前記書き込みイ
ネーブル信号とが同時に存在しないときは自走リセット
によりアドレス開始する読み出しアドレス信号を発生す
るアドレス信号発生回路とを有することを特徴とするフ
ィールドメモリ制御方式。 - 【請求項２】 前記フィールドメモリに書き込まれた前
記ｍ＋ｎラインの映像信号データを、書き込み動作を停
止して繰り返し読み出す場合において、前記イネーブル
信号発生回路は、各１フィールド期間当りｎライン分の
ダミーのイネーブル期間を加えた、全部でｍ＋ｎライン
分のイネーブル期間を前記フィールドメモリに与える読
み出しイネーブル信号を発生することを特徴とする請求
項１記載のフィールドメモリ制御方式。 - 【請求項３】 前記ダミーのイネーブル期間は映像信号
データの垂直ブランキング期間内に発生することを特徴
とする請求項２記載のフィールドメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14131296A JP3389783B2 (ja) | 1996-06-04 | 1996-06-04 | フィールドメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14131296A JP3389783B2 (ja) | 1996-06-04 | 1996-06-04 | フィールドメモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09325744A JPH09325744A (ja) | 1997-12-16 |
| JP3389783B2 true JP3389783B2 (ja) | 2003-03-24 |
Family
ID=15288977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14131296A Expired - Fee Related JP3389783B2 (ja) | 1996-06-04 | 1996-06-04 | フィールドメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3389783B2 (ja) |
-
1996
- 1996-06-04 JP JP14131296A patent/JP3389783B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09325744A (ja) | 1997-12-16 |
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