JP2668277B2 - 映像信号変換装置 - Google Patents
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Description
［産業上の利用分野］ 本発明は映像信号変換装置に関し、特に所定のフォー
マットで情報圧縮されている映像信号を通常の映像信号
に変換するための装置に関する。 ［従来の技術］ 第11図に、本発明が対称とする画像フォーマットの一
例を示す。このフォーマットによれば、サンプリングク
ロック（周波数）が13.5MHz,X（水平）方向の全画素数
が858個、Ｙ（垂直）方向の全ライン数が525本で構成さ
れる１コマの画像につき、帯域圧縮技術により、Ｘ方向
において輝度信号Ｙおよび色差信号Ｒ−Y,B−Ｙの画素
数がそれぞれ352個、176個、176個に圧縮され、Ｙ方向
においてY,R−Y,B−Ｙはそれぞれ2i＋23（ｉ＝0,……23
9）、4i＋23（ｉ＝0,……119）、4i＋25（ｉ＝0,……11
9）で規定される水平ラインに圧縮される。すなわち、
このフォーマットによれば、１フレーム内にノンインタ
レース方式で240本（2i＋23）の水平ライン
マットで情報圧縮されている映像信号を通常の映像信号
に変換するための装置に関する。 ［従来の技術］ 第11図に、本発明が対称とする画像フォーマットの一
例を示す。このフォーマットによれば、サンプリングク
ロック（周波数）が13.5MHz,X（水平）方向の全画素数
が858個、Ｙ（垂直）方向の全ライン数が525本で構成さ
れる１コマの画像につき、帯域圧縮技術により、Ｘ方向
において輝度信号Ｙおよび色差信号Ｒ−Y,B−Ｙの画素
数がそれぞれ352個、176個、176個に圧縮され、Ｙ方向
においてY,R−Y,B−Ｙはそれぞれ2i＋23（ｉ＝0,……23
9）、4i＋23（ｉ＝0,……119）、4i＋25（ｉ＝0,……11
9）で規定される水平ラインに圧縮される。すなわち、
このフォーマットによれば、１フレーム内にノンインタ
レース方式で240本（2i＋23）の水平ライン
【２３】，
【２５】，…
【４９９】，
【５０１】が与えられ、その
中、第１組（4i＋23）の各水平ライン
中、第１組（4i＋23）の各水平ライン
【２３】，
【２
７】，…
７】，…
【４９９】では画素352個分のＹが与えられる
とともにそのＹの後に続けて画素176個分のＲ−Ｙが与
えられ、第２組（4i＋25）の各水平ライン
とともにそのＹの後に続けて画素176個分のＲ−Ｙが与
えられ、第２組（4i＋25）の各水平ライン
【２５】，
【２９】，…
【５０１】では画素352個分のＹが与えら
れるとともにそのＹの後に続けて画素176個分のＢ−Ｙ
が与えられる。このようなフォーマットは、例えばCD−
ROMに画像を記録するための情報圧縮で用いられてい
る。 ［発明が解決しようとする課題］ ところで、上述のようなフォーマットの映像信号をCD
−ROM等から再生しても、輝度信号Ｙと色差信号Ｒ−Y,B
−Ｙの時間が全然ずれているため、そのままでは通常の
テレビ受像機で表示できない。また、インタレース変換
を行って拡大表示しても、Ｙの画素数が（352×240）、
Ｒ−Y,B−Ｙの画素数が（176×120）と少ないため、高
密度な動画像は得られない。 本発明は、かかる問題点に鑑みてなされたもので、１
フレーム内に輝度信号Ｙがノンインタレース方式で与え
られるとともに、各水平期間中にＹの後に続けて色差信
号Ｒ−Y,B−Ｙが択一的かつ交互に与えられるようなフ
ォーマットの映像信号を通常のテレビ受像機に高密度な
動画として拡大表示可能な映像信号に変換するための新
規な映像信号変換装置を提供することを目的とする。 ［課題を解決するための手段］ 上記の目的を達成するため、本発明の第１の映像信号
変換装置は、１フレーム内に輝度信号Ｙがノンインタレ
ース方式で与えられるとともに、各水平期間中に輝度信
号Ｙの後に続けて色差信号Ｒ−Y,B−Ｙが択一的かつ交
互に与えられるようなフォーマットの映像信号をテレビ
受像機に動画として表示可能な映像信号に変換するため
の映像信号変換装置であって、各々のフレームメモリが
前記映像信号のY,R−Ｙを蓄積するための第１のフィー
ルドメモリと前記映像信号のY,B−Ｙを蓄積するための
第２のフィールドメモリとからなる互いに独立的な第
１、第２、第３および第４のフレームメモリと;4画面分
の上記映像信号を上記第1,第2,第３および第４のフレー
ムメモリに同時に書き込み、かつ各映像信号につき相連
続する一対の水平期間で与えられるY,R−ＹおよびY,B−
Ｙを互いに対応するアドレスで各フレームメモリの第１
および第２のフィールドメモリにそれぞれ書き込むため
の書込制御手段と；読出時の第１フィールドの前半部で
は一定の周期で左上画面に対応する第１のフレームメモ
リの第１および第２のフィールドメモリよりそれぞれ２
ライン分の（Ｙ）i,（Ｙ）ｉ＋１、１ライン分の（Ｒ−
Ｙ）ｉおよび１ライン分の（Ｂ−Ｙ）ｉ＋１を読み出す
とともに右上画面に対応する第２のフレームメモリの第
１および第２のフィールドメモリよりそれぞれ２ライ分
の（Ｙ）i,（Ｙ）ｉ＋1,1ライン分の（Ｒ−Ｙ）ｉおよ
び１ライン分の（Ｂ−Ｙ）ｉ＋１を読み出し、第１フィ
ールドの後半部では一定の周期で左下画面に対応する第
３のフレームメモリの第１および第２のフィールドメモ
リよりそれぞれ２ライン分の（Ｙ）j,（Ｙ）ｊ＋1,1ラ
イン分の（Ｒ−Ｙ）ｊおよび１ライン分の（Ｂ−Ｙ）ｊ
＋１を読み出すとともに右下画面に対応する第４のフレ
ームメモリの第１および第２のフィールドメモリよりそ
れぞれ２ライン分の（Ｙ）j,（Ｙ）ｊ＋1,1ライン分の
（Ｒ−Ｙ）ｊおよび１ライン分の（Ｂ−Ｙ）ｊ＋１を読
み出し、読出時の第２フィールドの前半部では一定の周
期で第１のフレームメモリの第１および第２のフィール
ドメモリよりそれぞれ１ライン分の（Ｒ−Ｙ）ｉ＋１お
よび２ライン分の（Ｙ′）i,（Ｙ′）ｉ＋1,1ライン分
の（Ｂ−Ｙ）ｉを読み出すとともに第２のフレームメモ
リの第１および第２のフィールドメモリよりそれぞれ１
ライン分の（Ｒ−Ｙ）ｉ＋１および２ライン分の
（Ｙ′）i,（Ｙ′）ｉ＋1,1ライン分の（Ｂ−Ｙ）ｉを
読み出し、第２フィールドの後半部では一定の周期で第
３のフレームメモリの第１および第２のフィールドメモ
リよりそれぞれ１ライン分の（Ｒ−Ｙ）ｊ＋１および２
ライン分の［（Ｙ′）j,（Ｙ′）ｊ＋1,1ライン分の
（Ｂ−Ｙ）ｊを読み出すとともに第４のフレームメモリ
の第１および第２のフィールドメモリよりそれぞれ１ラ
イン分の（Ｒ−Ｙ）ｊ＋１および２ライン分の（Ｙ′）
j,（Ｙ′）ｊ＋1,1ライン分の（Ｂ−Ｙ）ｊを読み出す
ための読出制御手段と；読出時の第１フィールドの前半
部では一定の期間中に第１のフレームメモリの第１およ
び第２のフィールドメモリより所定の順序で読み出され
た２ライン分の（Ｙ）i,（Ｙ）ｉ＋1,1ライン分の（Ｒ
−Ｙ）i,1ライン分の（Ｂ−Ｙ）ｉ＋１および第２のフ
レームメモリの第１および第２のフィールドメモリより
所定の順序で読み出された２ライン分の（Ｙ）i,（Ｙ）
ｉ＋1,1ライン分の（Ｒ−Ｙ）i,1ライン分の（Ｂ−Ｙ）
ｉ＋１を入力して、その後の１水平期間中に（Ｙ）i,
（Ｒ−Ｙ）i,（Ｂ−Ｙ）ｉ＋１を時間を揃えて同時に出
力するとともに次の１水平期間中に（Ｙ）ｉ＋1,（Ｒ−
Ｙ）i,（Ｂ−Ｙ）ｉ＋１を時間を揃えて同時に出力し、
第１フィールドの後半部では一定の期間中に第３のフレ
ームメモリの第１および第２のフィールドメモリより所
定の順序で読み出された２ライン分の（Ｙ）j,（Ｙ）ｊ
＋1,1ライン分の（Ｒ−Ｙ）j,1ライン分の（Ｂ−Ｙ）ｊ
＋１および第４のフレームメモリの第１および第２のフ
ィールドメモリより所定の順序で読み出された２ライン
分の（Ｙ）j,（Ｙ）ｊ＋1,1ライン分の（Ｒ−Ｙ）j,1ラ
イン分の（Ｂ−Ｙ）ｊ＋１を入力して、その後の１水平
期間中に（Ｙ）j,（Ｒ−Ｙ）j,（Ｂ−Ｙ）ｊ＋１を時間
を揃えて同時に出力するとともに次の１水平期間中に
（Ｙ）ｊ＋1,（Ｒ−Ｙ）j,（Ｂ−Ｙ）ｊ＋１を時間を揃
えて同時に出力し、読出時の第２フィールドの前半部で
は一定の期間中に第１のフレームメモリの第１および第
２のフィールドメモリより所定の順序で読み出された２
ライン分の（Ｙ′）i,（Ｙ′）ｉ＋1,1ライン分の（Ｒ
−Ｙ）ｉ＋1 1ライン分の（Ｂ−Ｙ）ｉおよび第２のフ
レームメモリの第１および第２のフィールドメモリより
所定の順序で読み出された２ライン分の（Ｙ′），
（Ｙ′）ｉ＋1,1ライン分の（Ｒ−Ｙ）ｉ＋1,1ライン分
の（Ｂ−Ｙ）ｉを入力して、その後の１水平期間中に
（Ｙ′），（Ｒ−Ｙ）ｉ＋1,（Ｂ−Ｙ）ｉを時間を揃え
て同時に出力するとともに次の１水平期間中に（Ｙ′）
ｉ＋1,（Ｒ−Ｙ）ｉ＋1,（Ｂ−Ｙ）ｉを時間を揃えて同
時に出力し、第２フィールドの後半部では一定の期間中
に第３のフレームメモリの第１および第２のフィールド
メモリより所定の順序で読み出された２ライン分の
（Ｙ′）j,（Ｙ′）ｊ＋1,1ライン分の（Ｒ−Ｙ）ｊ＋
1,1ライン分の（Ｂ−Ｙ）ｊおよび第４のフレームメモ
リの第１および第２のフィールドメモリより所定の順序
で読み出された２ライン分の（Ｙ′）j,（Ｙ′）ｊ＋1,
1ライン分の（Ｒ−Ｙ）ｊ＋1,1ライン分の（Ｂ−Ｙ）ｊ
を入力して、その後の１水平期間中に（Ｙ′），（Ｒ−
Ｙ）ｊ＋1,（Ｂ−Ｙ）ｊを時間を揃えて同時に出力する
とともに次の１水平期間中に（Ｙ′）ｉ＋1,（Ｒ−Ｙ）
ｉ＋1,（Ｂ−Ｙ）ｉを時間を揃えて同時に出力するため
の遅延手段とを具備する構成とした。 上記の映像信号変換装置においてフレームメモリの書
込を行うための好適な書込制御手段は、プリセット可能
なアドレスカウンタと、各々のフレームメモリの第１フ
ィールドメモリにY,R−Ｙを書き込む時にその先頭の書
込アドレスをストアするアドレス・ストア手段と；第２
フィールドメモリにY,B−Ｙを書き込む時に前記ストア
された先頭の書込アドレスを前記カウンタにロードして
Y,R−Ｙに対するのと同一の書込アドレスを発生させる
アドレス・ロード手段と；上記カウンタより発生される
書込アドレスを第１、第２、第３および第４のフレーム
メモリに同時に与えるアドレスを出力手段とを具備する
構成とした。 また、上記の映像信号変換装置においてフレームメモ
リの読出を行うための好適な読出制御手段は、プリセッ
ト可能なアドレスカウンタと、各フィールドの前半部で
は第１のフレームメモリよりY,R−ＹもしくはＹ′,B−
Ｙを読み出す時にその先頭の読出アドレスをストアし、
各フィールドの後半部では第３のフレームメモリより
Ｙ′,R−ＹもしくはＹ′,B−Ｙを読み出す時にその先頭
の読出アドレスをストアするアドレス・ストア手段と；
各フィールドの前半部では第２のフレームメモリよりY,
R−ＹもしくはY,B−Ｙを読み出す時に上記ストアされた
先頭のアドレスをカウンタにロードして第１のフレーム
メモリの読出アドレスと同一の読出アドレスを発生さ
せ、各フィールドの後半部では第４のフレームメモリよ
りＹ′,R−ＹもしくはＹ′,B−Ｙを読み出す時に上記ス
トアされた先頭のアドレスをカウンタにロードして第３
のフレームメモリの読出アドレスと同一の読出アドレス
を発生させるアドレス・ロード手段とを具備する構成と
した。 ［作用］ 本発明では、４画面に対応して４つのフレームメモリ
を設け、各フレームメモリを２層のフィールドメモリで
構成する。 左上画面に対応する映像信号は、第１のフレームメモ
リに蓄積され、そのY,R−Ｙは第１のフィールドメモリ
に、そのY,B−Ｙは第２のフィールドメモリにそれぞれ
蓄積される。その際に、相連続する一対の水平期間で与
えられるY,R−ＹおよびY,B−Ｙは、互いに対応するアド
レスで第１および第２のフィールドメモリにそれぞれ書
き込まれる。 このような書込のための好適な書込制御回路では、先
ず第１フィールドメモリにY,R−Ｙを書き込むその先頭
アドレスをストアし、次に第２フィールドメモリにY,B
−Ｙを書き込む時に上記R,R−Ｙの書込でストアした先
頭のアドレスをカウンタにロードすることにより、アド
レスカウンタより同一の書込アドレスをY,R−ＹとY,B−
Ｙの書込に与える。他の画面（右上画面左下画面，右下
画面）においても、第１フレームメモリと対応する書込
アドレスでそれぞれ第２〜第４フレームメモリに、上記
と同様な作用によりそれぞれの映像信号を同時に書き込
む。 フレームメモリの読出はフィールド単位で行われる。
第１フィールドの前半部では、所定の周期（２水平期間
毎）で、左上画面に対応する第１のフレームメモリの両
フィールドメモリより所定の順序で２ライン分の（Ｙ）
i,1,（Ｙ）ｉ＋1,1,1ライン分の（Ｒ−Ｙ）i,1,1ライン
分の（Ｂ−Ｙ）ｉ＋1,1が読み出されるとともに、右上
画面に対応する第２のフレームメモリの両フィールドメ
モリより所定の順序で２ライン分の（Ｙ）i,2,（Ｙ）ｉ
＋1,2,1ライン分の（Ｒ−Ｙ）i,2,1ライン分の（Ｂ−
Ｙ）ｉ＋1,2が読み出される。これらのデータは遅延手
段にいったん入力され、そこから、１水平期間中に
（Ｙ）i,1＋（Ｙ）i,2,（Ｒ−Ｙ）i,1＋（Ｒ−Ｙ）i,2,
（Ｂ−Ｙ）ｉ＋1,1＋（Ｂ−Ｙ）ｉ＋1,2が時間を揃えて
同時に出力され、次の１水平期間中に（Ｙ）ｉ＋1,1＋
（Ｙ）ｉ＋1,2,（Ｒ−Ｙ）i,1＋（Ｒ−Ｙ）i,2,（Ｂ−
Ｙ）ｉ＋1,1＋（Ｂ−Ｙ）１＋1,2が時間を揃えて同時に
出力される。 第１フィールドの後半部では、所定の周期（２水平期
間毎）で、左下画面に対応する第３のフレームメモリの
両フィールドメモリより所定の順序で２ライン分の
（Ｙ）j,3,（Ｙ）ｊ＋1,3,1ライン分の（Ｒ−Ｙ）i,3,1
ライン分の（Ｂ−Ｙ）ｊ＋1,3が読み出されるととも
に、右下画面に対応する第４のフレームメモリの両フィ
ールドメモリより所定の順序で２ライン分の（Ｙ）j,4,
（Ｙ）ｊ＋1,4,1ライン分の（Ｒ−Ｙ）j,4,1ライン分の
（Ｂ−Ｙ）ｊ＋1,4が読み出され、これらのデータはい
ったん遅延手段に入力され、そこから、１水平期間中に
（Ｙ）j,3＋（Ｙ）j,4,（Ｒ−Ｙ）j,3＋（Ｒ−Ｙ）j,3,
（Ｂ−Ｙ）ｊ＋1,3＋（Ｂ−Ｙ）ｊ＋1,4が時間を揃えて
同時に出力され、次の１水平期間中に（Ｙ）ｊ＋1,3＋
（Ｙ）ｊ＋1,4,（Ｒ−Ｙ）j,3＋（Ｒ−Ｙ）j,4,（Ｂ−
Ｙ）ｊ＋1,4＋（Ｂ−Ｙ）ｊ＋1,4が時間を揃えて同時に
出力される。 また、第２フィールドの前半部では、所定の周期（２
水平期間毎）で、第１のフレームメモリの両フィールド
メモリより所定の順序で２ライン分の（Ｙ′）i,1,
（Ｙ′）ｉ＋1,1,1ライン分の（Ｂ−Ｙ）i,1,1ライン分
の（Ｒ−Ｙ）ｉ＋1,1が読み出されるとともに、第２の
フレームメモリの両フィールドメモリより所定の順序で
２ライン分の（Ｙ′）i,1,（Ｙ′）ｉ＋1,1,1ライン分
の（Ｂ−Ｙ）i,1,1ライン分の（Ｒ−Ｙ）ｉ＋1,1が読み
出され、これらのデータはいったん遅延手段に入力さ
れ、そこから１水平期間中に（Ｙ′）i,1＋（Ｙ′）i,
2,,（Ｂ−Ｙ）i,1＋（Ｂ−Ｙ）i,2,（Ｒ−Ｙ）ｉ＋1,1
＋（Ｒ−Ｙ）ｉ＋1,2が時間を揃えて同時に出力され、
次の１水平期間中に（Ｙ′）ｉ＋1,1＋（Ｙ′）ｉ＋1,
2,（Ｂ−Ｙ）i,1＋（Ｂ−Ｙ）i,2,（Ｒ−Ｙ）ｉ＋1,1＋
（Ｒ−Ｙ）ｉ＋1,2が時間を揃えて同時に出力される。 そして、第２のフィールドの後半部では、所定の周期
（２水平期間毎）で、第３のフレームメモリの両フィー
ルドメモリより所定の順序で２ライン分の（Ｙ′）j,3,
（Ｙ′）j,1,3,1ライン分の（Ｂ−Ｙ）j,3,1ライン分の
（Ｒ−Ｙ）ｊ＋1,3が読み出されるとともに、第４のフ
レームメモリの両フィールドメモリより所定の順序で２
ライン分の（Ｙ′）j,4,（Ｙ′）ｊ＋1,4,1ライン分の
（Ｂ−Ｙ）j,4,1ライン分の（Ｒ−Ｙ）ｊ＋1,4が読み出
され、これらのデータはいったん遅延手段に入力され、
そこから１水平期間中に（Ｙ′）j,3＋（Ｙ′）i,4,,
（Ｂ−Ｙ）l,3＋（Ｂ−Ｙ）j,4,（Ｒ−Ｙ）ｊ＋1,3＋
（Ｒ−Ｙ）ｊ＋1,4が時間を揃えて同時に出力され、次
の１水平期間中に（Ｙ′）ｊ＋1,3＋（Ｙ′）ｊ＋1,4,
（Ｂ−Ｙ）j,3＋（Ｂ−Ｙ）j,4,（Ｒ−Ｙ）ｊ＋1,3＋
（Ｒ−Ｙ）ｊ＋1,4が時間を揃えて同時に出力される。 このようにして得られた映像信号Y,R−Y,B−Ｙを通常
のテレビ受像機に与えると、変換前別個だった４つの動
画が、インタレース方式で高密度かつ通常サイズ（従来
に比較して４倍に拡大されたサイズ）の１つの合成動画
として表示される。 上記のようなフレームメモリの読出を行うための好適
な読出制御回路では、第１および第２フィールドの前半
部では先ず第１のフレームメモリよりY,R−Ｙもしくは
Ｙ′,B−Ｙを読み出す時にその先頭を読出アドレスをス
トアしておいて、次に第２のフレームメモリよりY,R−
ＹもしくはＹ′,B−Ｙを読み出す時に先の第１のフレー
ムメモリの読出でストアしておいた先頭のアドレスをア
ドレスカウンタにロードして読出アドレスをその先頭ア
ドレスからスタートさせる。これにより、同一のアドレ
スで第１および第２のフレームメモリよりそれぞれY,R
−ＹもしくはＹ′,B−Ｙが読み出される。第１および第
２フィールドの後半部では、同様な動作により、同一の
アドレスで第３のフレームメモリと第４のフレームメモ
リよりそれぞれY,R−ＹもしくはＹ′,B−Ｙが読み出さ
れる。 ［実施例］ 以下、添付図を参照して本発明の一実施例を説明す
る。 第１図は、この実施例による映像信号変換装置の全体
構成を示す。本装置は、入力段の４つのラインメモリ10
A〜10Dと、４つのフレームメモリ12A〜12Dと、出力段の
６つのラインメモリ14A〜18Bと、フレームメモリ12A〜1
2Dの書込・読出を制御するためのフレームメモリ制御回
路20,書込アドレス発生回路30,読出アドレス発生回路4
0,アドレス切替回路50と、出力ラインメモリ14A〜18Bの
書込・読出を制御するための出力ラインメモリ制御回路
60とを備える。 ラインメモリ10A,10B,10C,10Dには、例えば４台のCD
−ROM（図示せず）より、第11図につき上述したフォー
マットによる４画像分の映像信号が、各々ディジタルの
画像データVD1,VD2,VD3,VD4として並列的にかつ互いに
同期して入力される。これらの映像信号は、１つの画面
を左右上下に４分割した場合の各小画面（左上画面，右
上画面，左下画面，右下画面）に対応するものでよく、
各々連続的なフレーム画像で、つまり動画として与えら
れる。 各入力画像データVD1〜VD4は、上記フォーマットにし
たがって１水平期間毎に交互に与えられるY,R−ＹとY,B
−Ｙとで構成される。その１水平ライン分のY,R−Ｙま
たはY,B−Ｙはサンプリングクロックに等しい13.5MHzの
書込クロックで１水平ラインずつラインメモリ10A〜10D
に書き込まれ、次の１水平期間でそのラインメモリより
20.25MHzの読出クロックで読み出される。こうして、ラ
インメモリ10A〜10Dより出力された１水平ライン分のY,
R−ＹまたはY,B−Ｙは、フレームメモリ12A〜12Dに書き
込まれる。 第２図は、フレームメモリ12A〜12Dのアドレス構成を
示す。これらのフレームメモリのいずれも、図示のよう
に、Y,R−Ｙ蓄積用の第１のフィールドメモリM0とY,B−
Ｙ蓄積用の第２のフィールドメモリM1の２層構造からな
る。両フィールドメモリM0.M1は、各々120個の行アドレ
スと（352＋176）個の列アドレスを有する。第11図のフ
ォーマットによる水平ライン
れるとともにそのＹの後に続けて画素176個分のＢ−Ｙ
が与えられる。このようなフォーマットは、例えばCD−
ROMに画像を記録するための情報圧縮で用いられてい
る。 ［発明が解決しようとする課題］ ところで、上述のようなフォーマットの映像信号をCD
−ROM等から再生しても、輝度信号Ｙと色差信号Ｒ−Y,B
−Ｙの時間が全然ずれているため、そのままでは通常の
テレビ受像機で表示できない。また、インタレース変換
を行って拡大表示しても、Ｙの画素数が（352×240）、
Ｒ−Y,B−Ｙの画素数が（176×120）と少ないため、高
密度な動画像は得られない。 本発明は、かかる問題点に鑑みてなされたもので、１
フレーム内に輝度信号Ｙがノンインタレース方式で与え
られるとともに、各水平期間中にＹの後に続けて色差信
号Ｒ−Y,B−Ｙが択一的かつ交互に与えられるようなフ
ォーマットの映像信号を通常のテレビ受像機に高密度な
動画として拡大表示可能な映像信号に変換するための新
規な映像信号変換装置を提供することを目的とする。 ［課題を解決するための手段］ 上記の目的を達成するため、本発明の第１の映像信号
変換装置は、１フレーム内に輝度信号Ｙがノンインタレ
ース方式で与えられるとともに、各水平期間中に輝度信
号Ｙの後に続けて色差信号Ｒ−Y,B−Ｙが択一的かつ交
互に与えられるようなフォーマットの映像信号をテレビ
受像機に動画として表示可能な映像信号に変換するため
の映像信号変換装置であって、各々のフレームメモリが
前記映像信号のY,R−Ｙを蓄積するための第１のフィー
ルドメモリと前記映像信号のY,B−Ｙを蓄積するための
第２のフィールドメモリとからなる互いに独立的な第
１、第２、第３および第４のフレームメモリと;4画面分
の上記映像信号を上記第1,第2,第３および第４のフレー
ムメモリに同時に書き込み、かつ各映像信号につき相連
続する一対の水平期間で与えられるY,R−ＹおよびY,B−
Ｙを互いに対応するアドレスで各フレームメモリの第１
および第２のフィールドメモリにそれぞれ書き込むため
の書込制御手段と；読出時の第１フィールドの前半部で
は一定の周期で左上画面に対応する第１のフレームメモ
リの第１および第２のフィールドメモリよりそれぞれ２
ライン分の（Ｙ）i,（Ｙ）ｉ＋１、１ライン分の（Ｒ−
Ｙ）ｉおよび１ライン分の（Ｂ−Ｙ）ｉ＋１を読み出す
とともに右上画面に対応する第２のフレームメモリの第
１および第２のフィールドメモリよりそれぞれ２ライ分
の（Ｙ）i,（Ｙ）ｉ＋1,1ライン分の（Ｒ−Ｙ）ｉおよ
び１ライン分の（Ｂ−Ｙ）ｉ＋１を読み出し、第１フィ
ールドの後半部では一定の周期で左下画面に対応する第
３のフレームメモリの第１および第２のフィールドメモ
リよりそれぞれ２ライン分の（Ｙ）j,（Ｙ）ｊ＋1,1ラ
イン分の（Ｒ−Ｙ）ｊおよび１ライン分の（Ｂ−Ｙ）ｊ
＋１を読み出すとともに右下画面に対応する第４のフレ
ームメモリの第１および第２のフィールドメモリよりそ
れぞれ２ライン分の（Ｙ）j,（Ｙ）ｊ＋1,1ライン分の
（Ｒ−Ｙ）ｊおよび１ライン分の（Ｂ−Ｙ）ｊ＋１を読
み出し、読出時の第２フィールドの前半部では一定の周
期で第１のフレームメモリの第１および第２のフィール
ドメモリよりそれぞれ１ライン分の（Ｒ−Ｙ）ｉ＋１お
よび２ライン分の（Ｙ′）i,（Ｙ′）ｉ＋1,1ライン分
の（Ｂ−Ｙ）ｉを読み出すとともに第２のフレームメモ
リの第１および第２のフィールドメモリよりそれぞれ１
ライン分の（Ｒ−Ｙ）ｉ＋１および２ライン分の
（Ｙ′）i,（Ｙ′）ｉ＋1,1ライン分の（Ｂ−Ｙ）ｉを
読み出し、第２フィールドの後半部では一定の周期で第
３のフレームメモリの第１および第２のフィールドメモ
リよりそれぞれ１ライン分の（Ｒ−Ｙ）ｊ＋１および２
ライン分の［（Ｙ′）j,（Ｙ′）ｊ＋1,1ライン分の
（Ｂ−Ｙ）ｊを読み出すとともに第４のフレームメモリ
の第１および第２のフィールドメモリよりそれぞれ１ラ
イン分の（Ｒ−Ｙ）ｊ＋１および２ライン分の（Ｙ′）
j,（Ｙ′）ｊ＋1,1ライン分の（Ｂ−Ｙ）ｊを読み出す
ための読出制御手段と；読出時の第１フィールドの前半
部では一定の期間中に第１のフレームメモリの第１およ
び第２のフィールドメモリより所定の順序で読み出され
た２ライン分の（Ｙ）i,（Ｙ）ｉ＋1,1ライン分の（Ｒ
−Ｙ）i,1ライン分の（Ｂ−Ｙ）ｉ＋１および第２のフ
レームメモリの第１および第２のフィールドメモリより
所定の順序で読み出された２ライン分の（Ｙ）i,（Ｙ）
ｉ＋1,1ライン分の（Ｒ−Ｙ）i,1ライン分の（Ｂ−Ｙ）
ｉ＋１を入力して、その後の１水平期間中に（Ｙ）i,
（Ｒ−Ｙ）i,（Ｂ−Ｙ）ｉ＋１を時間を揃えて同時に出
力するとともに次の１水平期間中に（Ｙ）ｉ＋1,（Ｒ−
Ｙ）i,（Ｂ−Ｙ）ｉ＋１を時間を揃えて同時に出力し、
第１フィールドの後半部では一定の期間中に第３のフレ
ームメモリの第１および第２のフィールドメモリより所
定の順序で読み出された２ライン分の（Ｙ）j,（Ｙ）ｊ
＋1,1ライン分の（Ｒ−Ｙ）j,1ライン分の（Ｂ−Ｙ）ｊ
＋１および第４のフレームメモリの第１および第２のフ
ィールドメモリより所定の順序で読み出された２ライン
分の（Ｙ）j,（Ｙ）ｊ＋1,1ライン分の（Ｒ−Ｙ）j,1ラ
イン分の（Ｂ−Ｙ）ｊ＋１を入力して、その後の１水平
期間中に（Ｙ）j,（Ｒ−Ｙ）j,（Ｂ−Ｙ）ｊ＋１を時間
を揃えて同時に出力するとともに次の１水平期間中に
（Ｙ）ｊ＋1,（Ｒ−Ｙ）j,（Ｂ−Ｙ）ｊ＋１を時間を揃
えて同時に出力し、読出時の第２フィールドの前半部で
は一定の期間中に第１のフレームメモリの第１および第
２のフィールドメモリより所定の順序で読み出された２
ライン分の（Ｙ′）i,（Ｙ′）ｉ＋1,1ライン分の（Ｒ
−Ｙ）ｉ＋1 1ライン分の（Ｂ−Ｙ）ｉおよび第２のフ
レームメモリの第１および第２のフィールドメモリより
所定の順序で読み出された２ライン分の（Ｙ′），
（Ｙ′）ｉ＋1,1ライン分の（Ｒ−Ｙ）ｉ＋1,1ライン分
の（Ｂ−Ｙ）ｉを入力して、その後の１水平期間中に
（Ｙ′），（Ｒ−Ｙ）ｉ＋1,（Ｂ−Ｙ）ｉを時間を揃え
て同時に出力するとともに次の１水平期間中に（Ｙ′）
ｉ＋1,（Ｒ−Ｙ）ｉ＋1,（Ｂ−Ｙ）ｉを時間を揃えて同
時に出力し、第２フィールドの後半部では一定の期間中
に第３のフレームメモリの第１および第２のフィールド
メモリより所定の順序で読み出された２ライン分の
（Ｙ′）j,（Ｙ′）ｊ＋1,1ライン分の（Ｒ−Ｙ）ｊ＋
1,1ライン分の（Ｂ−Ｙ）ｊおよび第４のフレームメモ
リの第１および第２のフィールドメモリより所定の順序
で読み出された２ライン分の（Ｙ′）j,（Ｙ′）ｊ＋1,
1ライン分の（Ｒ−Ｙ）ｊ＋1,1ライン分の（Ｂ−Ｙ）ｊ
を入力して、その後の１水平期間中に（Ｙ′），（Ｒ−
Ｙ）ｊ＋1,（Ｂ−Ｙ）ｊを時間を揃えて同時に出力する
とともに次の１水平期間中に（Ｙ′）ｉ＋1,（Ｒ−Ｙ）
ｉ＋1,（Ｂ−Ｙ）ｉを時間を揃えて同時に出力するため
の遅延手段とを具備する構成とした。 上記の映像信号変換装置においてフレームメモリの書
込を行うための好適な書込制御手段は、プリセット可能
なアドレスカウンタと、各々のフレームメモリの第１フ
ィールドメモリにY,R−Ｙを書き込む時にその先頭の書
込アドレスをストアするアドレス・ストア手段と；第２
フィールドメモリにY,B−Ｙを書き込む時に前記ストア
された先頭の書込アドレスを前記カウンタにロードして
Y,R−Ｙに対するのと同一の書込アドレスを発生させる
アドレス・ロード手段と；上記カウンタより発生される
書込アドレスを第１、第２、第３および第４のフレーム
メモリに同時に与えるアドレスを出力手段とを具備する
構成とした。 また、上記の映像信号変換装置においてフレームメモ
リの読出を行うための好適な読出制御手段は、プリセッ
ト可能なアドレスカウンタと、各フィールドの前半部で
は第１のフレームメモリよりY,R−ＹもしくはＹ′,B−
Ｙを読み出す時にその先頭の読出アドレスをストアし、
各フィールドの後半部では第３のフレームメモリより
Ｙ′,R−ＹもしくはＹ′,B−Ｙを読み出す時にその先頭
の読出アドレスをストアするアドレス・ストア手段と；
各フィールドの前半部では第２のフレームメモリよりY,
R−ＹもしくはY,B−Ｙを読み出す時に上記ストアされた
先頭のアドレスをカウンタにロードして第１のフレーム
メモリの読出アドレスと同一の読出アドレスを発生さ
せ、各フィールドの後半部では第４のフレームメモリよ
りＹ′,R−ＹもしくはＹ′,B−Ｙを読み出す時に上記ス
トアされた先頭のアドレスをカウンタにロードして第３
のフレームメモリの読出アドレスと同一の読出アドレス
を発生させるアドレス・ロード手段とを具備する構成と
した。 ［作用］ 本発明では、４画面に対応して４つのフレームメモリ
を設け、各フレームメモリを２層のフィールドメモリで
構成する。 左上画面に対応する映像信号は、第１のフレームメモ
リに蓄積され、そのY,R−Ｙは第１のフィールドメモリ
に、そのY,B−Ｙは第２のフィールドメモリにそれぞれ
蓄積される。その際に、相連続する一対の水平期間で与
えられるY,R−ＹおよびY,B−Ｙは、互いに対応するアド
レスで第１および第２のフィールドメモリにそれぞれ書
き込まれる。 このような書込のための好適な書込制御回路では、先
ず第１フィールドメモリにY,R−Ｙを書き込むその先頭
アドレスをストアし、次に第２フィールドメモリにY,B
−Ｙを書き込む時に上記R,R−Ｙの書込でストアした先
頭のアドレスをカウンタにロードすることにより、アド
レスカウンタより同一の書込アドレスをY,R−ＹとY,B−
Ｙの書込に与える。他の画面（右上画面左下画面，右下
画面）においても、第１フレームメモリと対応する書込
アドレスでそれぞれ第２〜第４フレームメモリに、上記
と同様な作用によりそれぞれの映像信号を同時に書き込
む。 フレームメモリの読出はフィールド単位で行われる。
第１フィールドの前半部では、所定の周期（２水平期間
毎）で、左上画面に対応する第１のフレームメモリの両
フィールドメモリより所定の順序で２ライン分の（Ｙ）
i,1,（Ｙ）ｉ＋1,1,1ライン分の（Ｒ−Ｙ）i,1,1ライン
分の（Ｂ−Ｙ）ｉ＋1,1が読み出されるとともに、右上
画面に対応する第２のフレームメモリの両フィールドメ
モリより所定の順序で２ライン分の（Ｙ）i,2,（Ｙ）ｉ
＋1,2,1ライン分の（Ｒ−Ｙ）i,2,1ライン分の（Ｂ−
Ｙ）ｉ＋1,2が読み出される。これらのデータは遅延手
段にいったん入力され、そこから、１水平期間中に
（Ｙ）i,1＋（Ｙ）i,2,（Ｒ−Ｙ）i,1＋（Ｒ−Ｙ）i,2,
（Ｂ−Ｙ）ｉ＋1,1＋（Ｂ−Ｙ）ｉ＋1,2が時間を揃えて
同時に出力され、次の１水平期間中に（Ｙ）ｉ＋1,1＋
（Ｙ）ｉ＋1,2,（Ｒ−Ｙ）i,1＋（Ｒ−Ｙ）i,2,（Ｂ−
Ｙ）ｉ＋1,1＋（Ｂ−Ｙ）１＋1,2が時間を揃えて同時に
出力される。 第１フィールドの後半部では、所定の周期（２水平期
間毎）で、左下画面に対応する第３のフレームメモリの
両フィールドメモリより所定の順序で２ライン分の
（Ｙ）j,3,（Ｙ）ｊ＋1,3,1ライン分の（Ｒ−Ｙ）i,3,1
ライン分の（Ｂ−Ｙ）ｊ＋1,3が読み出されるととも
に、右下画面に対応する第４のフレームメモリの両フィ
ールドメモリより所定の順序で２ライン分の（Ｙ）j,4,
（Ｙ）ｊ＋1,4,1ライン分の（Ｒ−Ｙ）j,4,1ライン分の
（Ｂ−Ｙ）ｊ＋1,4が読み出され、これらのデータはい
ったん遅延手段に入力され、そこから、１水平期間中に
（Ｙ）j,3＋（Ｙ）j,4,（Ｒ−Ｙ）j,3＋（Ｒ−Ｙ）j,3,
（Ｂ−Ｙ）ｊ＋1,3＋（Ｂ−Ｙ）ｊ＋1,4が時間を揃えて
同時に出力され、次の１水平期間中に（Ｙ）ｊ＋1,3＋
（Ｙ）ｊ＋1,4,（Ｒ−Ｙ）j,3＋（Ｒ−Ｙ）j,4,（Ｂ−
Ｙ）ｊ＋1,4＋（Ｂ−Ｙ）ｊ＋1,4が時間を揃えて同時に
出力される。 また、第２フィールドの前半部では、所定の周期（２
水平期間毎）で、第１のフレームメモリの両フィールド
メモリより所定の順序で２ライン分の（Ｙ′）i,1,
（Ｙ′）ｉ＋1,1,1ライン分の（Ｂ−Ｙ）i,1,1ライン分
の（Ｒ−Ｙ）ｉ＋1,1が読み出されるとともに、第２の
フレームメモリの両フィールドメモリより所定の順序で
２ライン分の（Ｙ′）i,1,（Ｙ′）ｉ＋1,1,1ライン分
の（Ｂ−Ｙ）i,1,1ライン分の（Ｒ−Ｙ）ｉ＋1,1が読み
出され、これらのデータはいったん遅延手段に入力さ
れ、そこから１水平期間中に（Ｙ′）i,1＋（Ｙ′）i,
2,,（Ｂ−Ｙ）i,1＋（Ｂ−Ｙ）i,2,（Ｒ−Ｙ）ｉ＋1,1
＋（Ｒ−Ｙ）ｉ＋1,2が時間を揃えて同時に出力され、
次の１水平期間中に（Ｙ′）ｉ＋1,1＋（Ｙ′）ｉ＋1,
2,（Ｂ−Ｙ）i,1＋（Ｂ−Ｙ）i,2,（Ｒ−Ｙ）ｉ＋1,1＋
（Ｒ−Ｙ）ｉ＋1,2が時間を揃えて同時に出力される。 そして、第２のフィールドの後半部では、所定の周期
（２水平期間毎）で、第３のフレームメモリの両フィー
ルドメモリより所定の順序で２ライン分の（Ｙ′）j,3,
（Ｙ′）j,1,3,1ライン分の（Ｂ−Ｙ）j,3,1ライン分の
（Ｒ−Ｙ）ｊ＋1,3が読み出されるとともに、第４のフ
レームメモリの両フィールドメモリより所定の順序で２
ライン分の（Ｙ′）j,4,（Ｙ′）ｊ＋1,4,1ライン分の
（Ｂ−Ｙ）j,4,1ライン分の（Ｒ−Ｙ）ｊ＋1,4が読み出
され、これらのデータはいったん遅延手段に入力され、
そこから１水平期間中に（Ｙ′）j,3＋（Ｙ′）i,4,,
（Ｂ−Ｙ）l,3＋（Ｂ−Ｙ）j,4,（Ｒ−Ｙ）ｊ＋1,3＋
（Ｒ−Ｙ）ｊ＋1,4が時間を揃えて同時に出力され、次
の１水平期間中に（Ｙ′）ｊ＋1,3＋（Ｙ′）ｊ＋1,4,
（Ｂ−Ｙ）j,3＋（Ｂ−Ｙ）j,4,（Ｒ−Ｙ）ｊ＋1,3＋
（Ｒ−Ｙ）ｊ＋1,4が時間を揃えて同時に出力される。 このようにして得られた映像信号Y,R−Y,B−Ｙを通常
のテレビ受像機に与えると、変換前別個だった４つの動
画が、インタレース方式で高密度かつ通常サイズ（従来
に比較して４倍に拡大されたサイズ）の１つの合成動画
として表示される。 上記のようなフレームメモリの読出を行うための好適
な読出制御回路では、第１および第２フィールドの前半
部では先ず第１のフレームメモリよりY,R−Ｙもしくは
Ｙ′,B−Ｙを読み出す時にその先頭を読出アドレスをス
トアしておいて、次に第２のフレームメモリよりY,R−
ＹもしくはＹ′,B−Ｙを読み出す時に先の第１のフレー
ムメモリの読出でストアしておいた先頭のアドレスをア
ドレスカウンタにロードして読出アドレスをその先頭ア
ドレスからスタートさせる。これにより、同一のアドレ
スで第１および第２のフレームメモリよりそれぞれY,R
−ＹもしくはＹ′,B−Ｙが読み出される。第１および第
２フィールドの後半部では、同様な動作により、同一の
アドレスで第３のフレームメモリと第４のフレームメモ
リよりそれぞれY,R−ＹもしくはＹ′,B−Ｙが読み出さ
れる。 ［実施例］ 以下、添付図を参照して本発明の一実施例を説明す
る。 第１図は、この実施例による映像信号変換装置の全体
構成を示す。本装置は、入力段の４つのラインメモリ10
A〜10Dと、４つのフレームメモリ12A〜12Dと、出力段の
６つのラインメモリ14A〜18Bと、フレームメモリ12A〜1
2Dの書込・読出を制御するためのフレームメモリ制御回
路20,書込アドレス発生回路30,読出アドレス発生回路4
0,アドレス切替回路50と、出力ラインメモリ14A〜18Bの
書込・読出を制御するための出力ラインメモリ制御回路
60とを備える。 ラインメモリ10A,10B,10C,10Dには、例えば４台のCD
−ROM（図示せず）より、第11図につき上述したフォー
マットによる４画像分の映像信号が、各々ディジタルの
画像データVD1,VD2,VD3,VD4として並列的にかつ互いに
同期して入力される。これらの映像信号は、１つの画面
を左右上下に４分割した場合の各小画面（左上画面，右
上画面，左下画面，右下画面）に対応するものでよく、
各々連続的なフレーム画像で、つまり動画として与えら
れる。 各入力画像データVD1〜VD4は、上記フォーマットにし
たがって１水平期間毎に交互に与えられるY,R−ＹとY,B
−Ｙとで構成される。その１水平ライン分のY,R−Ｙま
たはY,B−Ｙはサンプリングクロックに等しい13.5MHzの
書込クロックで１水平ラインずつラインメモリ10A〜10D
に書き込まれ、次の１水平期間でそのラインメモリより
20.25MHzの読出クロックで読み出される。こうして、ラ
インメモリ10A〜10Dより出力された１水平ライン分のY,
R−ＹまたはY,B−Ｙは、フレームメモリ12A〜12Dに書き
込まれる。 第２図は、フレームメモリ12A〜12Dのアドレス構成を
示す。これらのフレームメモリのいずれも、図示のよう
に、Y,R−Ｙ蓄積用の第１のフィールドメモリM0とY,B−
Ｙ蓄積用の第２のフィールドメモリM1の２層構造からな
る。両フィールドメモリM0.M1は、各々120個の行アドレ
スと（352＋176）個の列アドレスを有する。第11図のフ
ォーマットによる水平ライン
【４ｉ＋２３】（ｉ＝0,1,
…119）のYR−Ｙは第１のフィールドメモリM0の第１行
〜120行に蓄積され、水平ライン
…119）のYR−Ｙは第１のフィールドメモリM0の第１行
〜120行に蓄積され、水平ライン
【４ｉ＋２５】（ｉ＝
0,1,…119）のY,B−Ｙは第２のフィールドメモリM1の第
１行〜120行に蓄積されるようになっている。しかし
て、相連続する一対の水平ライン
0,1,…119）のY,B−Ｙは第２のフィールドメモリM1の第
１行〜120行に蓄積されるようになっている。しかし
て、相連続する一対の水平ライン
【４ｉ＋２３】，
【４
ｉ＋２５】につき水平ライン
ｉ＋２５】につき水平ライン
【４ｉ＋２３】のY,R−Ｙ
と水平ライン
と水平ライン
【４ｉ＋２５】のY,B−Ｙは、同一のアド
レスでそれぞれ第１フィールドメモリM0,第２フィール
ドメモリM1に蓄積されるようになっている。 第３図は、本実施例による書込アドレス発生回路30、
読出アドレス発生回路40、およびアドレス切替回路50の
具体的な回路構成例を示す。書込アドレス発生回路30と
読出アドレス発生回路０は、互いに同一の回路構成で、
プリセット値を切り替えるためのマルチプレクサ32,42
と、アドレスを更新するためのプリセッタブル・アドレ
ス・カウンタ34,44と、プリセット値をストアするため
のラッチ回路36,46とで構成される。アドレス切替回路5
0は、書込アドレス発生回路30および読出アドレス発生
回路40のそれぞれの出力を択一的に選択するためのマル
チプレクサ52と、このマルチプレクサ52の出力をラッチ
してそれをフレームメモリ12A〜12Dに同時に与えるため
のラッチ回路54とで構成される。 書込アドレス発生回路30において、マルチプレクサ32
は、フレームメモリ制御回路20からの切替制御信号WRES
ETにしたがって、初期値回路（図示せず）からの初期値
（0000）Ｈか、もしくはラッチ回路36からの出力データ
のいずれかを選択する。アドレス・カウンタ34は制御回
路20からの書込ロード信号WLDに応動してセット端子（S
ET）にマルチプレクサ32の出力をプリセット値としてロ
ード（入力）し、以後制御回路20からの書込クロックWC
Kに応動してアップ・カウントし、そのカウント値を16
ビットで出力端子Q0〜15より出力する。書込クロックWC
Kは書込時のみ与えられる。ラッチ回路36は、制御回路2
0からの書込ラッチ信号WLAの立ち上がりに応動してカウ
ンタ34のカウント値（書込アドレス）をストア（ラッ
チ）する。 第４図および第５図は、本実施例によるフレームメモ
リ12A〜12Dの書込動作を示す。これらのフレームメモリ
は同一の書込アドレスで独立的（並列的）に各々の入力
データを書き込む。したがって、１つのフレームメモリ
12Aを例にとって説明するが、他のフレームメモリ12B,1
2C,12Dにおいても同様な書込動作が行われる。なお、書
込時、アドレス切替回路50のマルチプレクサ52は、制御
回路20からの切替制御信号XQA2にしたがって書込アドレ
ス発生回路30側に切り替わる。 第４図の水平周期タイミングにおいて、データ書込の
直前、書込ラッチ信号WLAは“L"レベル、書込ロード信
号WLDは“L"レベル（イネーブル状態）にある（第４図
（Ｆ），（Ｇ））。。また、切替制御信号WRESETが“L"
で（第４図（Ｈ））、マルチプレクサ32はプリセット値
（0000）Ｈに切り替わっている。 しかして、水平同期信号から所定時間後に、ラインメ
モリ10よりＹの画素データD0,D1,……がフレームメモリ
12A〜12Dに与えられるとともに、それと同期して制御回
路20よりフレームメモリ12Aおよび書込アドレス発生回
路30にそれぞれ書込制御信号WE,書込クロックWCKが与え
られる（第４図（Ｂ），（Ｃ），（Ｄ））。そうする
と、書込アドレス発生回路30のカウンタ34は最初の書込
クロックWCKの立ち上がりに応動してマルチプレクサ16
からの初期値（0000）Ｈをプリセット値としてロード
し、以後書込クロックWCKを受け取る度に１つずつアッ
プ・カウントし、そのカウント値を逐次書込アドレスA
0,A1,A2,…として出力する（第４図（Ｅ））。これらの
書込アドレスは、アドレス切替回路50を介してフレーム
メモリ12Aに与えられ、メモリ12Aでは各書込アドレスAi
で指定される記憶番地に画素データDiが書き込まれる。 カウンタ34に初期値がロードされた直後に、書込ロー
ド信号WLDがディスエーブル状態（“H"）になる（第４
図（Ｇ））。また、書込ラッチ信号WLAが“H"レベルに
立ち上がり（第４図（Ｆ））、これに応動してラッチ回
路36はその時の書込アドレス、すなわち初期値（0000）
Ｈをストアする。また、切替制御信号WRESETが“H"に変
わり（第４図（Ｈ））、マルチプレクサ32はラッチ回路
36側に切り替わる。 なお、フィールドメモリM0またはM1に入力されるデー
タD0〜D527において（第４図（Ｂ））最初の352個のデ
ータD0〜D351はＹの画素データ、後の176個のデータD35
2〜D527はＲ−ＹまたはＢ−Ｙの画素データである。 第５図は、フレームメモリ12Aの書込動作をフレーム
周期でみたタイミング図である。この図において、デー
タH0,H1,…H239はそれぞれ水平ライン
レスでそれぞれ第１フィールドメモリM0,第２フィール
ドメモリM1に蓄積されるようになっている。 第３図は、本実施例による書込アドレス発生回路30、
読出アドレス発生回路40、およびアドレス切替回路50の
具体的な回路構成例を示す。書込アドレス発生回路30と
読出アドレス発生回路０は、互いに同一の回路構成で、
プリセット値を切り替えるためのマルチプレクサ32,42
と、アドレスを更新するためのプリセッタブル・アドレ
ス・カウンタ34,44と、プリセット値をストアするため
のラッチ回路36,46とで構成される。アドレス切替回路5
0は、書込アドレス発生回路30および読出アドレス発生
回路40のそれぞれの出力を択一的に選択するためのマル
チプレクサ52と、このマルチプレクサ52の出力をラッチ
してそれをフレームメモリ12A〜12Dに同時に与えるため
のラッチ回路54とで構成される。 書込アドレス発生回路30において、マルチプレクサ32
は、フレームメモリ制御回路20からの切替制御信号WRES
ETにしたがって、初期値回路（図示せず）からの初期値
（0000）Ｈか、もしくはラッチ回路36からの出力データ
のいずれかを選択する。アドレス・カウンタ34は制御回
路20からの書込ロード信号WLDに応動してセット端子（S
ET）にマルチプレクサ32の出力をプリセット値としてロ
ード（入力）し、以後制御回路20からの書込クロックWC
Kに応動してアップ・カウントし、そのカウント値を16
ビットで出力端子Q0〜15より出力する。書込クロックWC
Kは書込時のみ与えられる。ラッチ回路36は、制御回路2
0からの書込ラッチ信号WLAの立ち上がりに応動してカウ
ンタ34のカウント値（書込アドレス）をストア（ラッ
チ）する。 第４図および第５図は、本実施例によるフレームメモ
リ12A〜12Dの書込動作を示す。これらのフレームメモリ
は同一の書込アドレスで独立的（並列的）に各々の入力
データを書き込む。したがって、１つのフレームメモリ
12Aを例にとって説明するが、他のフレームメモリ12B,1
2C,12Dにおいても同様な書込動作が行われる。なお、書
込時、アドレス切替回路50のマルチプレクサ52は、制御
回路20からの切替制御信号XQA2にしたがって書込アドレ
ス発生回路30側に切り替わる。 第４図の水平周期タイミングにおいて、データ書込の
直前、書込ラッチ信号WLAは“L"レベル、書込ロード信
号WLDは“L"レベル（イネーブル状態）にある（第４図
（Ｆ），（Ｇ））。。また、切替制御信号WRESETが“L"
で（第４図（Ｈ））、マルチプレクサ32はプリセット値
（0000）Ｈに切り替わっている。 しかして、水平同期信号から所定時間後に、ラインメ
モリ10よりＹの画素データD0,D1,……がフレームメモリ
12A〜12Dに与えられるとともに、それと同期して制御回
路20よりフレームメモリ12Aおよび書込アドレス発生回
路30にそれぞれ書込制御信号WE,書込クロックWCKが与え
られる（第４図（Ｂ），（Ｃ），（Ｄ））。そうする
と、書込アドレス発生回路30のカウンタ34は最初の書込
クロックWCKの立ち上がりに応動してマルチプレクサ16
からの初期値（0000）Ｈをプリセット値としてロード
し、以後書込クロックWCKを受け取る度に１つずつアッ
プ・カウントし、そのカウント値を逐次書込アドレスA
0,A1,A2,…として出力する（第４図（Ｅ））。これらの
書込アドレスは、アドレス切替回路50を介してフレーム
メモリ12Aに与えられ、メモリ12Aでは各書込アドレスAi
で指定される記憶番地に画素データDiが書き込まれる。 カウンタ34に初期値がロードされた直後に、書込ロー
ド信号WLDがディスエーブル状態（“H"）になる（第４
図（Ｇ））。また、書込ラッチ信号WLAが“H"レベルに
立ち上がり（第４図（Ｆ））、これに応動してラッチ回
路36はその時の書込アドレス、すなわち初期値（0000）
Ｈをストアする。また、切替制御信号WRESETが“H"に変
わり（第４図（Ｈ））、マルチプレクサ32はラッチ回路
36側に切り替わる。 なお、フィールドメモリM0またはM1に入力されるデー
タD0〜D527において（第４図（Ｂ））最初の352個のデ
ータD0〜D351はＹの画素データ、後の176個のデータD35
2〜D527はＲ−ＹまたはＢ−Ｙの画素データである。 第５図は、フレームメモリ12Aの書込動作をフレーム
周期でみたタイミング図である。この図において、デー
タH0,H1,…H239はそれぞれ水平ライン
【２３】，
【２
５】，…
５】，…
【４９９】，
【５０１】で与えられるデータ
で、各データHiは上記データD0〜D527からなる（第５図
（Ｃ））。切替制御信号WRESETは、フレーム内で最初の
データが書き込まれるまで（最初の書込クロックWCKの
立ち下がりまで）“L"レベルで、以後“H"レベルを持続
する（第５図（Ｄ））。したがって、マルチプレクサ32
は、初期値（0000）Ｈを書込カウンタ34に与えた後は、
ラッチ回路36にストアされているアドレスをプリセット
値としてカウンタ34にロードせしめる。書込ラッチ信号
WLAは、第１組の各水平ライン
で、各データHiは上記データD0〜D527からなる（第５図
（Ｃ））。切替制御信号WRESETは、フレーム内で最初の
データが書き込まれるまで（最初の書込クロックWCKの
立ち下がりまで）“L"レベルで、以後“H"レベルを持続
する（第５図（Ｄ））。したがって、マルチプレクサ32
は、初期値（0000）Ｈを書込カウンタ34に与えた後は、
ラッチ回路36にストアされているアドレスをプリセット
値としてカウンタ34にロードせしめる。書込ラッチ信号
WLAは、第１組の各水平ライン
【２３】，
【２７】，…
【４９９】のY,R−Ｙの書込において、先頭のアドレスA
0がラッチ回路36にストアされるように周期的に“L"か
ら“H"に立ち上がる（第５図（Ｆ））。書込ロード信号
WLDは、１フレーム内で最初の水平ライン
0がラッチ回路36にストアされるように周期的に“L"か
ら“H"に立ち上がる（第５図（Ｆ））。書込ロード信号
WLDは、１フレーム内で最初の水平ライン
【２３】およ
び第２組の各水平ライン
び第２組の各水平ライン
【２５】，
【２９】…
【５０
１】のY,B−Ｙの書込に際して、ラッチ回路36にストア
されているアドレスA0をプリセット値としてカウンタ34
にロードするように周期的にイネーブル状態（“L"）と
なる（第５図（Ｅ））。これにより、１フレームの映像
信号をフレームメモリ12Aに書き込むに際して、書込カ
ウンタ34より生成される書込アドレスは次のようにな
る。 最初の水平ライン
１】のY,B−Ｙの書込に際して、ラッチ回路36にストア
されているアドレスA0をプリセット値としてカウンタ34
にロードするように周期的にイネーブル状態（“L"）と
なる（第５図（Ｅ））。これにより、１フレームの映像
信号をフレームメモリ12Aに書き込むに際して、書込カ
ウンタ34より生成される書込アドレスは次のようにな
る。 最初の水平ライン
【２３】に対して、書込アドレスは
初期値（0000）Ｈをプリセット値としてA0からA131まで
増分する。これにより、水平ライン
初期値（0000）Ｈをプリセット値としてA0からA131まで
増分する。これにより、水平ライン
【２３】のY,R−Ｙ
は第１のフィールドメモリM0の第１行に書き込まれる。
プリセット値（初期値）に対応する書込アドレスはラッ
チ回路36にストアされる。 ２番目の水平ライン
は第１のフィールドメモリM0の第１行に書き込まれる。
プリセット値（初期値）に対応する書込アドレスはラッ
チ回路36にストアされる。 ２番目の水平ライン
【２５】に対して、書込アドレス
は、水平ライン
は、水平ライン
【２３】と同一のプリセット値（初期
値）からスタートしてA0からA131まで増分する。これに
より、水平ライン
値）からスタートしてA0からA131まで増分する。これに
より、水平ライン
【２５】のY,B−Ｙは第２のフィール
ドメモリM1の第１行に書き込まれる。 第３番目の水平ライン
ドメモリM1の第１行に書き込まれる。 第３番目の水平ライン
【２７】に対して、書込アドレ
スは、水平ライン
スは、水平ライン
【２５】の最後の書込アドレスA131に
続けて次のアドレス（第２行の先頭アドレス）からスタ
ートする。これにより、水平ライン
続けて次のアドレス（第２行の先頭アドレス）からスタ
ートする。これにより、水平ライン
【２７】のY,R−Ｙ
は第１のフィールドメモリM0の第２行に書き込まれる。
この書込の際に、先頭アドレスがラッチ回路36にストア
される。 第４番目の水平ライン
は第１のフィールドメモリM0の第２行に書き込まれる。
この書込の際に、先頭アドレスがラッチ回路36にストア
される。 第４番目の水平ライン
【２９】に対して、書込アドレ
スは、カウンタ34にロードされたアドレス、つまりラッ
チ回路36にストアされていた上記先頭アドレスからスタ
ートする。この結果、水平ライン
スは、カウンタ34にロードされたアドレス、つまりラッ
チ回路36にストアされていた上記先頭アドレスからスタ
ートする。この結果、水平ライン
【２９】のY,B−Ｙは
第２のフィールドメモリM1の第２行に書き込まれる。 以後、上記と同様な動作によって、第１組の水平ライ
ン（4i＋23）のY,R−Ｙおよび第２組の水平ライン（4i
＋25）のY,B−Ｙが、それぞれ交互に第１のフィールド
メモリM0および第２のフィールドメモリM1に同一のアド
レスで書き込まれる。 次に、本実施例によるフレームメモリ12の読出につい
て説明する。読出は、フィールド単位で行われ、最初に
第１フィールドの読出が、続いて第２フィールドの読出
が行われる。 第３図の読出アドレス発生回路40において、マルチプ
レクサ42は、フレームメモリ制御回路20からの切替制御
信号RRESETにしたがい初期値回路（図示せず）からの初
期値（0000）Ｈか、もしくはラッチ回路46からのアドレ
スのいずれかを選択する。アドレス・カウンタ44は、制
御回路20からの読出ロード信号RLDに応動してセット端
子（SET）にマルチプレクサ42の出力をプリセット値と
して入力し、以後制御回路20からの読出クロックRCKに
応動してアップ・アウントし、そのカウント値を16ビッ
トで出力端子Q0〜15より出力する。読出クロックRCKは
読出時のみ与えられる。ラッチ回路46は、制御回路20か
らの読出ラッチ信号RLAの立ち上がりに応動してカウン
タ44のカウント値（読出アドレス）をストア（ラッチ）
する。 また第３図において、メモリ・セレクタ回路22は制御
回路20に含まれるデコード回路で、読出時にリード・イ
ネーブル信号▲▼を受けた状態で２ビットの画面選
択信号CS0,CS1をデコードし、フレームメモリ・リード
・イネーブル信号▲▼〜▲▼の１つを
選択的に出力する。ここで、▲▼は左上画面
（画面１）、▲▼は右上画面（画面２）、▲
▼は左下画面（画面３）、▲▼は右下画
面（画面４）にそれぞれ対応し、▲▼が出力さ
れる時はフレームメモリ12Aで読出が、▲▼が
出力される時はフレームメモリ12Bで読出が、▲
▼が出力される時はフレームメモリ12Cで読出が、SEL
4が出力される時はフレームメモリ12Dで読出が行われ
る。なお、読出時、制御回路20からの切替制御信号XQA2
にしたがってアドレス切替回路50のマルチプレクサ52が
読出アドレス発生回路40側に切り替わる。 第６図は、第１フィールドの前半部における読出動作
のタイミングを示す。各水平期間において読出開始前、
読出ラッチ信号RLAは“L"レベル、読出ロード信号RLDは
“H"レベル（ディスエーブル状態（“L",“H"）にある
（第６図（Ｇ），（Ｈ））。しかして、水平期間開始か
ら所定時間が経過すると、制御回路20より読出アドレス
発生回路40に読出クロックRCKが与えられ（第６図
（Ｂ）），第１のフレームメモリ12Aにリード・イネー
ブル信号▲▼が与えられる（第６図（Ｃ））。 そうすると、読出アドレス発生回路40において、カウ
ンタ44は、先頭アドレスA0からスタートし、以後読出ク
ロックRCKを受け取る度に１つずつアップ・カウント
し、そのカウント値を逐次読出アドレスA0,A1,A2,…と
して出力する（第６図（Ｆ））。これらの読出アドレス
は、アドレス切替回路50を介してフレームメモリ12Aの
第１のフィールドメモリM0に与えられ、このフィールド
メモリM0では各読出アドレスA0,A1,…A527の指定する記
憶番地よりデータY0,1,Y1,1,…（R175,1−Y175,1）が読
み出される。ここで、データY0,1〜Y351,1,（R0,1−Y0,
1）〜（R175,1−Y175,1）は、書込時のデータD0〜D351,
D0〜D175（第４図（Ｂ））にそれぞれ対応する。このよ
うにして、水平期間の前半部では、画面１（左上画面）
に対応する第１のフレームメモリ12Aより、１ライン分
の（Ｙ）i,1,（Ｒ−Ｙ）i,1が読み出される。 上記のようにして第１のフレームメモリ12AよりY,R−
Ｙの先頭のデータ（Y0））が読み出される時、制御回路
20からの読出ラッチ信号RLAが“H"レベルに立ち上がる
ことにより（第６図（Ｇ））、その時のカウンタ44より
出力されている読出アドレスA0がラッチ回路46にストア
（ラッチ）される。そして、第１のフレームメモリ12A
の読出が終了すると、制御回路20からの読出ロード信号
RLDがイネーブル状態（“L"）となり、その状態下で与
えられた読出クロックRCKの立ち上がり（第６図
（Ｂ））に応動して、ラッチ回路46にストアされている
アドレスA0がマルチプレクサ42を介してプリセット値と
してカウンタ44にロードされる。これにより、カウンタ
44は、このプリセット値A0から再びスタートしてカウン
トし始め、以後読出クロックRCKに応動してカウント値
（読出アドレス）を１ずつ増やす（第６図（Ｆ））。一
方、第１のフレームメモリ12Aの読出が終了すると、リ
ード・イネーブル信号▲▼は止まり、代わって
リード・イネーブル信号▲▼が与えられ、これ
により第２のフレームメモリ12Bが読出イネーブル状態
となる（第６図（Ｃ），（Ｄ））。しかして、当該水平
期間の後半部では、画面２（右上画面）に対応する第２
のフレームメモリ12Bより、先の第１のフレームメモリ1
2Aの読出と同一の読出アドレスA0,A2,…A527で１ライン
分のデータ（Ｙ）i,2,（Ｒ−Ｙ）i,2が読み出される。 次の水平期間では、各フレームメモリの第１のフィー
ルドメモリM0よりＹを読み出した後、第２のフィールド
メモリM1に切り替えられる。これにより、同一の読出ア
ドレスで、水平期間の前半部では第１のフレームメモリ
12Aより１ライン分の（Ｙ）ｉ＋1,1,（Ｂ−Ｙ）ｉ＋1,1
が読み出され水平期間の後半部では第２のフレームメモ
リ12Bより１ライン分の（Ｙ）ｉ＋1,2,（Ｂ−Ｙ）ｉ＋
1,2が読み出される。 第１フィールドの前半部では、上記の動作が繰り返さ
れる。第１フィールドの後半部では、画面３（左下画
面）および画面４（右下画面）にそれぞれ対応した第３
および第４のフレームメモリ12C,12Dについて上記と同
様な読出動作が行われる。すなわち、各２水平期間の
中、最初の水平期間では、同一の読出アドレスで、第３
のフレームメモリ12Cより１ライン分の（Ｙ）j,3,（Ｒ
−Ｙ）j,3が読み出されるとともに、第４のフレームメ
モリ12Dより１ライン分の（Ｙ）j,4,（Ｒ−Ｙ）j,4が読
み出され、次の水平期間では、同一の読出アドレスで、
第３のフレームメモリ12Cより１ライン分の（Ｙ）ｊ＋
1,3,（Ｂ−Ｙ）ｊ＋1,3が読み出されるとともに、水平
期間の後半部では第２のフレームメモリ12Bより１ライ
ン分の（Ｙ）ｊ＋1,4,（Ｂ−Ｙ）ｉ＋1,4が読み出され
る。 第２フィールドでは、各フレームメモリにおける第１
および第２フィールドメモリM0,M1の作用が入れ替わる
点を除いて上記第１フィールドの場合と同様な読出動作
が行われる。すなわち、第７図に示すように、第１フィ
ールドでは、第１フィールドメモリM0よりＹが読み出さ
れるのに対し、第２フィールドでは第２フィールドメモ
リM1よりＹが読み出される。また、これに関連し、第１
フィールドでは、一対の水平期間の中、先の水平期間
（ｉ）でＲ−Ｙが読み出され、後の水平期間（ｉ＋１）
でＢ−Ｙが読み出されるのに対して、第２フィールドで
は、先の水平期間（ｉ）でＢ−Ｙが読み出され、後の水
平期間（ｉ＋１）でＲ−Ｙが読み出される。 なお、第９図に示すように、第１および第２フィール
ドの各々において、画面1,2（左上右上画面）分の読出
開始時および画面3,4（左下右下画面）分の読出開始時
にアドレスカウンタ44にプリセット値（0000）Ｈがロー
ドされ、カウンタ44は初期値（0000）Ｈにリセットされ
る。特に、上画面から下画面に切り替わる場合は、第10
図に示すように、右上画面の最後のデータの読出が終了
した後に画面選択信号CS0が“L"から“H"に立ち上がる
とともにプリセット信号PRESETがイネーブル状態
（“L"）となり、その直後の最初のクロックRCKの立ち
上がりでプリセット値（0000）Ｈがアドレスカウンタ44
にロードされる。これにより、カウンタ44のカウント値
（読出アドレス）はプリセット値（0000）Ｈにリセット
される。 第８図は、出力ラインメモリ14A〜18Bの作用を示す。
水平期間HD0に、フレームメモリ12A,12Bより上述のよう
にして画面1,2の第１行のデータ（Ｙ）0,1,（Ｒ−Ｙ）
0,1、（Ｙ）0,2,（Ｒ−Ｙ）0,2が読み出されると、20.2
5MHzのクロックで、（Ｙ）0,1と（Ｙ）0,2はラインメモ
リ14Aに書き込まれ、（Ｒ−Ｙ）0,1と（Ｒ−Ｙ）0,2は
ラインメモリ16Aに書き込まれる。 次の水平期間HD1において、フレームメモリ12A,12Bよ
り上述のようにして画面1,2の第２行のデータ（Ｙ）1,
1,（Ｂ−Ｙ）1,1、（Ｙ）1,2,（Ｂ−Ｙ）1,2が読み出さ
れると、20.25MHzのクロックで、（Ｙ）1,1と（Ｙ）1,2
はラインメモリ14Bに書き込まれ、（Ｂ−Ｙ）1,1と（Ｂ
−Ｙ）1,2はラインメモリ18Bに書き込まれる。一方、ラ
インメモリ14Aより（Ｙ）0,1と（Ｙ）0,2が13.5MHzのク
ロックで読み出されると同時に、ラインメモリ16Aより
（Ｒ−Ｙ）0,1と（Ｒ−Ｙ）0,2が6.75MHzのクロックで
読み出される。 次の水平期間HD2において、フレームメモリ12A,12Bよ
り上述のようにして画面1,2の第３行のデータ（Ｙ）2,
1,（Ｒ−Ｙ）2,1、（Ｙ）2,2,（Ｒ−Ｙ）2,2が読み出さ
れると、（Ｙ）2,1と（Ｙ）2,2はラインメモリ14Aに書
き込まれ、（Ｒ−Ｙ）2,1と（Ｒ−Ｙ）2,2はラインメモ
リ16Bに書き込まれる。一方、ラインメモリ14Bより
（Ｙ）1,1と（Ｙ）1,2が13.5MHzのクロックで読み出さ
れると同時にラインメモリ16Aより（Ｒ−Ｙ）0,1と（Ｒ
−Ｙ）0,2が6.75MHzのクロックで読み出され、ラインメ
モリ18Bより（Ｂ−Ｙ）1,1と（Ｂ−Ｙ）1,2が6.75MHzの
クロックで読み出される。 このように、第１フィールドの前半部では、２水平期
間毎に、画面１（左上画面）に対応する第１のフレーム
メモリ12Aの両フィールドメモリM0,M1より所定の順序で
読み出された２ライン分の（Ｙ）i,1,（Ｙ）ｉ＋1,1,1
ライン分の（Ｒ−Ｙ）i,1,1ライン分の（Ｂ−Ｙ）ｉ＋
1,1、および画面２（右上画面）に対応する第２のフレ
ームメモリ12Bの両フィールドメモリM0,M1より所定の順
序で読み出された２ライン分の（Ｙ）i,2,（Ｙ）ｉ＋1,
2,1ライン分の（Ｒ−Ｙ）i,2,1ライン分の（Ｂ−Ｙ）ｉ
＋1,2は、出力ラインメモリ制御回路60の制御の下で、
ラインメモリ14A〜18Bにより、１水平期間中に（Ｙ）i,
1＋（Ｙ）i,2,（Ｒ−Ｙ）i,1＋（Ｒ−Ｙ）i,2,（Ｂ−
Ｙ）i,1,1＋（Ｂ−Ｙ）ｉ＋1,2が時間を揃えて同時に出
力され、次の１水平期間中に（Ｙ）ｉ＋1,1＋（Ｙ）ｉ
＋1,2,（Ｒ−Ｙ）i,1＋（Ｒ−Ｙ）1,2,（Ｂ−Ｙ）ｉ＋
1,1＋（Ｂ−Ｙ）ｉ＋1,2が時間を揃えて同時に出力され
る。 また、第１フィールドの後半部では、２水平期間毎
に、画面３（左下画面）に対応する第３のフレームメモ
リ12Cの両フィールドメモリM0,M1より所定の順序で読み
出された２ライン分の（Ｙ）j,3,（Ｙ）ｊ＋1,3,1ライ
ン分の（Ｒ−Ｙ）j,3 1ライン分の（Ｂ−Ｙ）ｊ＋1,3、
および画面４（右下画面）に対応する第４のフレームメ
モリ12Dの両フィールドメモリM0,M1より所定の順序で読
み出された２ライン分の（Ｙ）j,4,（Ｙ）ｊ＋1,4 1ラ
イン分の（Ｒ−Ｙ）j,4,1ライン分の（Ｂ−Ｙ）ｊ＋1,4
は、出力ラインメモリ制御回路60の制御の下で、ライメ
モリ14A〜18Bにより１水平期間中に（Ｙ）j,3＋（Ｙ）
j,4,（Ｒ−Ｙ）j,3＋（Ｒ−Ｙ）j,3,（Ｂ−Ｙ）ｊ＋1,3
＋（Ｂ−Ｙ）ｊ＋1,4が時間を揃えて同時に出力され、
次の１水平期間中に（Ｙ）ｊ＋1,3＋（Ｙ）ｊ＋1,4,
（Ｒ−Ｙ）j,3＋（Ｒ−Ｙ）j,4,（Ｂ−Ｙ）ｊ＋1,4＋
（Ｂ−Ｙ）ｊ＋1,4が時間を揃えて同時に出力される。 また、第２フィールドの前半部では、２水平期間毎
に、第１のフレームメモリ12Aの両フィールドメモリM0,
M1より所定の順序で読み出された２ライン分の（Ｙ′）
i,1,（Ｙ′）ｉ＋1,1,1ライン分の（Ｂ−Ｙ）i,1,1ライ
ン分の（Ｒ−Ｙ）ｉ＋1,1、および第２のフレームメモ
リ12Bの両フィールドメモリM0,M1より所定の順序で読み
出された２ライン分の（Ｙ′）i,1,（Ｙ′）ｉ＋1,1,1
ライン分の（Ｂ−Ｙ）i,1,1ライン分の（Ｒ−Ｙ）ｉ＋
1,1は、ラインメモリ14A〜18Bにより、１水平期間中に
（Ｙ′）i,1＋（Ｙ′）ｉ＋2,,（Ｂ−Ｙ）i,1＋（Ｂ−
Ｙ）i,2,（Ｒ−Ｙ）ｉ＋1,1＋（Ｒ−Ｙ）ｉ＋1,2が時間
を揃えて同時に出力され、次の１水平期間中に（Ｙ′）
ｉ＋1,1＋（Ｙ′）ｉ＋1,2,（Ｂ−Ｙ）i,1＋（Ｂ−Ｙ）
i,2,（Ｒ−Ｙ）ｉ＋1,1＋（Ｒ−Ｙ）ｉ＋1,2が時間を揃
えて同時に出力される。そして、第２フィールドの後半
部では、２水平期間毎に、第３のフレームメモリ12Cの
両フィールドメモリM0,M1より所定の順序で読み出され
た２ライン分の（Ｙ′）i,3,（Ｙ′）ｉ＋1,3,1ライン
分の（Ｂ−Ｙ）i,3,1ライン分の（Ｒ−Ｙ）ｉ＋1,3、お
よび第４のフレームメモリ12Dの両フィールドメモリM0,
M1より所定の順序で読み出された２ライン分の（Ｙ′）
i,4,（Ｙ′）ｉ＋1,4,1ライン分の（Ｂ−Ｙ）i,4,1ライ
ン分の（Ｒ−Ｙ）ｉ＋1,4は、ラインメモリ14A〜18Bに
より、１水平期間中に（Ｙ′）i,3＋（Ｙ′）i,4,,（Ｂ
−Ｙ）i,3＋（Ｂ−Ｙ）i,4,（Ｒ−Ｙ）ｉ＋1,3＋（Ｒ−
Ｙ）ｉ＋1,4が時間を揃えて同時に出力され、次の１水
平期間中に（Ｙ′）ｉ＋1,3＋（Ｙ′）ｉ＋1,4,（Ｂ−
Ｙ）i,3＋（Ｂ−Ｙ）i,4,（Ｒ−Ｙ）ｉ＋1,3＋（Ｒ−
Ｙ）ｉ＋1,4が時間を揃えて同時に出力される。 このようにして、装置出力端子70,72,74に得られる映
像信号Y,R−Y,B−Ｙを通常のテレブ受像機に与えると、
４つの動画が１つの通常サイズの動画に合成されて、イ
ンタレース方式で表示される。この合成画面において、
Ｙの画素数は（352×２×240×２）で、Ｒ−Y,B−Ｙの
画素数は（176×２×120×２）であり、拡大表示しても
高密度な画像が得られる。 ［発明の効果］ 本発明は、上述したような構成を有することにより、
次のような効果を奏する。 請求項１の映像信号変換装置によれば、４画面に対し
て各々が２層のフィールドメモリからなる４つのフレー
ムメモリを設け、各フレームの両フィールドメモリにそ
れぞれY,R−ＹまたはＢ−Ｙを互いに対応するアドレス
で書き込み、読出時の第１フィールドの前半部では一定
の周期で左上画面と右上画面に対応した第１および第２
のフレームメモリの第１および第２フィールドメモリよ
りそれぞれ２ライン分の（Ｙ）i,1,（Ｙ）ｉ＋1,1,
（Ｙ）i,2,（Ｙ）ｉ＋1,2,1ライン分の（Ｒ−Ｙ）i,1,
（Ｒ−Ｙ）i,2,1ライン分の（Ｂ−Ｙ）ｉ＋1,1,（Ｂ−
Ｙ）ｉ＋1,2を読み出し、遅延手段により、１水平期間
中に（Ｙ）i,1＋（Ｙ）i,2,（Ｒ−Ｙ）i,1＋（Ｒ−Ｙ）
i,2,（Ｂ−Ｙ）ｉ＋1,1＋（Ｂ−Ｙ）ｉ＋1,2を時間を揃
えて同時に出力するとともに次の１水平期間中に（Ｙ）
ｉ＋1,1＋（Ｙ）ｉ＋1,2,（Ｒ−Ｙ）i,1＋（Ｒ−Ｙ）i,
2,（Ｂ−Ｙ）ｉ＋1,1＋（Ｂ−Ｙ）ｉ＋1,2を時間を揃え
て同時に出力し、第１フィールドの後半部では一定の周
期で左下画面と右下画面に対応した第３および第４のフ
レームメモリの第１および第２フィールドメモリよりそ
れぞれ２ライ分の（Ｙ）j,3,（Ｙ）ｊ＋1,3,（Ｙ）j,4,
（Ｙ）ｊ＋1,4,1ライン分の（Ｒ−Ｙ）j,3,（Ｒ−Ｙ）
j,4,1ライン分の（Ｂ−Ｙ）ｊ＋1,3,（Ｂ−Ｙ）ｊ＋1,4
を読み出し、遅延手段により、１水平期間中に（Ｙ）j,
3＋（Ｙ）j,4,（Ｒ−Ｙ）j,3＋（Ｒ−Ｙ）j,4,（Ｂ−
Ｙ）ｊ＋1,3＋（Ｂ−Ｙ）ｊ＋1,4を時間を揃えて同時に
出力するとともに次の１水平期間中に（Ｙ）ｊ＋1,3＋
（Ｙ）ｊ＋1,4,（Ｒ−Ｙ）j,3＋（Ｒ−Ｙ）j,4,（Ｂ−
Ｙ）ｊ＋1,3＋（Ｂ−Ｙ）ｊ＋1,4を時間を揃えて同時に
出力し、第２フィールドの前半部では一定の周期で第１
および第２のフレームメモリの第１および第２フィール
ドメモリよりそれぞれ２ライン分の（Ｙ′）i,1,
（Ｙ′）i,2,（Ｙ′）ｉ＋1,1,（Ｙ′）ｉ＋1,2,1ライ
ン分の（Ｂ−Ｙ）i,1,（Ｂ−Ｙ）i,2,1ライン分の（Ｒ
−Ｙ）ｉ＋1,1,（Ｒ−Ｙ）ｉ＋1,2を読み出し、遅延手
段により、１水平期間中に（Ｙ′）i,1＋（Ｙ′）i,2,
（Ｂ−Ｙ）i,1＋（Ｂ−Ｙ）i,2,（Ｒ−Ｙ）ｉ＋1,1＋
（Ｒ−Ｙ）ｉ＋1,2を時間を揃えて同時に出力するとと
もに次の１水平期間中に（Ｙ′）ｉ＋1,1＋（Ｙ′）ｉ
＋1,2,（Ｂ−Ｙ）i,1＋（Ｂ−Ｙ）i,2,（Ｒ−Ｙ）ｉ＋
1,1＋（Ｒ−Ｙ）ｉ＋1,2を時間を揃えて同時に出力し、
第２フィールドの後半部では一定の周期で第３および第
４のフレームメモリの第１および第２フィールドメモリ
よりそれぞれ２ライン分の（Ｙ′）j,3,（Ｙ′）j,4,
（Ｙ′）ｊ＋1,3,（Ｙ′）ｊ＋1,4,1ライン分の（Ｂ−
Ｙ）j,3,（Ｂ−Ｙ）j,4,1ライン分の（Ｒ−Ｙ）ｊ＋1,
3,（Ｒ−Ｙ）ｊ＋1,4を読み出し、遅延手段により、１
水平期間中に（Ｙ′）j,3＋（Ｙ′）j,4,（Ｂ−Ｙ）j,3
＋（Ｂ−Ｙ）j,4,（Ｒ−Ｙ）ｊ＋1,3＋（Ｒ−Ｙ）ｊ＋
1,4を時間を揃えて同時に出力するとともに次の１水平
期間中に（Ｙ′）ｊ＋1,3＋（Ｙ′）ｊ＋1,4,（Ｂ−
Ｙ）j,3＋（Ｂ−Ｙ）j,4,（Ｒ−Ｙ）ｊ＋1,3＋（Ｒ−
Ｙ）ｊ＋1,4を時間を揃えて同時に出力するようにした
ので、変換前４つの動画をイータレース方式で１つの合
成動画にして通常のテレビ受像機に通常の画面サイズで
高密度に表示することができる。 請求項２の映像信号変換装置によれば、プリセット可
能なアドレスカウンタを備え、請求項１の装置におい
て、各フレームメモリの第１フィールドメモリにY,R−
Ｙを書き込む時にその先頭の書込アドレスをストアして
おいて、その後第２フィールドメモリにY,B−Ｙを書き
込む時に上記ストアしておいた先頭アドレスをアドレス
カウンタにロードロードしてその先端アドレスからスタ
ートさせることにより、簡単な構成で４画像分の各映像
信号のY,R−ＹとY,B−Ｙを各フレームメモリの第1,第２
フィールドメモリの対応するアドレスに書き込むことが
できる。 請求項３の映像信号変換装置によれば、プリセット可
能なアドレスカウタを備え、請求項１の装置において読
出時の第１および第２のフィールドの前半部では先ず第
１のフレームメモリよりY,R−ＹもしくはＹ′,B−Ｙを
読み出す時にその先頭の読出アドレスをストアしておい
て、次に第２のフレームメモリよりY,R−Ｙもしくは
Ｙ′Ｂ−Ｙを読み出す時に第１のフレームメモリの読出
でストアしておいた先頭のアドレスをアドレスカウンタ
にロードして読出アドレスをその先頭アドレスからスタ
ートさせることにより、互いに対応したアドレスで第１
および第２のフレームメモリよりそれぞれY,R−Ｙもし
くはＹ′,B−Ｙを読み出し、第１および第２フィールド
の後半部では、同様な動作により、互いに対応したアド
レスで第３および第４のフレームメモリよりそれぞれY,
R−ＹもしくはＹ′,B−Ｙが読み出すようにしたので、
簡単な回路構成で複雑な読出の制御を行うことができ
る。
第２のフィールドメモリM1の第２行に書き込まれる。 以後、上記と同様な動作によって、第１組の水平ライ
ン（4i＋23）のY,R−Ｙおよび第２組の水平ライン（4i
＋25）のY,B−Ｙが、それぞれ交互に第１のフィールド
メモリM0および第２のフィールドメモリM1に同一のアド
レスで書き込まれる。 次に、本実施例によるフレームメモリ12の読出につい
て説明する。読出は、フィールド単位で行われ、最初に
第１フィールドの読出が、続いて第２フィールドの読出
が行われる。 第３図の読出アドレス発生回路40において、マルチプ
レクサ42は、フレームメモリ制御回路20からの切替制御
信号RRESETにしたがい初期値回路（図示せず）からの初
期値（0000）Ｈか、もしくはラッチ回路46からのアドレ
スのいずれかを選択する。アドレス・カウンタ44は、制
御回路20からの読出ロード信号RLDに応動してセット端
子（SET）にマルチプレクサ42の出力をプリセット値と
して入力し、以後制御回路20からの読出クロックRCKに
応動してアップ・アウントし、そのカウント値を16ビッ
トで出力端子Q0〜15より出力する。読出クロックRCKは
読出時のみ与えられる。ラッチ回路46は、制御回路20か
らの読出ラッチ信号RLAの立ち上がりに応動してカウン
タ44のカウント値（読出アドレス）をストア（ラッチ）
する。 また第３図において、メモリ・セレクタ回路22は制御
回路20に含まれるデコード回路で、読出時にリード・イ
ネーブル信号▲▼を受けた状態で２ビットの画面選
択信号CS0,CS1をデコードし、フレームメモリ・リード
・イネーブル信号▲▼〜▲▼の１つを
選択的に出力する。ここで、▲▼は左上画面
（画面１）、▲▼は右上画面（画面２）、▲
▼は左下画面（画面３）、▲▼は右下画
面（画面４）にそれぞれ対応し、▲▼が出力さ
れる時はフレームメモリ12Aで読出が、▲▼が
出力される時はフレームメモリ12Bで読出が、▲
▼が出力される時はフレームメモリ12Cで読出が、SEL
4が出力される時はフレームメモリ12Dで読出が行われ
る。なお、読出時、制御回路20からの切替制御信号XQA2
にしたがってアドレス切替回路50のマルチプレクサ52が
読出アドレス発生回路40側に切り替わる。 第６図は、第１フィールドの前半部における読出動作
のタイミングを示す。各水平期間において読出開始前、
読出ラッチ信号RLAは“L"レベル、読出ロード信号RLDは
“H"レベル（ディスエーブル状態（“L",“H"）にある
（第６図（Ｇ），（Ｈ））。しかして、水平期間開始か
ら所定時間が経過すると、制御回路20より読出アドレス
発生回路40に読出クロックRCKが与えられ（第６図
（Ｂ）），第１のフレームメモリ12Aにリード・イネー
ブル信号▲▼が与えられる（第６図（Ｃ））。 そうすると、読出アドレス発生回路40において、カウ
ンタ44は、先頭アドレスA0からスタートし、以後読出ク
ロックRCKを受け取る度に１つずつアップ・カウント
し、そのカウント値を逐次読出アドレスA0,A1,A2,…と
して出力する（第６図（Ｆ））。これらの読出アドレス
は、アドレス切替回路50を介してフレームメモリ12Aの
第１のフィールドメモリM0に与えられ、このフィールド
メモリM0では各読出アドレスA0,A1,…A527の指定する記
憶番地よりデータY0,1,Y1,1,…（R175,1−Y175,1）が読
み出される。ここで、データY0,1〜Y351,1,（R0,1−Y0,
1）〜（R175,1−Y175,1）は、書込時のデータD0〜D351,
D0〜D175（第４図（Ｂ））にそれぞれ対応する。このよ
うにして、水平期間の前半部では、画面１（左上画面）
に対応する第１のフレームメモリ12Aより、１ライン分
の（Ｙ）i,1,（Ｒ−Ｙ）i,1が読み出される。 上記のようにして第１のフレームメモリ12AよりY,R−
Ｙの先頭のデータ（Y0））が読み出される時、制御回路
20からの読出ラッチ信号RLAが“H"レベルに立ち上がる
ことにより（第６図（Ｇ））、その時のカウンタ44より
出力されている読出アドレスA0がラッチ回路46にストア
（ラッチ）される。そして、第１のフレームメモリ12A
の読出が終了すると、制御回路20からの読出ロード信号
RLDがイネーブル状態（“L"）となり、その状態下で与
えられた読出クロックRCKの立ち上がり（第６図
（Ｂ））に応動して、ラッチ回路46にストアされている
アドレスA0がマルチプレクサ42を介してプリセット値と
してカウンタ44にロードされる。これにより、カウンタ
44は、このプリセット値A0から再びスタートしてカウン
トし始め、以後読出クロックRCKに応動してカウント値
（読出アドレス）を１ずつ増やす（第６図（Ｆ））。一
方、第１のフレームメモリ12Aの読出が終了すると、リ
ード・イネーブル信号▲▼は止まり、代わって
リード・イネーブル信号▲▼が与えられ、これ
により第２のフレームメモリ12Bが読出イネーブル状態
となる（第６図（Ｃ），（Ｄ））。しかして、当該水平
期間の後半部では、画面２（右上画面）に対応する第２
のフレームメモリ12Bより、先の第１のフレームメモリ1
2Aの読出と同一の読出アドレスA0,A2,…A527で１ライン
分のデータ（Ｙ）i,2,（Ｒ−Ｙ）i,2が読み出される。 次の水平期間では、各フレームメモリの第１のフィー
ルドメモリM0よりＹを読み出した後、第２のフィールド
メモリM1に切り替えられる。これにより、同一の読出ア
ドレスで、水平期間の前半部では第１のフレームメモリ
12Aより１ライン分の（Ｙ）ｉ＋1,1,（Ｂ−Ｙ）ｉ＋1,1
が読み出され水平期間の後半部では第２のフレームメモ
リ12Bより１ライン分の（Ｙ）ｉ＋1,2,（Ｂ−Ｙ）ｉ＋
1,2が読み出される。 第１フィールドの前半部では、上記の動作が繰り返さ
れる。第１フィールドの後半部では、画面３（左下画
面）および画面４（右下画面）にそれぞれ対応した第３
および第４のフレームメモリ12C,12Dについて上記と同
様な読出動作が行われる。すなわち、各２水平期間の
中、最初の水平期間では、同一の読出アドレスで、第３
のフレームメモリ12Cより１ライン分の（Ｙ）j,3,（Ｒ
−Ｙ）j,3が読み出されるとともに、第４のフレームメ
モリ12Dより１ライン分の（Ｙ）j,4,（Ｒ−Ｙ）j,4が読
み出され、次の水平期間では、同一の読出アドレスで、
第３のフレームメモリ12Cより１ライン分の（Ｙ）ｊ＋
1,3,（Ｂ−Ｙ）ｊ＋1,3が読み出されるとともに、水平
期間の後半部では第２のフレームメモリ12Bより１ライ
ン分の（Ｙ）ｊ＋1,4,（Ｂ−Ｙ）ｉ＋1,4が読み出され
る。 第２フィールドでは、各フレームメモリにおける第１
および第２フィールドメモリM0,M1の作用が入れ替わる
点を除いて上記第１フィールドの場合と同様な読出動作
が行われる。すなわち、第７図に示すように、第１フィ
ールドでは、第１フィールドメモリM0よりＹが読み出さ
れるのに対し、第２フィールドでは第２フィールドメモ
リM1よりＹが読み出される。また、これに関連し、第１
フィールドでは、一対の水平期間の中、先の水平期間
（ｉ）でＲ−Ｙが読み出され、後の水平期間（ｉ＋１）
でＢ−Ｙが読み出されるのに対して、第２フィールドで
は、先の水平期間（ｉ）でＢ−Ｙが読み出され、後の水
平期間（ｉ＋１）でＲ−Ｙが読み出される。 なお、第９図に示すように、第１および第２フィール
ドの各々において、画面1,2（左上右上画面）分の読出
開始時および画面3,4（左下右下画面）分の読出開始時
にアドレスカウンタ44にプリセット値（0000）Ｈがロー
ドされ、カウンタ44は初期値（0000）Ｈにリセットされ
る。特に、上画面から下画面に切り替わる場合は、第10
図に示すように、右上画面の最後のデータの読出が終了
した後に画面選択信号CS0が“L"から“H"に立ち上がる
とともにプリセット信号PRESETがイネーブル状態
（“L"）となり、その直後の最初のクロックRCKの立ち
上がりでプリセット値（0000）Ｈがアドレスカウンタ44
にロードされる。これにより、カウンタ44のカウント値
（読出アドレス）はプリセット値（0000）Ｈにリセット
される。 第８図は、出力ラインメモリ14A〜18Bの作用を示す。
水平期間HD0に、フレームメモリ12A,12Bより上述のよう
にして画面1,2の第１行のデータ（Ｙ）0,1,（Ｒ−Ｙ）
0,1、（Ｙ）0,2,（Ｒ−Ｙ）0,2が読み出されると、20.2
5MHzのクロックで、（Ｙ）0,1と（Ｙ）0,2はラインメモ
リ14Aに書き込まれ、（Ｒ−Ｙ）0,1と（Ｒ−Ｙ）0,2は
ラインメモリ16Aに書き込まれる。 次の水平期間HD1において、フレームメモリ12A,12Bよ
り上述のようにして画面1,2の第２行のデータ（Ｙ）1,
1,（Ｂ−Ｙ）1,1、（Ｙ）1,2,（Ｂ−Ｙ）1,2が読み出さ
れると、20.25MHzのクロックで、（Ｙ）1,1と（Ｙ）1,2
はラインメモリ14Bに書き込まれ、（Ｂ−Ｙ）1,1と（Ｂ
−Ｙ）1,2はラインメモリ18Bに書き込まれる。一方、ラ
インメモリ14Aより（Ｙ）0,1と（Ｙ）0,2が13.5MHzのク
ロックで読み出されると同時に、ラインメモリ16Aより
（Ｒ−Ｙ）0,1と（Ｒ−Ｙ）0,2が6.75MHzのクロックで
読み出される。 次の水平期間HD2において、フレームメモリ12A,12Bよ
り上述のようにして画面1,2の第３行のデータ（Ｙ）2,
1,（Ｒ−Ｙ）2,1、（Ｙ）2,2,（Ｒ−Ｙ）2,2が読み出さ
れると、（Ｙ）2,1と（Ｙ）2,2はラインメモリ14Aに書
き込まれ、（Ｒ−Ｙ）2,1と（Ｒ−Ｙ）2,2はラインメモ
リ16Bに書き込まれる。一方、ラインメモリ14Bより
（Ｙ）1,1と（Ｙ）1,2が13.5MHzのクロックで読み出さ
れると同時にラインメモリ16Aより（Ｒ−Ｙ）0,1と（Ｒ
−Ｙ）0,2が6.75MHzのクロックで読み出され、ラインメ
モリ18Bより（Ｂ−Ｙ）1,1と（Ｂ−Ｙ）1,2が6.75MHzの
クロックで読み出される。 このように、第１フィールドの前半部では、２水平期
間毎に、画面１（左上画面）に対応する第１のフレーム
メモリ12Aの両フィールドメモリM0,M1より所定の順序で
読み出された２ライン分の（Ｙ）i,1,（Ｙ）ｉ＋1,1,1
ライン分の（Ｒ−Ｙ）i,1,1ライン分の（Ｂ−Ｙ）ｉ＋
1,1、および画面２（右上画面）に対応する第２のフレ
ームメモリ12Bの両フィールドメモリM0,M1より所定の順
序で読み出された２ライン分の（Ｙ）i,2,（Ｙ）ｉ＋1,
2,1ライン分の（Ｒ−Ｙ）i,2,1ライン分の（Ｂ−Ｙ）ｉ
＋1,2は、出力ラインメモリ制御回路60の制御の下で、
ラインメモリ14A〜18Bにより、１水平期間中に（Ｙ）i,
1＋（Ｙ）i,2,（Ｒ−Ｙ）i,1＋（Ｒ−Ｙ）i,2,（Ｂ−
Ｙ）i,1,1＋（Ｂ−Ｙ）ｉ＋1,2が時間を揃えて同時に出
力され、次の１水平期間中に（Ｙ）ｉ＋1,1＋（Ｙ）ｉ
＋1,2,（Ｒ−Ｙ）i,1＋（Ｒ−Ｙ）1,2,（Ｂ−Ｙ）ｉ＋
1,1＋（Ｂ−Ｙ）ｉ＋1,2が時間を揃えて同時に出力され
る。 また、第１フィールドの後半部では、２水平期間毎
に、画面３（左下画面）に対応する第３のフレームメモ
リ12Cの両フィールドメモリM0,M1より所定の順序で読み
出された２ライン分の（Ｙ）j,3,（Ｙ）ｊ＋1,3,1ライ
ン分の（Ｒ−Ｙ）j,3 1ライン分の（Ｂ−Ｙ）ｊ＋1,3、
および画面４（右下画面）に対応する第４のフレームメ
モリ12Dの両フィールドメモリM0,M1より所定の順序で読
み出された２ライン分の（Ｙ）j,4,（Ｙ）ｊ＋1,4 1ラ
イン分の（Ｒ−Ｙ）j,4,1ライン分の（Ｂ−Ｙ）ｊ＋1,4
は、出力ラインメモリ制御回路60の制御の下で、ライメ
モリ14A〜18Bにより１水平期間中に（Ｙ）j,3＋（Ｙ）
j,4,（Ｒ−Ｙ）j,3＋（Ｒ−Ｙ）j,3,（Ｂ−Ｙ）ｊ＋1,3
＋（Ｂ−Ｙ）ｊ＋1,4が時間を揃えて同時に出力され、
次の１水平期間中に（Ｙ）ｊ＋1,3＋（Ｙ）ｊ＋1,4,
（Ｒ−Ｙ）j,3＋（Ｒ−Ｙ）j,4,（Ｂ−Ｙ）ｊ＋1,4＋
（Ｂ−Ｙ）ｊ＋1,4が時間を揃えて同時に出力される。 また、第２フィールドの前半部では、２水平期間毎
に、第１のフレームメモリ12Aの両フィールドメモリM0,
M1より所定の順序で読み出された２ライン分の（Ｙ′）
i,1,（Ｙ′）ｉ＋1,1,1ライン分の（Ｂ−Ｙ）i,1,1ライ
ン分の（Ｒ−Ｙ）ｉ＋1,1、および第２のフレームメモ
リ12Bの両フィールドメモリM0,M1より所定の順序で読み
出された２ライン分の（Ｙ′）i,1,（Ｙ′）ｉ＋1,1,1
ライン分の（Ｂ−Ｙ）i,1,1ライン分の（Ｒ−Ｙ）ｉ＋
1,1は、ラインメモリ14A〜18Bにより、１水平期間中に
（Ｙ′）i,1＋（Ｙ′）ｉ＋2,,（Ｂ−Ｙ）i,1＋（Ｂ−
Ｙ）i,2,（Ｒ−Ｙ）ｉ＋1,1＋（Ｒ−Ｙ）ｉ＋1,2が時間
を揃えて同時に出力され、次の１水平期間中に（Ｙ′）
ｉ＋1,1＋（Ｙ′）ｉ＋1,2,（Ｂ−Ｙ）i,1＋（Ｂ−Ｙ）
i,2,（Ｒ−Ｙ）ｉ＋1,1＋（Ｒ−Ｙ）ｉ＋1,2が時間を揃
えて同時に出力される。そして、第２フィールドの後半
部では、２水平期間毎に、第３のフレームメモリ12Cの
両フィールドメモリM0,M1より所定の順序で読み出され
た２ライン分の（Ｙ′）i,3,（Ｙ′）ｉ＋1,3,1ライン
分の（Ｂ−Ｙ）i,3,1ライン分の（Ｒ−Ｙ）ｉ＋1,3、お
よび第４のフレームメモリ12Dの両フィールドメモリM0,
M1より所定の順序で読み出された２ライン分の（Ｙ′）
i,4,（Ｙ′）ｉ＋1,4,1ライン分の（Ｂ−Ｙ）i,4,1ライ
ン分の（Ｒ−Ｙ）ｉ＋1,4は、ラインメモリ14A〜18Bに
より、１水平期間中に（Ｙ′）i,3＋（Ｙ′）i,4,,（Ｂ
−Ｙ）i,3＋（Ｂ−Ｙ）i,4,（Ｒ−Ｙ）ｉ＋1,3＋（Ｒ−
Ｙ）ｉ＋1,4が時間を揃えて同時に出力され、次の１水
平期間中に（Ｙ′）ｉ＋1,3＋（Ｙ′）ｉ＋1,4,（Ｂ−
Ｙ）i,3＋（Ｂ−Ｙ）i,4,（Ｒ−Ｙ）ｉ＋1,3＋（Ｒ−
Ｙ）ｉ＋1,4が時間を揃えて同時に出力される。 このようにして、装置出力端子70,72,74に得られる映
像信号Y,R−Y,B−Ｙを通常のテレブ受像機に与えると、
４つの動画が１つの通常サイズの動画に合成されて、イ
ンタレース方式で表示される。この合成画面において、
Ｙの画素数は（352×２×240×２）で、Ｒ−Y,B−Ｙの
画素数は（176×２×120×２）であり、拡大表示しても
高密度な画像が得られる。 ［発明の効果］ 本発明は、上述したような構成を有することにより、
次のような効果を奏する。 請求項１の映像信号変換装置によれば、４画面に対し
て各々が２層のフィールドメモリからなる４つのフレー
ムメモリを設け、各フレームの両フィールドメモリにそ
れぞれY,R−ＹまたはＢ−Ｙを互いに対応するアドレス
で書き込み、読出時の第１フィールドの前半部では一定
の周期で左上画面と右上画面に対応した第１および第２
のフレームメモリの第１および第２フィールドメモリよ
りそれぞれ２ライン分の（Ｙ）i,1,（Ｙ）ｉ＋1,1,
（Ｙ）i,2,（Ｙ）ｉ＋1,2,1ライン分の（Ｒ−Ｙ）i,1,
（Ｒ−Ｙ）i,2,1ライン分の（Ｂ−Ｙ）ｉ＋1,1,（Ｂ−
Ｙ）ｉ＋1,2を読み出し、遅延手段により、１水平期間
中に（Ｙ）i,1＋（Ｙ）i,2,（Ｒ−Ｙ）i,1＋（Ｒ−Ｙ）
i,2,（Ｂ−Ｙ）ｉ＋1,1＋（Ｂ−Ｙ）ｉ＋1,2を時間を揃
えて同時に出力するとともに次の１水平期間中に（Ｙ）
ｉ＋1,1＋（Ｙ）ｉ＋1,2,（Ｒ−Ｙ）i,1＋（Ｒ−Ｙ）i,
2,（Ｂ−Ｙ）ｉ＋1,1＋（Ｂ−Ｙ）ｉ＋1,2を時間を揃え
て同時に出力し、第１フィールドの後半部では一定の周
期で左下画面と右下画面に対応した第３および第４のフ
レームメモリの第１および第２フィールドメモリよりそ
れぞれ２ライ分の（Ｙ）j,3,（Ｙ）ｊ＋1,3,（Ｙ）j,4,
（Ｙ）ｊ＋1,4,1ライン分の（Ｒ−Ｙ）j,3,（Ｒ−Ｙ）
j,4,1ライン分の（Ｂ−Ｙ）ｊ＋1,3,（Ｂ−Ｙ）ｊ＋1,4
を読み出し、遅延手段により、１水平期間中に（Ｙ）j,
3＋（Ｙ）j,4,（Ｒ−Ｙ）j,3＋（Ｒ−Ｙ）j,4,（Ｂ−
Ｙ）ｊ＋1,3＋（Ｂ−Ｙ）ｊ＋1,4を時間を揃えて同時に
出力するとともに次の１水平期間中に（Ｙ）ｊ＋1,3＋
（Ｙ）ｊ＋1,4,（Ｒ−Ｙ）j,3＋（Ｒ−Ｙ）j,4,（Ｂ−
Ｙ）ｊ＋1,3＋（Ｂ−Ｙ）ｊ＋1,4を時間を揃えて同時に
出力し、第２フィールドの前半部では一定の周期で第１
および第２のフレームメモリの第１および第２フィール
ドメモリよりそれぞれ２ライン分の（Ｙ′）i,1,
（Ｙ′）i,2,（Ｙ′）ｉ＋1,1,（Ｙ′）ｉ＋1,2,1ライ
ン分の（Ｂ−Ｙ）i,1,（Ｂ−Ｙ）i,2,1ライン分の（Ｒ
−Ｙ）ｉ＋1,1,（Ｒ−Ｙ）ｉ＋1,2を読み出し、遅延手
段により、１水平期間中に（Ｙ′）i,1＋（Ｙ′）i,2,
（Ｂ−Ｙ）i,1＋（Ｂ−Ｙ）i,2,（Ｒ−Ｙ）ｉ＋1,1＋
（Ｒ−Ｙ）ｉ＋1,2を時間を揃えて同時に出力するとと
もに次の１水平期間中に（Ｙ′）ｉ＋1,1＋（Ｙ′）ｉ
＋1,2,（Ｂ−Ｙ）i,1＋（Ｂ−Ｙ）i,2,（Ｒ−Ｙ）ｉ＋
1,1＋（Ｒ−Ｙ）ｉ＋1,2を時間を揃えて同時に出力し、
第２フィールドの後半部では一定の周期で第３および第
４のフレームメモリの第１および第２フィールドメモリ
よりそれぞれ２ライン分の（Ｙ′）j,3,（Ｙ′）j,4,
（Ｙ′）ｊ＋1,3,（Ｙ′）ｊ＋1,4,1ライン分の（Ｂ−
Ｙ）j,3,（Ｂ−Ｙ）j,4,1ライン分の（Ｒ−Ｙ）ｊ＋1,
3,（Ｒ−Ｙ）ｊ＋1,4を読み出し、遅延手段により、１
水平期間中に（Ｙ′）j,3＋（Ｙ′）j,4,（Ｂ−Ｙ）j,3
＋（Ｂ−Ｙ）j,4,（Ｒ−Ｙ）ｊ＋1,3＋（Ｒ−Ｙ）ｊ＋
1,4を時間を揃えて同時に出力するとともに次の１水平
期間中に（Ｙ′）ｊ＋1,3＋（Ｙ′）ｊ＋1,4,（Ｂ−
Ｙ）j,3＋（Ｂ−Ｙ）j,4,（Ｒ−Ｙ）ｊ＋1,3＋（Ｒ−
Ｙ）ｊ＋1,4を時間を揃えて同時に出力するようにした
ので、変換前４つの動画をイータレース方式で１つの合
成動画にして通常のテレビ受像機に通常の画面サイズで
高密度に表示することができる。 請求項２の映像信号変換装置によれば、プリセット可
能なアドレスカウンタを備え、請求項１の装置におい
て、各フレームメモリの第１フィールドメモリにY,R−
Ｙを書き込む時にその先頭の書込アドレスをストアして
おいて、その後第２フィールドメモリにY,B−Ｙを書き
込む時に上記ストアしておいた先頭アドレスをアドレス
カウンタにロードロードしてその先端アドレスからスタ
ートさせることにより、簡単な構成で４画像分の各映像
信号のY,R−ＹとY,B−Ｙを各フレームメモリの第1,第２
フィールドメモリの対応するアドレスに書き込むことが
できる。 請求項３の映像信号変換装置によれば、プリセット可
能なアドレスカウタを備え、請求項１の装置において読
出時の第１および第２のフィールドの前半部では先ず第
１のフレームメモリよりY,R−ＹもしくはＹ′,B−Ｙを
読み出す時にその先頭の読出アドレスをストアしておい
て、次に第２のフレームメモリよりY,R−Ｙもしくは
Ｙ′Ｂ−Ｙを読み出す時に第１のフレームメモリの読出
でストアしておいた先頭のアドレスをアドレスカウンタ
にロードして読出アドレスをその先頭アドレスからスタ
ートさせることにより、互いに対応したアドレスで第１
および第２のフレームメモリよりそれぞれY,R−Ｙもし
くはＹ′,B−Ｙを読み出し、第１および第２フィールド
の後半部では、同様な動作により、互いに対応したアド
レスで第３および第４のフレームメモリよりそれぞれY,
R−ＹもしくはＹ′,B−Ｙが読み出すようにしたので、
簡単な回路構成で複雑な読出の制御を行うことができ
る。
第１図は、本発明の一実施例による映像信号変換装置の
全体構成を示すブロック図、 第２図は、実施例のフレームメモリ12A〜12Dの各々のア
ドレス構成を示す図、 第３図は、フレームメモリ12A〜12Dの書込・読出を制御
する回路の具体的構成を示すブロック図、 第４図は、フレームメモリ12A〜12Bの書込動作を説明す
るためのタイミング図、 第５図は、フレームメモリ12A〜12Dの書込動作をフレー
ム周期でみたタイミング図、 第６図は、実施例によるフレームメモリ12A〜12Dの読出
動作を説明するためのタイミング図、 第７図は、実施例によるフレームメモリ12A〜12Dの書込
動作をフィールド周期でみたタイミング図、 第８図は、実施例によるラインメモリ14A〜18Bの作用を
示すタイミング図、 第９図は、実施例の読出動作においてアドレスカウンタ
に対するプリセット値（0000）Ｈのロードのタイミング
を示す図、 第10図は、実施例の読出動作において上画面から下画面
に切り替わる時のプリセット値（0000）Ｈのロードのタ
イミングを示す図、および 第11図は、本発明の対称とする変換前映像信号の画像フ
ォーマットを示す図である。 12A〜12D……フレームメモリ、 M0,M1……フィールドメモリ、 14A〜18B……ラインメモリ、 20……フレームメモリ制御回路、 22……メモリセレクト回路、 30……書込アドレス発生回路、 32……マルチプレクサ、 34……アドレスカウンタ、 36……ラッチ回路、 40……読出アドレス発生回路、 42……マルチプレクサ、 44……アドレスカウンタ、 46……ラッチ回路、 50……アドレス切替回路、 52……マルチプレクサ、 54……ラッチ回路、 60……出力ラインメモリ制御回路。
全体構成を示すブロック図、 第２図は、実施例のフレームメモリ12A〜12Dの各々のア
ドレス構成を示す図、 第３図は、フレームメモリ12A〜12Dの書込・読出を制御
する回路の具体的構成を示すブロック図、 第４図は、フレームメモリ12A〜12Bの書込動作を説明す
るためのタイミング図、 第５図は、フレームメモリ12A〜12Dの書込動作をフレー
ム周期でみたタイミング図、 第６図は、実施例によるフレームメモリ12A〜12Dの読出
動作を説明するためのタイミング図、 第７図は、実施例によるフレームメモリ12A〜12Dの書込
動作をフィールド周期でみたタイミング図、 第８図は、実施例によるラインメモリ14A〜18Bの作用を
示すタイミング図、 第９図は、実施例の読出動作においてアドレスカウンタ
に対するプリセット値（0000）Ｈのロードのタイミング
を示す図、 第10図は、実施例の読出動作において上画面から下画面
に切り替わる時のプリセット値（0000）Ｈのロードのタ
イミングを示す図、および 第11図は、本発明の対称とする変換前映像信号の画像フ
ォーマットを示す図である。 12A〜12D……フレームメモリ、 M0,M1……フィールドメモリ、 14A〜18B……ラインメモリ、 20……フレームメモリ制御回路、 22……メモリセレクト回路、 30……書込アドレス発生回路、 32……マルチプレクサ、 34……アドレスカウンタ、 36……ラッチ回路、 40……読出アドレス発生回路、 42……マルチプレクサ、 44……アドレスカウンタ、 46……ラッチ回路、 50……アドレス切替回路、 52……マルチプレクサ、 54……ラッチ回路、 60……出力ラインメモリ制御回路。
Claims (3)
- 【請求項１】１フレーム内に輝度信号Ｙがノンインタレ
ース方式で与えられるとともに、各水平期間中に輝度信
号Ｙの後に続けて色差信号Ｒ−Y,B−Ｙが択一的かつ交
互に与えられるようなフォーマットの映像信号をテレビ
受像機に動画として表示可能な映像信号に変換するため
の映像信号変換装置であって、 各々のフレームメモリが前記映像信号のY,R−Ｙを蓄積
するための第１のフィールドメモリと前記映像信号のY,
B−Ｙを蓄積するための第２のフィールドメモリとから
なる第１、第２、第３および第４のフレームメモリと、 前記フォーマットによる４画面分の映像信号を前記第1,
第2,第３および第４のフレームメモリに同時に書き込
み、かつ各映像信号につき相連続する一対の水平期間で
与えられるY,R−ＹおよびY,B−Ｙを互いに対応するアド
レスで各フレームメモリの第１および第２のフィールド
メモリにそれぞれ書き込むための書込制御手段と、 読出時の第１フィールドの前半部では一定の周期で左上
画面に対応する前記第１のフレームメモリの第１および
第２のフィールドメモリよりそれぞれ２ライン分の
（Ｙ）i,1,（Ｙ）ｉ＋1,1,1ライン分の（Ｒ−Ｙ）i,1お
よび１ライン分の（Ｂ−Ｙ）ｉ＋1,1を読み出すととも
に右上画面に対応する前記第２のフレームメモリの第１
および第２のフィールドメモリよりそれぞれ２ライン分
の（Ｙ）i,2（Ｙ）ｉ＋1,2,1ライン分の（Ｒ−Ｙ）i,2
および１ライン分の（Ｂ−Ｙ）ｉ＋1,2を読み出し、前
記第１フィールドの後半部では一定の周期で左下画面に
対応する前記第３のフレームメモリの第１および第２の
フィールドメモリよりそれぞれ２ライン分の（Ｙ）j,3,
（Ｙ）ｊ＋1,3,1ライン分の（Ｒ−Ｙ）j,3および１ライ
ン分の（Ｂ−Ｙ）ｊ＋1,3を読み出すとともに右下画面
に対応する前記第４のフレームメモリの第１および第２
のフィールドメモリよりそれぞれ２ライン分の（Ｙ）j,
4,（Ｙ）ｊ＋1,4,1ライン分の（Ｒ−Ｙ）j,4および１ラ
イン分の（Ｂ−Ｙ）ｊ＋1,4を読み出し、読出時の第２
フィールドの前半部では一定の周期で前記第１のフレー
ムメモリの第１および第２のフィールドメモリよりそれ
ぞれ１ライン分の（Ｒ−Ｙ）ｉ＋1,1および２ライン分
の（Ｙ′）i,1,（Ｙ′）ｉ＋1,1,1ライン分の（Ｂ−
Ｙ）i,1を読み出すとともに前記第２のフレームメモリ
の第１および第２のフィールドメモリよりそれぞれ１ラ
イン分の（Ｒ−Ｙ）ｉ＋1,2および２ライン分の
（Ｙ′）i,2,（Ｙ′）ｉ＋1,2,1ライン分の（Ｂ−Ｙ）
i,2を読み出し、前記第２フィールドの後半部では一定
の周期で前記第３のフレームメモリの第１および第２の
フイールドメモリよりそれぞれ１ライン分の（Ｒ−Ｙ）
ｊ＋1,3および２ライン分の（Ｙ′）j,3,（Ｙ′）ｊ＋
1,3,1ライン分の（Ｂ−Ｙ）j,3を読み出すとともに前記
第４のフレームメモリの第１および第２のフィールドメ
モリよりそれぞれ１ライン分の（Ｒ−Ｙ）ｊ＋1,4およ
び２ライン分の（Ｙ′）j,4,（Ｙ′）ｊ＋1,4,1ライン
分の（Ｂ−Ｙ）j,4を読み出すための読出制御手段と、 読出時の第１フィールドの前半部では一定の期間中に前
記第１のフレームメモリの第１および第２のフィールド
メモリより所定の順序で読み出された２ライン分の
（Ｙ）i,1,（Ｙ）ｉ＋1,1,1ライン分の（Ｒ−Ｙ）i,1,1
ライン分の（Ｂ−Ｙ）ｉ＋1,1および前記第２のフレー
ムメモリの第１および第２のフィールドメモリより所定
の順序で読み出された２ライン分の（Ｙ）i,2,（Ｙ）ｉ
＋1,2,1ライン分の（Ｒ−Ｙ）i,2,1ライン分の（Ｂ−
Ｙ）ｉ＋1,2を入力して、その後の１水平期間中に
（Ｙ）i,1＋（Ｙ）i,2,（Ｒ−Ｙ）i,1＋（Ｒ−Ｙ）i,2,
（Ｂ−Ｙ）ｉ＋1,1＋（Ｂ−Ｙ）ｉ＋1,2を時間を揃えて
同時に出力するとともに次の１水平期間中に（Ｙ）ｉ＋
1,1＋（Ｙ）ｉ＋1,2,（Ｒ−Ｙ）i,1＋（Ｒ−Ｙ）i,2,
（Ｂ−Ｙ）ｉ＋1,1＋（Ｂ−Ｙ）ｉ＋1,2を時間を揃えて
同時に出力し、前記第１フィールドの後半部では一定の
期間中に前記第３のフレームメモリの第１および第２の
フィールドメモリより所定の順序で読み出された２ライ
ン分の（Ｙ）j,1,（Ｙ）ｊ＋1,1,1ライン分の（Ｒ−
Ｙ）j,1,1ライン分の（Ｂ−Ｙ）ｊ＋1,1および前記第４
のフレームメモリの第１および第２のフィールドメモリ
より所定の順序で読み出された２ライン分の（Ｙ）j,2,
（Ｙ）ｊ＋1,2,1ライン分の（Ｒ−Ｙ）j,2,1ライン分の
（Ｂ−Ｙ）ｊ＋1,2を入力して、その後の１水平期間中
に（Ｙ）j,1＋（Ｙ）j,2,（Ｒ−Ｙ）j,1＋（Ｒ−Ｙ）j,
2,（Ｂ−Ｙ）ｊ＋1,1＋（Ｂ−Ｙ）ｊ＋1,2を時間を揃え
て同時に出力するとともに次の１水平期間中に（Ｙ）ｊ
＋1,1＋（Ｙ）ｊ＋1,2,（Ｒ−Ｙ）j,1＋（Ｒ−Ｙ）j,2,
（Ｂ−Ｙ）ｊ＋1,1＋（Ｂ−Ｙ）ｊ＋1,2を時間を揃えて
同時に出力し、読出時の第２フィールドの前半部では一
定の期間中に前記第１のフレームメモリの前記第１およ
び第２のフィールドメモリより所定の順序で読み出され
た２ライン分の（Ｙ′）i,1,（Ｙ′）ｉ＋1,1,1ライン
分の（Ｒ−Ｙ）ｉ＋1,1,1ライン分の（Ｂ−Ｙ）i,1およ
び前記第２のフレームメモリの第１および第２のフィー
ルドメモリより所定の順序で読み出された２ライン分の
（Ｙ′）i,2,（Ｙ′）ｉ＋1,2,1ライン分の（Ｒ−Ｙ）
ｉ＋1,2,1ライン分の（Ｂ−Ｙ）i,2を入力して、その後
の１水平期間中に（Ｙ′）i,1＋（Ｙ）i,2,（Ｒ−Ｙ）
ｉ＋1,1＋（Ｒ−Ｙ）ｉ＋1,2,（Ｂ−Ｙ）i,1＋（Ｂ−
Ｙ）i,2を時間を揃えて同時に出力するとともに次の１
水平期間中に（Ｙ′）ｉ＋1,1＋（Ｙ）ｉ＋1,2,（Ｒ−
Ｙ）ｉ＋1,1＋（Ｒ−Ｙ）ｉ＋1,2,（Ｂ−Ｙ）i,1＋（Ｂ
−Ｙ）i,2を時間を揃えて同時に出力し、前記第２フィ
ールドの後半部では一定の期間中に前記第３のフレーム
メモリの前記第１および第２のフィールドメモリより所
定の順序で読み出された２ライン分の（Ｙ′）j,1,
（Ｙ′）ｊ＋1,1,1ライン分の（Ｒ−Ｙ）ｊ＋1,1,1ライ
ン分の（Ｂ−Ｙ）j,1および前記第４のフレームメモリ
の第１および第２のフィールドメモリより所定の順序で
読み出された２ライン分の（Ｙ′）j,2,（Ｙ′）ｊ＋1,
2,1ライン分の（Ｒ−Ｙ）ｊ＋1,2,1ライン分の（Ｂ−
Ｙ）j,2を入力して、その後の１水平期間中に（Ｙ′）
j,1＋（Ｙ′）j,2,（Ｒ−Ｙ）ｊ＋1,1＋（Ｒ−Ｙ）ｊ＋
1,2,（Ｂ−Ｙ）j,1＋（Ｂ−Ｙ）j,2を時間を揃えて同時
に出力するとともに次の１水平期間中に（Ｙ′）ｊ＋1,
1＋（Ｙ′）ｊ＋1,2,（Ｒ−Ｙ）ｊ＋1,1＋（Ｒ−Ｙ）ｊ
＋1,2,（Ｂ−Ｙ）j,1＋（Ｂ−Ｙ）j,2を時間を揃えて同
時に出力するための遅延手段と、 を具備することを特徴とする映像信号変換装置。 - 【請求項２】前記書込制御手段は、プリセット可能なア
ドレスカウンタと、各々の前記フレームメモリの第１フ
ィールドメモリにY,R−Ｙを書き込む時にその先頭の書
込アドレスをストアするアドレス・ストア手段と；第２
フィールドメモリにY,B−Ｙを書き込む時に前記ストア
された先頭の書込アドレスを前記カウンタにロードして
Y,R−Ｙに対するのと同一の書込アドレスを発生させる
アドレス・ロード手段と、前記カウンタより発生される
書込アドレスを前記第１、第２、第３および第４のフレ
ームメモリに同時に与えるアドレス出力手段とを具備す
る、 ことを特徴とする映像信号変換装置。 - 【請求項３】前記読出制御手段は、プリセット可能なア
ドレスカウンタと、各フィールドの前半部では前記第１
のフレームメモリよりY,R−ＹもしくはY,B−Ｙを読み出
す時にその先頭の読出アドレスをストアし、各フィール
ドの後半部では前記第３のフレームメモリよりＹ′,R−
ＹもしくはＹ′,B−Ｙを読み出す時にその先頭の読出ア
ドレスをストアするアドレス・ストア手段と；各フィー
ルドの前半部では前記第２のフレームメモリよりYR−Ｙ
もしくはY,B−Ｙを読み出す時に前記ストアされた先頭
のアドレスを前記アドレスカウンタにロードして前記第
１のフレームメモリの読出アドレスと対応する読出アド
レスを発生させ、各フィールドの後半部では前記第４の
フレームメモリよりＹ′,R−ＹもしくはＹ′,B−Ｙを読
み出す時に前記ストアされた先頭のアドレスを前記カウ
ンタにロードして前記第３のフレームメモリの読出アド
レスと対応する読出アドレスを発生させるアドレス・ロ
ード手段とを具備する、 ことを特徴とする請求項１に記載の映像信号変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032668A JP2668277B2 (ja) | 1990-02-14 | 1990-02-14 | 映像信号変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032668A JP2668277B2 (ja) | 1990-02-14 | 1990-02-14 | 映像信号変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03236697A JPH03236697A (ja) | 1991-10-22 |
| JP2668277B2 true JP2668277B2 (ja) | 1997-10-27 |
Family
ID=12365254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2032668A Expired - Fee Related JP2668277B2 (ja) | 1990-02-14 | 1990-02-14 | 映像信号変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2668277B2 (ja) |
-
1990
- 1990-02-14 JP JP2032668A patent/JP2668277B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03236697A (ja) | 1991-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |