JPS63292185A

JPS63292185A - デジタル入出力回路

Info

Publication number: JPS63292185A
Application number: JP62128915A
Authority: JP
Inventors: 哲之福島; 悟小林
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-05-25
Filing date: 1987-05-25
Publication date: 1988-11-29
Also published as: DE3888726D1; DE3888726T2; EP0292943A2; EP0292943B1; EP0292943A3; US4965766A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はメモリ回路等の入出力ボートに使用されるデジ
タル入出力回路に関する。

〔従来の技術〕

第１４図はこの種のデジタル入出力回路の従来例の回路
図、第１５図はそのタイムチャートである。

このデジタル入出力回路は信号線１０．．１１．１２゜
１３からなる内部データバスと外部端子２０．２ｎ゜２
２、２３の間に設けられており、入出力バッファ５０、
５＋、　５２．５３と、ゲートが入力するインタリーブ
タロツクφ１がアクティブのとき信号線１０を入出力バ
ッファ５０に接続する電界効果トランジスタＱ＋　　（
以降ＦＥＴＱ、と記す）と、ゲートが入力するインタリ
ーブクロックφ２がアクティブのときは人出力バッファ
５１に接続されている信号ｄｌｌを人出力バッファ５０
に接続するＦＥＴＱ２と、ゲートがそれぞれ入力するイ
ンタリーブクロックφ３．φ４がアクティブのときは入
出力バッファ５２、５３にそれぞれ接続されている信号
線１２．１３を人出力バッファ５０にそれぞれ接続する
ＦＥＴＱ３゜ｑ４と、入出力バッファ５０．５１．５２
．５３が外部端子２０．２ｎ．２２．２３とそれぞれデ
ータの授受を行なうための入出力信号線６０．６１．６
２．６３とで構成されている。

次に、このデジタル入出力回路の動作について第１５図
のタイミングチャートを参照して説明する。

まず、信号＠１０．１１．１２．１３ニ（−レーＰレテ
−ＩＤ６＋　’ｌ＋　’２＋　’３が出力され、コレラ
チータカ外部端子２０に出力される場合（×！ビット動
作時という）について説明する。シリアル系基本クロッ
クＳＣにの第１．第２．第３．第４サイクルに従ってそ
れぞれインタリーブタロツクφｈφ２．φ３゜φ４が順
次アクティブになる。したがって、第１サイクルではイ
ンタリーブクロックφ１によりＦＥＴＱ＋がオンとなり
データＤｏが人出力バッファ５０に入力され、外部端子
２０に出力される。第２サイクルではインタリーブクロ
ックφ２によりＦＥＴ（ｂがアクティブになり、データ
Ｄ、が外部端子２０に出力される。第３．第４サイクル
では第２サイクルと同様にインタリーブタロツクφ３゜
φ４によりＦ　Ｅ　Ｔ　Ｑ３Ｎ　Ｑ４が順次アクティブ
になり、データＤ２＊　ｏ、が外部端子２０に出力され
る。

すなわち、シリアル系基本クロックＳＣにに同期して、
外部端子２０からデータが１ビットずつ出力される。こ
の×１ビット動作時において、人出力バッファ５０はア
クティブであるが、人出力バッファ５１．５２．５３は
インアクティブにされており外部出力端子２ｎ．２２．
２３はハイインピーダンス状態にされている。また、外
部端子２０からシリアルにデータが入出力バッファ５０
に入力される場合は、外部端子２０にデータＤ６＋　Ｄ
Ｉｒ　Ｄ２＋　Ｄ３が出力される場合と同様に、インタ
リーブクロックφｈφ２゜φ３．φ４に基づいて、それ
ぞれ信号線１０．１＋。

１２、１３に入力したデータが分配される。

次に、信号線１０．１＋、　１２．１３と外部端子２０
゜２ｎ、２２．２３との間で入出力バッファ５０．５１
．５２゜５３と信号線１０．１１．１２．１３とを介し
て、１対１でデータが授受される場合について説明する
。インタリーブクロックφｌのみが常時アクティブにさ
れ、ＦＥＴ（ｂはアクティブとなり、他のＦＥＴＱ２．
　Ｑ３．　Ｑ４は常時インアクティブにされる。また、
入出力バッファ５０．５１．５２．５３はすべてアクテ
ィブにされるので、信号線１０．１１．１２．１３は１
対１で外部端子２０．２ｎ．２２．２３にそれぞれ人出
力バッファ５０．５１．５２．５３を介して接続される
。したがって、信号線１Ｇ、　１１．１２．１３と外部
端子２０゜２ｎ、２２．２３との間でデータの入出力が
１対！で実行される。

（発明が解決しようとする問題点〕上述した従来のデジタル入出力回路は、内蔵する入出力
ボートが全ビットイネーブルの構成か、×１ビットイネ
ーブルの構成の２通りのボート構成しかとれず、融通性
がない欠点があり、また、外部シリアルクロックに対し
、制御信号をインタリーブしなければならず、複雑な信
号系が必要であるという欠点もある。

〔問題点を解決するための手段〕

本発明のデジタル入出力回路は、２”（ｎは０または１以上の整数）本のバスラインを有
する内部データバスと２ｎ個の外部端子間にあって、内
部データバスから外部端子にデータを出力する出力ポー
トと、外部端子からデータを内部データバスに入力する
入力ボートとからなるデジタル入出力回路であって、前記出力ポートが、内部データバスから２ｎビットのデータを入力し、入力
したデータを出力モード信号により２ｎ１ビット（ｍ≦
ｎ）ずつ出力するように指示された場合、入力したデー
タの各ビットを指示された該出力モード信号に対応して
所定の位置に配置するスクランブル手段と、出力端がそれぞれ外部端子に接続された２ｎ個の出力バ
ッファと、該出力モード信号が出力されると、２ｎ個の
出力バッファのうち所定の２ｎ個の出力バッファをアク
ティブに残りの出力バッファをインアクティブにする出
力バッファ制御手段とからなる出力回路と、スクランブル手段から所定の位置に配置され出力された
データをゲート信号がアクティブのときに入力し、入力
したデータを基本タロツク信号に基づいてビット毎にラ
ッチ回路にラッチし、該出力モード信号に基づいて、ｍ
＝ｎのとき以外は、ラッチしたデータを順次各ラッチ回
路間でシフトして出力バッファに出力し、アクティブな
出力バッファを介してデータを２ｎ個ずつ２ｎ個出力す
るのを１基本サイクルとするデータシフト手段とを有し
、前記入力ボートが、入力端が２ｎ個の外部端子にそれぞれ接続された２ｎ個
の入力バッファからなる入力回路と、２７１個の入力バ
ッファのうち所定の２ｎ個のものにｚ１１ビットずつ２
ｎビットのデータが入力さ。

れるように入力モード信号により指示された場合、入力
する２ｎビットのデータを該入力モード信号に対応して
所定のラッチ回路に基本クロック信号に基づいてラッチ
し、ラッチしたデータをｍ＝ｎのとき以外は該入力モー
ド信号に基づいて順次各ラッチ回路間でシフトして出力
するデータシフト手段と、データシフト手段から出力されたデータを入力し、入力
したデータの各ビットを該入力モード信号に対応して所
定の位置に配置して内部データバスの各バスラインにそ
れぞれ出力するスクランブル手段とを有する。

（作用）このように、人出力ポートにスクランブル手段とデータ
シフト手段とを備えており、モード信号によりスクラン
ブル手段とデータシフト手段を制御して、内部データバ
スの２ｎビットのデータを２ｎ１ビットずつ外部端子に
時分割出力でき、また外部端子がｚｍビットずつ時分割
されて入力される２ｎビットデータを一括して入力でき
、機能の融通性が高まる。

（実施例）次に、本発明の実施例について図面を参照して説明する
。

第１図（ａ）　、　（ｂ）は本発明のデジタル入出力回
路を４ビットで実現した一実施例のそれぞれ出力ボート
、入力ボートを示す構成図である。

出力ポートは、内部データバスを構成する信号線１０．
１１．１２．１３から４ビットのデータを入力し、入力
したデータを４ビットずつ出力するか、２ビットずつか
、１ビットずつかをそれぞれ指示するモード信号ＭＯＤ
４．　ＭＯＤ２．　ＭＯＤＩに従って入力データの各ビ
ットを配置するスクランブラ３Ｉと、スクランブラ３Ｉ
が配置したデータをラッチし、モード信号ＭＯＤ４が出
力されている場合は、スクランブラ３Ｉで各ビットの位
置を変更してないならばそのまま、変更した場合はもと
にもどして出力し、モード信号ＭＯＤ２またはモード信
号ＭＯＤＩが出力されているときは入力したデータを必
要分シフトし出力するシフトレジスタ４１　と、シフト
レジスタ・４Ｉが出力するデータをモード信号ＭＯＤ４
　。

ＭＯＤ２．　ＭＯＤＩに対応してそれぞれ外部端子２０
．２ｎ゜２２、２３、外部端子２０．２ｎ、外部端子２
０に出力する出力回路５Ｉ　とから構成されている。

入力ボートは、外部端子２０．２ｎ．２２．２３のデー
タを入出力データパスの信号線８０．６１．６２．６３
を介して入力する入力回路５２と、入力回路５２の出力
を入力し、モード信号１４０Ｄ４が出力されているとき
４ビットを一時に入力し、モード信号ＭＯＤ２が出力さ
れているときは２ビットずつ２回入力して４ビットとし
、モード信号ＭＯＤ　Ｉが出力されているときは１ビッ
トずつ４回入力して４ビットとして、それぞれ出力する
シフトレジスタ４２と、シフトレジスタ４２が出力する
データを入力して、出力されている各モード信号に対応
して入力したデータの各ビットを所定の位置に配置して
それぞれ内部データバスの信号線１０．１＋、　１２．
１３に出力するスクランブラ３２とから構成されている
。

第２図は第１図（ａ）の出力ポートの第１の具体例を示
す回路図、第３図（ａ）、（ｂ）、（ｃ）　、第４図（
ａ）　、　（ｂ）　、　（ｃ）　、　（ｄ）は第２図の
信号線１０．１＋、　１２゜１３上のデータと外部端子
２０．２ｎ．２２．２３への出力データとの関係を示す
説明図である。

スクランブラ３１は、信号線１０．１１．１２．１３に
それぞれ接続された接続線Ｌｔｏ　＋ＬＬｌ　、Ｌ１２
　、Ｌ１３と、接続線Ｌ２＜ｌ　、　Ｌ２ｎ　、　Ｌ２
２　、　Ｌ２３と、モート信号ＭＯＤ４ヲゲートに入力
すると接続線り、。＋ＬＩｌ　、Ｌ１２　、Ｌ１２をそ
れぞれ接続線Ｌ２゜、Ｌ２２　、Ｌ２ｎ　、Ｌ２３に接
続するＦＥＴＱＩｏ　、ＱＩＩ　ＩＱ１２　＋Ｑｒｓと
、モード信号ＭＯＤ２をゲートに入力すると接続線ＬＩ
ＯルＩＩ　、Ｌ１２　＋’＋３をそれぞれ接続線Ｌ２３
　、Ｌ２ｎ　、Ｌ２６　、Ｌ２２に接続するＦＥＴＱ２
０゜Ｑ２ｎ　、（ｈ２　、Ｑ２３と、モード信号Ｍｏｕ
ｌｔをゲートに入力すると接続線Ｌ１６　＋ＬＩＩ　１
＋２　、Ｆ３をそれぞれ接続線Ｌ２ｎ１Ｌ２２＊Ｌ２Ｍ
　＋Ｌ２６に接続するＦ　Ｅ　Ｔ　Ｑ３０　、Ｑｓ＋　
。

Ｑ３２．Ｑ３３とから構成されている。

シフトレジスタ４Ｉは、ゲートがゲート信号ＬＯＤを入
力すると接続線Ｌ２゜、　Ｌ２ｎ　、　Ｌ２２　、　Ｌ
２３にそれぞれ接続された接続ＩＩ　Ｌ３０　、Ｌ３１
　、Ｌ３２　、ｌ−５ｓをそれぞ　−れ接続線Ｌ４゜、
Ｌ４１　＊　Ｌ４２　＋　Ｌ４３に接続しデータのトラ
ンスファを行うＦＥＴＱ４゜１Ｑ４１　ＴＱ４２ｎｑ４
３と、クロック端Ｃに基本クロック信号ＳＣＫを入力し
、基本クロック信号ＳＣＫを入力する毎に接続線Ｌ４゜
。

１４１　、　Ｌ４２　、　Ｌ４３のデータを入力端りよ
りそれぞれラッチし、出力端Ｑより出力するＤ形フリッ
プフロップ４０！　１　’　１１　＊　４’ｌＩ＋　４
３１　と、ゲートがシフト信号ＳＦＴを入力するとＤ形
フリップフロップ４０．．４１．　。

４２、　、４３．の各出力端Ｑの出力をＤ形フリップフ
ロップ４１．．４２□、４３．．４０．の各入力端りに
シフトすＦ　Ｅ　Ｔ　Ｑｓ＋　、Ｑｓｚ　、Ｑｓｚ　、
Ｑｓｏとから構成されている。

出力回路５Ｉは、入力端がＤ形フリップフロップ４０１
の出力端Ｑに接続され、出力端が信号線６０を経て外部
端子２０に接続されている出力バッファ５０、と、入力
端がＤ形フリップフロップ４２．の出力端Ｑに接続され
、出力端が信号線６１を経て外部端子２！に接続され、
制御端がモード信号罰０１を入力する出力バッファ５１
．と、モード信号−０旧とＭＯＤ２とを入力するオアゲ
ートＧｌｌ　　Ｇ２ｎと、入力端がＤ形フリップフロッ
プ４１．の出力端Ｑに接続され、出力端が信号線６２を
経て出力端子２２に接続され、制御端がオアゲート　Ｇ
ｌｌの出力端に接続される出力バッファ５２．と、入力
端がＤ形フリップフロップ４３．の出力端Ｑに接続され
、制御端がオアゲート　Ｇ２＋の出力端に接続される出
力バッファ５３１　とで構成されている。

次に第３図（ａ）、（ｂ）、（ｃ）　、第４図（ａ）　
、　（ｂ）　、　（ｃ）　。

（ｄ）を参照して本具体例の動作について説明する。

（１）モード信号ＭＯＤ４が出力されている場合（第３
図（ａ））。

この場合には、信号線１０．１１．１２．１３にそれぞ
れ出力されたデータｄｏ、　ｄｉ、　ｄ２．　ｄ３は、
モード信号ＭＯＤ４によりオンとなフているスクランブ
ラ３ＩのＦ　Ｅ　Ｔ　Ｑ＋ｏ　、ＱＩＩ　、Ｑ１２　、
Ｑ１３を介してデータｄＯ，ｄ２、　ｄｌ、　ｄ：ｌに
ならべ変えられ、接続線Ｌ３Ｇ＋Ｌ３＋　、Ｌ３２、Ｌ
３．にそれぞれ出力される。ならべ変えられたデータｄ
Ｑ、　ｄ２．　ｄｉ、　ｄ３はシフトレジスタ　４、の
ＦＥ　Ｔ　Ｇ４６　、Ｇ４１　、Ｇ４２　、Ｑｓｓのゲ
ートにゲート信号ＬＯＤを入力したとき接続線Ｌ３゜＋
　Ｌ３Ｉ＋　’３２　＋　Ｌ３３から接続線Ｌ４゜１Ｌ
４１　、Ｌ４２ｎＬ４３にトランスファされる。接続線
Ｌ４６　、Ｌ４１　、Ｌ４２　＊　ｔａｓにそれぞれト
ランスファされたデータｄｏ、　ｄ２．　ｄｉ、　ｄ３
は、シフトレジスタ４ＩのＤ形フリップフロップ４０．
．４１．．４２．．４３．がクロック端Ｃに基本クロッ
ク信号Ｓ（Ｊを入力したときそれぞれＤ形フリップフロ
ップ４０．．４１．．４２．　。

４３、にラッチされ各出力端Ｑに出力される。出力され
たデータｄＯ，ｄ２．　ｄｉ、　ｄ３はそれぞれ出力回
路５、の出力バッファ５０．．５２．．５１．．５３．
の入力端に出力される。出力バッファ５０．．５１．．
５２．．５３．は、モード信号ＭＯＤ４が出力されてい
るときは、全てイネーブルとなっているので、出力バッ
ファ５０Ｉ。

５１、．５２．．５３．はそれぞれ入力したデータｄＯ
，ｄｌ。

ｄ２．　ｄ３をそれぞれ外部端子２０．２ｎ．２２．２
３に出力する。

（２）モード信号ＭＯＤ２が出力されている場合（第３
図（ｂ）、（Ｃ）　’）。

この場合、モード信号ＭＯＤ２を入力しているスクラン
ブラ３ＩのＦＥＴ（ｈ６・Ｑ２宜・Ｇ２２・Ｇ２３がオ
ンとなっているので、入力したデータｄＯ，ｄｉ、　ｄ
２．　ｄ３はデータｄ２．　ｄｉ、　ｄ３．　ｄＯにな
らべ変えられ、接続線し３゜、ＬＨ、Ｌ３２　、Ｌ３３
に出力される。ならべ変えられたデータｄ２．　ｄｉ。

ｄ３．　ｄＯはＦＥＴＱ４゜１Ｑ４１１Ｑ４２、ｑ４３
のゲートにゲート信号ＬＯＤを入力したときそれぞれ接
続線Ｌｎｏ　ｖ　１４１　＋　Ｌ４２　＋　Ｌ４３にト
ランスファされる。トランスファされたデータｄ２．　
ｄｉ、　ｄ３．　ｄ。

は、Ｄ形フリップフロップ４０．．４１．．４２．．４
３．が基本クロック信号ＳＣＫを最初に入力したときそ
れぞれＤ形フリップフロップ４０．．４１．．４２．．
４３．にラッチされ、各出力端Ｑに出力される。出力さ
れたデータｄ２．　ｄｉ、　ｄ３．　ｄＯはそれぞれ出
力バッファ５０、．５２．．５１．．５３．の入力端に
出力される。出力バッファ５２．．５３．は、モード信
号Ｍ００２が出力されているので制御端がそれぞれオア
ゲートＧ１１　、Ｇ２ｎによりハイレベルとされており
、ディスエーブルであり、一方、出力バッファ５０．．
５１．はイネーブルである。したがって、データｄ２．
　ｄ３のみがそれぞれ外部端子２０．２ｎに出力される
（第３図（ｂ））。

この後ゲート信号ＬＯＤが停止されると、接続線Ｌ３Ｑ
　、　Ｌ３Ｌ　、　Ｌ３２．１４３はそれぞれ接続線し
４０　、Ｌ４１　＋Ｌ４１、Ｌ４３から切離される。切
離しが行なわれた後シフト信号ＳＦＴがＦ　Ｅ　Ｔ　Ｑ
ｓｏ　、ＱＳＩ　、ＱＳ２　、Ｑｓｓのゲートに印加さ
れるので、Ｄ形フリップフロップ４０１＋４１＋＋４２
、　、４３．の各出力端Ｑの出力はそれぞれＦＥＴＱｓ
＋　１Ｑｓ２ｎＱｓ３１ＱｓＯを介してＤ形フリップフ
ロップ４０、．４１．．４２．．４３．の入力端りにシ
フトされる。シフトが完了してシフト信号ＳＦＴが停止
された復改の基本クロック信号ＳＣＫをＤ形フリップフ
ロップ４０、．４１．．４２．．４３．に入力するとそ
れぞれ入力１１１ＤのデータｄＯ，ｄ２．　ｄｌ、　ｄ
３をラッチする。ラッチされたデータｄｏ、　ｄ２．　
ｄｉ、　ｄ３のうちデータｄＯ，ｄｉがそれぞれイネー
ブルである出力バッファ５０．．５１゜を介してそれぞ
れ外部端子２０．２ｎに出力される（第３図（Ｃ））。

（３）モード信号ＭＯＤＩが出力されている場合（第４
図（ａ）、（ｂ）、（ｃ）、（ｄ）　）。

この場合、モード信号ＭＯＤＩを入力したＦＥＴＱ３０
・Ｇ３１・Ｇ３２　、Ｇ３３がオンとなり、スクランブ
ラ３、を介してシフトレジスタ４Ｉの各り形フリップフ
ロップ４０．，４１１４２．．４３．はそれぞれデータ
ｄ３．　ｄｏ、　ｄｌ、　ｄ２を最初に入力した基本ク
ロック信号ＳＣにに基づいてラッチし、それぞれ出力バ
ラ７７５０＋　、５２ｎ．５１１．５３１　ニ出力する
。モード信号ＭＯＤＩが出力されているため出力バッフ
ァ５０．のみがイネーブルで他のものはディスエーブル
であり、データｄ３のみが外部端子２０に出力される。

その後、モード信号ＭＯＤ２が出力されたときと同様に
、シフトレジスタ４Ｉの出力は後続する基本クロック信
号に従って、それぞれ第４図（ｂ）　、　（Ｃ）　。

（ｄ）のようにシフトされ、データｄ２．　ｄｌ、　ｄ
ｏを外部端子２０に出力する。

第５図は第１図（ｂ）の入力ボートの第１の具体例を示
す回路図、第６図（ａ）、（ｂ）、（ｃ）　、第７図（
ａ）　、　（ｂ）　、　（ｃ）　、　（ｄ）は第５図の
外部端子２０．２＋。

２２、２３からの入力データと内部データバスの信号線
＋０．１１．１２．１３への出力データとの関係を示す
説明図である。

入力回路５２は外部端子２０．２ｎ．２３．２４かラソ
れぞれデータを入力し接続線Ｌ６゜＊　Ｌａ２　＋　’
５１　＋　Ｌｓｓにそれぞれ出力する入力バッファ５０
２，５１２，５２．．５３２から構成されている。

シフトレジスタ４２は、モード信号ＭＯＤ２とＭ２Ｏ３
を入力するオアゲート　Ｇ１２と、モード信号ＭＯＤ　
ＩとＭＯＤ２を入力するオアゲートＧ２２と、モード信
号ＭＯＤ４が出力されているときアクティブにされ、入
力バッファ５２２，５３２からそれぞれ接続線ＬＳ１．
ＬＳ３に出力されるデータを接続線Ｌ８１１＋１３にト
ランスファするＦ　Ｅ　Ｔ　Ｑ８０．Ｑ６２と、モード
信号ＭＯＤ４あるいはモード信号ＭＯＤ２が出力されて
いるときオアゲート　ＧＩ２を介してアクティブにされ
、入力バッファ５１２から接続線ＬＳ２に出力されるデ
ータを接続線ＬｅｚにトランスファするＦＥＴＱａｔと
、クロック端Ｃに基本クロック信号ＳＣにを入力する毎
に接続線Ｌ６０・Ｌ６１１６２・Ｌ６３上のデータをそ
れぞれ入力端りよりラッチし、出力端Ｑより出力するＤ
形フリップフロップ４０．．４１２，４２２，４３２と
、モード信号ＭＯ旧が出力されているとアクティブにさ
れ、Ｄ形フリップフロップ４１２の出力端Ｑのデータを
Ｄ形フリップフロップ４２２の入力端りにシフトするＦ
ＥＴＱ？＋と、モード信号ＭＯＤＩあるいはモード信号
ＭＯＤ２が出力されているとオアゲート　Ｇ２２を介し
てアクティブにされ、Ｄ形フリップフロップ４０２．４
２２の出力端ＱのデータをそれぞれＤ形フリップフロッ
プ４１２，４３２の入力端りにシフトするＦＥＴ　Ｑフ
０１Ｑ７２とから構成されている。

スクランブラ３２は、Ｄ形フリップフロップ４３２．４
２□、４１２，４０２の出力端Ｑがそれぞれ接続されて
いる接続線Ｌ２゜ル２ｎ　、　Ｌ２２　、　Ｌ２３と、
内部データバスの信号線１０．１１．１２．１３がそれ
ぞれ接続された接続線Ｌ１６　、Ｌｌｌ　＋ＬＬ２　＋
Ｌ１３と、モード信号ＭＯＤ２とモード信号ＭＯＤ４を
入力するオアゲートＧ３２と、オアゲート　Ｇ３２を介
してアクティブにされ、接続線Ｌ２３・Ｌ２ｎ　、Ｌ２
２・Ｌ２・をそれぞれ接続ＭＬ＋・・Ｌｌｌ・Ｌ１２、
Ｌ１３に接続するＦＥＴＱａ。、Ｑａ＋、Ｑａ□、Ｑ８
．と、モード信号ＭＯＤ　Ｉが出力されているとアクテ
ィブにされ、接続線Ｌ２３　、　Ｌ２２　、　Ｌ２ｎ　
、　Ｌ２０をそれぞれ接続線ＬＩＯＩＩＩ　＋ＬＬ２ｎ
ＬＩ３に接続するＦＥＴＱ９゜＋Ｑｓ＋＋Ｑｅｉ、Ｑ９
３とから構成されている。

次に、第６図（ａ）、（ｂ）、（Ｃ）　、第７図（ａ）
　、　（ｂ）　。

（ｃ）　、　（ｄ）を参照して本具体例の動作について
説明する。

（１）モード信号ＭＯＤ４が出力されている場合（第６
図（ａ））。

この場合、外部端子２０．２ｎ．２２．２３よりそれぞ
れ入力されたデータｄｏ、　ｄｉ、　ｄ２．　ｄ３は入
力回路５□の入力バッファ５０２，５１．，５２．．５
３２を介してそれぞれシフトレジスタ４２の接続線Ｌ６
゜＋　Ｌａ２　、Ｌｓｔ、Ｌ５３に出力される。モード
信号ＭＯＤ４が出力されているのでシフトレジスタ４２
のＦ　Ｅ　Ｔ　Ｑｓｏ、Ｑｉ＋、Ｑ６２はアクティブと
なっており、ＦＥＴＱ７゜＊ＱｔＩ、Ｑ７２はインアク
ティブとなっている。したがって、接続線ＬＳＩ　＊　
Ｌａ２　、Ｌｓｓのデータはそれぞれ接続線ｔ、ｓ　Ｉ
　＊　Ｌａ２　＊　ｌ−５ｓにトランスファされる。Ｄ
形フリップフロップ４０２，４１２，４２２，４３．は
それぞれ入力端りのデータｄｏ、　ｄ２．　ｄｉ、　ｄ
３をクロック端Ｃが基本クロック信号ＳＣにを入力した
ときラッチして、それぞれ出力＊Ｑから出力する。シフ
トレジスタ４２から出力されたデータｄＯ，ｄ２．　ｄ
ｌ、　ｄ３を入力したスクランブラ３２はデータｄ２．
　ｄｉの位置を入れ替えてデータｄＯ，ｄｉ、　ｄ２．
　ｄ３としてそれぞれ信号線１０．１１．１２．１３に
出力する。

（２）モード信号ＭＯＤ２が出力されている場合（第６
図（ｂ）　、　（ｃ）　）。

この場合、モード信号ＭＯＤ４が出力されている場合と
異なって、シフトレジスタ４２のＦＥＴＱａ。

＋Ｑｓ２＋Ｑｔｔがインアクティブ、Ｆ　Ｅ　Ｔ　Ｑｓ
＋、Ｑｔ。、Ｑ７２がアクティブとなっている。したが
って、入力バッファ５０２，５１２の出力がそれぞれＤ
形フリップフロップ４０．．４２．の入力端りに出力さ
れる。外部端子２０．２ｎにそれぞれデータｄ２．　ｄ
３が入力され、Ｄ形フリップフロップ４０２，４１２，
４２２，４３２が基本クロック信号ＳＣにを入力すると
Ｄ形フリップフロップ４０２，４２２がそれぞれｄ２．
　ｄ３をラッチする。このデータｄ２．　ｄ３はそれぞ
れ内部データバスの信号線ｔｏ、　ｔｔにスクランブラ
３２を介して出力される（第６図（ｂ））。データｄ２
．　ｄ３がＤ形フリップフロップ４０２，４２２にラッ
チされた復改の基本夕ロッり信号ＳＣＸで外部端子２０
．２ｎにデータｄＯ，ｄｉが入力され、Ｄ形フリップフ
ロップ４０□、４１７，４２２，４３２が次の基本クロ
ック信号ＳＣＫを入力するとＤ形フリップフロップ４０
□、４２２はそれぞれデータｄｏ、　ｄｉをラッチし、
出力されていたデータｄ２．　ｄ３はＤ形フリップフロ
ップ４１２，４３２にラッチされ、スクランブラ３２を
介して信号線ｉｏ、　１１．１２．１３にそれぞれデー
タｄｏ、　ｄｉ、　ｄ２．　ｄ３が出力される（第６図
（Ｃ））。

（３）モード信号ＭＵＤ　１が出力されている場合（第
７図（ａ）、（ｂ）、（ｃ）、（ｄ）　）。

この場合、ＦＥＴＱｓ。１Ｑ８１１Ｑ８２はインアクテ
ィブであり、Ｆ　Ｅ　Ｔ　Ｑｔｏ、Ｑｔｔ、Ｑｔｔはア
クティブである。したがって、入力バッファ５０２ｎ５
１２ｎ５２２．５３２のうち入力バッファ５０２の出力
のみがＤ形フリップフロップ４０２の入力＃４Ｄに出力
される。データｄ３が外部端子２０に入力され、Ｄ形フ
リップフロップ４０２，４１２，４２．．４３２が最初
の基本クロック信号ＳＣＫを入力するとｐ形フリップ７
０ツブ４０２はデータｄ３をラッチする（第７図（ａ）
）。次の基本クロック信号ＳＣにでデータｄ２が外部端
子２０に入力され、Ｄ形フリップフロップ４０２はデー
タｄ２をラッチし、それまでラッチしていたデータｄ３
はＦＥＴｑ、。を介してＤ形フリップフロップ４１２に
ラッチされる（第７図（ｂ））。後続する第３、第４の
基本クロック信号ＳＣにでデータｄ２．　ｄ３がそれぞ
れＤ形フリップフロップ４０２にラッチされ、ラッチさ
れたデータは順次シフトされる（第７図（ｃ）　、　（
ｄ）　）。

第４の基本クロック信号ＳＣにでデータｄ（＋、　ｄｉ
。

ｄ２．　ｄ３がそれぞれ内部データバスの信号線１０゜
１１、１２．１３に準備され、４ビットのデータｄＯ。

ｄｉ、　ｄ２．　ｄ３が全て使用できる状態となる。

第８図は出力ポートの第２の具体例を示す回路図、第９
図（ａ）、（ｂ）、（ｃ）　、第１０図（ａ）　、　（
ｂ）　、　（ｃ）　。

（ｄ）は第８図の内部データバスの信号線１０．１１゜
１２、１３上のデータと外部端子２０．２ｎ．２２．２
３への出力データとの関係を示す説明図である。

本具体例は第１図（ａ）および第２図と比較するとスク
ランブラ３Ｉ　とシフトレジスタ４Ｉ　とが位置を変え
ているが、構成内容および動作説明は第２図、第３図（
ａ）、（ｂ）、（ｃ）　、第４図（ａ）　、　（ｂ）　
、　（ｃ）　。

（ｄ）の説明から容易に理解できるので主要点のみ説明
する。

（１）モード信号ＭＯＤ４が出力されている場合（第９
図（ａ））。

この場合、データｄＱ、　ｄｉ、　ｄ２．　ｄ３の配置
替えは行なわずそのま外部端子２０．２ｎ．２２．２３
に出力している。

（２）モード信号ＭＯＤ２が出力されている場合（第９
図（ｂ）　、　（Ｃ）　）。

この場合、シフトレジスタ４ＩのＤ形フリップフロップ
４０．．４１．の出力端Ｑのデータはゲート信号ＬＯ［
ｌがインアクティブになり内部データバス１０、１１．
１２．１３が入力端りから切離された後（点線で表示）
、１個とび越したＤ形フリップフロップ４２．．４３．
にそれぞれシフトされており、データをシフトしたＤ形
フリップフロップ４０．．４１．の出力端Ｑのデータは
不定となる（第９図（Ｃ）では空白で表示）。

（３）モード信号ＭＯＤ　１が出力されている場合（第
１０図（ａ）　、　（ｂ）　、　（ｃ）　、　（ｄ）　
）。

この場合、シフトレジスタ４Ｉ　はデータｄＯ２ｄｉ、
　ｄ２．　ｄ３をそれぞれＤ形フリップフロップ４０１
゜４１、．４２．．４３．にラッチし、順次基本クロッ
ク信号ＳＣＨに基づいて隣りのＤ形フリップフロップ４
１．。

４２、．４３．にデータをシフトし、外部端子２０から
データｄ３．　ｄ２．　ｄｉ、　ｄｏをそれぞれ基本ク
ロック信号ＳＣにに基づいて順次出力する。

第Ｕ図は入力ボートの第２の具体例を示す回路図、第１
２図（ａ）、（ｂ）、（ｃ）　、第１３図（ａ）　、　
（ｂ）　、　（ｃ）　。

（ｄ）は第Ｈ図の外部端子２０．２ｎ．２２．２３のデ
ータと内部データバスの信号線１０．１１．１２．　Ｈ
への出力データとの関係を示す説明図である。

本具体例は第１図（ｂ）、第５図と比較すると、スクラ
ンブラ３２とシフトレジスタ４２とが位置を変えている
が、第５図、第６図（ａ）、（ｂ）、（ｃ）　。

第７図（ａ）　、　（ｂ）　、　（ｃ）　、　（ｄ）の
説明から容易に理解できるのでモード信号Ｍ００２が出
力されている場合のみ説明する。

、モード信号ＭＯＤ２が出力されている場合（第１２図
（ｂ）、（Ｃ）　）には、Ｆ　ＥＴ　Ｑ２６０１　Ｑ２
６１１　Ｑ２６２ｎｑ２・３がアクティブとなっており
、入力バッファ５０２．５１．の出力がそれぞれＤ形フ
リップフロップ４０２．４１２の入力端りにＦ　Ｅ　Ｔ
　Ｑｔｏ　ｌ　Ｑｚｏ　Ｉを介して出力される。データ
ｄ２．　ｄ３が外部端子２０．２ｎに入力され、最初の
基本クロック信号ＳＣにに基づいてＤ形フリップフロッ
プ４０２，４１２にラッチされる。次に次の基本クロッ
ク信号ＳＣに出力時に、データｄｏ、　ｄｌが外部端子
２０．２ｎに入力され、基本クロック信号ＳＣにに基づ
いてＤ形フリップフロップ４０２，４１２にラッチされ
るが、それまでＤ形フリップフロップ４０２，４１２の
出力ｉＱに出力されていたデータｄ２．　ｄ３はＦＥＴ
　Ｑ２６３１　Ｑ２６４がアクティブなのでＦＥＴＱ２
゜３＋Ｑ２６４を介してそれぞれＤ形フリップフロップ
４２２，４３２にラッチされる。データｄｏ、　ｄｌが
ラッチされると４ビットのデータｄＯ，ｄｌ、　ｄ２．
　ｄ３が全て信号線１Ｇ、　１１．１２゜１３に準備さ
れたことになり、データｄＯ，ｄｉ、　ｄ２゜ｄ３取込
み可能状態となる。

デジタル入出力回路がメモリ回路に使用される場合は、
高速で動作することが要求され、その要求は日日きびし
くなって来ている。例えば３０ｎｓの基本クロック信号
ＳＣにで動作するように要求されることもあり、この基
本クロック信号ＳＣにに基づいて、シリアル入力モード
（ＭＯＤ　Ｉ　）で動作する場合には、この限られた時
間内にデータ入力バッファ、シフトレジスタ、スクラン
ブラ、内部データバスへと伝達され、さらに、メモリ回
路特有のデータレジスタまでの経路を経て、規定時間内
にデータを転送せねばならない。第２の実施例では、第
１の実施例に対し、この限られた時間内での動作に対し
、遅延発生要素となる転送ゲートを一段省き、高速化を
狙っている点が特長である。

このためこの実施例では、第１の実施例の基本動作を全
く損なうことなく、高速化され、部品点数が削減されて
いる。

〔発明の効果〕

以上説明したように本発明は、入出力ボートにスクラン
ブル手段とデータシフト手段とを設けることにより、入
出力ポートのデータ処理をｚｌｌビットごとに任意に選
択でき、機能を向上させる効果があり、特にグラフィッ
クディスプレイシステムに導入した場合、ビクセルデー
タを加工する際に、いわゆるＰ／Ｓ変換用シフタ等を含
む外部制御回路を必要としないなど、デジタル入出力回
路の省スペース化、省電力化を実現できる効果もある。

【図面の簡単な説明】

第１図（ａ）　、　（ｂ）は本発明のデジタル入出力回
路の一実施例を示す構成図、第２図は第１図（ａ）の出
力ポートの第１の具体例を示す回路図、第３図（ａ）　
、　（ｂ）　、　（Ｃ）および第４図（ａ）　、　（ｂ
）　、　（ｃ）　、　（ｄ）は第２図の回路の動作を示
す説明図、第５図は第１図（ｂ）の入力ポートの第１の
具体例を示す回路図、第６図（ａ）　、　（ｂ）　、　
（Ｃ）および第７図（ａ）　、　（ｂ）　、　（Ｃ）　
。（ｄ）は第５図の回路の動作を示す説明図、第８図は第
１図（ａ）の出力ポートの第２の具体例を示す回路図、
第９図（ａ）　、　（ｂ）　、　（ｃ）および第１θ図
（ａ）。（ｂ）　、　（Ｃ）　、　（ｄ）は第８図の回路の動作
を示す説明図、第１１図は第１図（ｂ）の入力ポートの
第２の具体例を示す曲路図、第１２図（ａ）　、　（ｂ
）　、　（ｃ）および第１３図（ａ）　、　（ｂ）　、
　（ｃ）　、　（ｄ）は第１１図の動作を示す説明図、
第１４図は従来例の回路図、第１５図は第１４図の回路
動作を示す波形図である。３１＋　３２　””スクランブラ、 ’Ｉｎ　’２ｍシフトレジスタ、５重・・・出力回路、５２・・・入力回路、１０、１１．１２．１３−一内部データバスの信号線、
２０、２ｎ．２２．２３−・・外部端子、６０、６１．
６２．６３−一人出力データバスの信号線、４０、．４
１．．４２ｎ，４３．−Ｄ形フリップフロップ、４０２
．４１２，４２２，４３２ｍＤ形フリップフロップ、５
０、．５１．．５２鳳、５３．−出力バッファ、５０２
．５１２，５２２，５３２軸・入力バッファ。

Claims

【特許請求の範囲】２＾ｎ（ｎは０または１以上の整数）本のバスラインを
有する内部データバスと２＾ｎ個の外部端子間にあって
、内部データバスから外部端子にデータを出力する出力
ポートと、外部端子からデータを内部データバスに入力
する入力ポートとからなるデジタル入出力回路であって
、前記出力ポートが、内部データバスから２＾ｎビットのデータを入力し、入
力したデータを出力モード信号により２＾ｍビット（ｍ
≦ｎ）ずつ出力するように指示された場合、入力したデ
ータの各ビットを指示された該出力モード信号に対応し
て所定の位置に配置するスクランブル手段と、出力端がそれぞれ外部端子に接続された２＾ｎ個の出力
バッファと、該出力モード信号が出力されると、２＾ｎ
個の出力バッファのうち所定の２＾ｍ個の出力バッファ
をアクティブに、残りの出力バッファをインアクティブ
にする出力バッファ制御手段とからなる出力回路と、スクランブル手段から所定の位置に配置され出力された
データをゲート信号がアクティブのときに入力し、入力
したデータを基本クロック信号に基づいてビット毎にラ
ッチ回路にラッチし、該出力モード信号に基づいて、ｍ
＝ｎのとき以外は、ラッチしたデータを順次各ラッチ回
路間でシフトして出力バッファに出力し、アクティブな
出力バッファを介してデータを２＾ｍ個ずつ２＾ｎ個出
力するのを１基本サイクルとするデータシフト手段とを
有し、前記入力ポートが、入力端が２＾ｎ個の外部端子にそれぞれ接続された２＾
ｎ個の入力バッファからなる入力回路と、２ｎ個の入力
バッファのうち所定の２＾ｍ個のものに２＾ｍビットず
つ２＾ｎビットのデータが入力されるように入力モード
信号により指示された場合、入力する２＾ｍビットのデ
ータを該入力モード信号に対応して所定のラッチ回路に
基本クロック信号に基づいてラッチし、ラッチしたデー
タをｍ＝ｎのとき以外は該入力モード信号に基づいて順
次各ラッチ回路間でシフトして出力するデータシフト手
段と、データシフト手段から出力されたデータを入力し、入力
したデータの各ビットを該入力モード信号に対応して所
定の位置に配置して内部データバスの各バスラインにそ
れぞれ出力するスクランブル手段とを有するデジタル入
出力回路。