JPS61214622A - アイソレ−シヨン用集積回路 - Google Patents
アイソレ−シヨン用集積回路Info
- Publication number
- JPS61214622A JPS61214622A JP5554885A JP5554885A JPS61214622A JP S61214622 A JPS61214622 A JP S61214622A JP 5554885 A JP5554885 A JP 5554885A JP 5554885 A JP5554885 A JP 5554885A JP S61214622 A JPS61214622 A JP S61214622A
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- JP
- Japan
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- terminal
- shift
- data
- output
- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はアイソレーション用集積回路、特に多目的に使
用でき高速でデータ転送可能なアイソレージ１ン用集積
回路に関する。
用でき高速でデータ転送可能なアイソレージ１ン用集積
回路に関する。
直流や低周波の計測にあたっては、測定系とＡＣライン
その他のグランド系との間のアイソレーションが重要で
ある。このアイソレーションを行うため従来から各種の
回路構成が提案されてきた。
その他のグランド系との間のアイソレーションが重要で
ある。このアイソレーションを行うため従来から各種の
回路構成が提案されてきた。
これらの回？ｉ！ｒ構成は基本的には両系の並列データ
路間を直並列変換器−光力ブラー直並列変換器から成る
回路で結合している。そしてこの回路を制御するため、
両系にプロセッサを設けている。あるいは、プロセッサ
が直接的に置皿変換を行なう回ｗ！ｒＩＩ！成もあった
。
路間を直並列変換器−光力ブラー直並列変換器から成る
回路で結合している。そしてこの回路を制御するため、
両系にプロセッサを設けている。あるいは、プロセッサ
が直接的に置皿変換を行なう回ｗ！ｒＩＩ！成もあった
。
上述の様な回路構成を用いた場合、データ転送速度がか
なり低下し、また２つのプロセッサを用いることによる
価格の上昇・ソフトウェア開発工数の増大も問題となっ
ていた。また、プロセッサの介在なしに高速転送を行な
おうとすると１回路が大きくなり、基板面積・消費電力
・発熱量の増大が問題となる。
なり低下し、また２つのプロセッサを用いることによる
価格の上昇・ソフトウェア開発工数の増大も問題となっ
ていた。また、プロセッサの介在なしに高速転送を行な
おうとすると１回路が大きくなり、基板面積・消費電力
・発熱量の増大が問題となる。
本発明の目的は上記従来技術の問題を解消し、少ない部
品点数で系間のアイソレージ１ンナ実現するとともに、
同一チップを多様な条件下で使用可能とすることによっ
て、価格を引き下げ得るアイソレーアｉｌン用集積回路
を提供することを目的とする。
品点数で系間のアイソレージ１ンナ実現するとともに、
同一チップを多様な条件下で使用可能とすることによっ
て、価格を引き下げ得るアイソレーアｉｌン用集積回路
を提供することを目的とする。
上記目的を達成するため、本発明のアイソレーシヲン用
集積回路は、複数ビットのアドレス端子・データ端子と
制御信号端子と直列信号端子とを外側に設け、内部には
アドレス端子・データ端子との間でデータ交換可能な複
数のシフトレジスタと、これら７７トレジスタ相互及び
シフトレジスタと直列信号端子間での直列転送径路の切
換を行なう接続回路を有している。
集積回路は、複数ビットのアドレス端子・データ端子と
制御信号端子と直列信号端子とを外側に設け、内部には
アドレス端子・データ端子との間でデータ交換可能な複
数のシフトレジスタと、これら７７トレジスタ相互及び
シフトレジスタと直列信号端子間での直列転送径路の切
換を行なう接続回路を有している。
第１図は本発明の一実施例のブロック図であム第１図に
おいて、アイソレーシヲン用集積回路ロック１８が設け
られている。シフトレジスタ・ブロック１８中には制御
レジスタ１９．４ピツトノ〕シフトレジスタＳｏ 、
Ｓ＋ 、 Ｓ２ 、 Ｓｓが設けられている。タイミン
グ・ブロック１２とＩＣｌ０の端子間にはＩＣの設定状
態等によってこれらの間の接続を切換える双方向バッフ
ァやスイッチ１１゜１３が設けられている。また接続回
路１６の出力５ｏｕｔ ２とＩＣｌ０の直列出力端子５
ＲＯ２との間にはタイミング・ブロック１２０７リアル
Ｒ／Ｗ信号な直列出力端子から出力するため等に用いら
れる切換え回路１４が設けられている。タイミング・ブ
ロック１２からシフトレジスタ・ブロック１８へは以下
の様な制御信号が与えられるニアドレス端子ＡＯないし
ノ（７及びデータ端子ｎｏないし缶とシフトレジスター
ブロック１８との間の伝送方向を夫々切換える信号ＡＯ
Ｅ、ＤＯＥ；レジスタ類のクリアを行なうクリア信号；
クロックに応答した動作を活性化／不活性化する信号ｃ
Ｋｇ；シフトレジスタＳｏないしＳｓに次のクロック・
タイミングで並列ロードをおこさせるロード信号；シフ
ト、並列ロード等のタイミングを辱えるクロック信号。
おいて、アイソレーシヲン用集積回路ロック１８が設け
られている。シフトレジスタ・ブロック１８中には制御
レジスタ１９．４ピツトノ〕シフトレジスタＳｏ 、
Ｓ＋ 、 Ｓ２ 、 Ｓｓが設けられている。タイミン
グ・ブロック１２とＩＣｌ０の端子間にはＩＣの設定状
態等によってこれらの間の接続を切換える双方向バッフ
ァやスイッチ１１゜１３が設けられている。また接続回
路１６の出力５ｏｕｔ ２とＩＣｌ０の直列出力端子５
ＲＯ２との間にはタイミング・ブロック１２０７リアル
Ｒ／Ｗ信号な直列出力端子から出力するため等に用いら
れる切換え回路１４が設けられている。タイミング・ブ
ロック１２からシフトレジスタ・ブロック１８へは以下
の様な制御信号が与えられるニアドレス端子ＡＯないし
ノ（７及びデータ端子ｎｏないし缶とシフトレジスター
ブロック１８との間の伝送方向を夫々切換える信号ＡＯ
Ｅ、ＤＯＥ；レジスタ類のクリアを行なうクリア信号；
クロックに応答した動作を活性化／不活性化する信号ｃ
Ｋｇ；シフトレジスタＳｏないしＳｓに次のクロック・
タイミングで並列ロードをおこさせるロード信号；シフ
ト、並列ロード等のタイミングを辱えるクロック信号。
接続回路１６は／フトレジスタ拳ブロック１８中のシフ
トレジスタＳｏｎ Ｓ＋ ｅ ８２ ＋ Ｓｓの各シフ
ト出力Ｓ Ｏｏ 、 Ｓ Ｏ＋ 、 Ｓ Ｏｚ 、Ｓ
０３及びＩＣｌ０ の直列入力端子ＳＲＩ １． Ｓ
ＲＩ ２から信号を入力し、動作モードに従って適当に
経路を設定してシフトレジスタＳｏ。
トレジスタＳｏｎ Ｓ＋ ｅ ８２ ＋ Ｓｓの各シフ
ト出力Ｓ Ｏｏ 、 Ｓ Ｏ＋ 、 Ｓ Ｏｚ 、Ｓ
０３及びＩＣｌ０ の直列入力端子ＳＲＩ １． Ｓ
ＲＩ ２から信号を入力し、動作モードに従って適当に
経路を設定してシフトレジスタＳｏ。
Ｓｔ、Ｓｚ、Ｓｓ の各シフト人力Ｓ ＩＯｓ Ｓ
Ｉｔｓ Ｓ Ｅ２ｓ Ｓ Ｉｓ及びＩＣｌ０の直列出力
端子５ＲＯ１，５ＲＯ２へ向かう出力５ｏｕｔ ｌ 、
３ｏｕｔ ２へ出力する。シフトレジスタＳｏないしＳ
ｓ及び接続回路１６ 内のスイッチＳＷＩ％ＳＷ２．
ＳＷ３、Ｓｔ４、Ｓｔ５の接続関係を第２図に示す。ま
たＩＣｌ０ の各動作モードにおけるこれらスイッチＳ
Ｗ １７ｚいしＳｔ５の接点位置を下表に示す。なお
動作モードの意味や如何なる場合に各動作モードが用い
られるかについては後述する。
Ｉｔｓ Ｓ Ｅ２ｓ Ｓ Ｉｓ及びＩＣｌ０の直列出力
端子５ＲＯ１，５ＲＯ２へ向かう出力５ｏｕｔ ｌ 、
３ｏｕｔ ２へ出力する。シフトレジスタＳｏないしＳ
ｓ及び接続回路１６ 内のスイッチＳＷＩ％ＳＷ２．
ＳＷ３、Ｓｔ４、Ｓｔ５の接続関係を第２図に示す。ま
たＩＣｌ０ の各動作モードにおけるこれらスイッチＳ
Ｗ １７ｚいしＳｔ５の接点位置を下表に示す。なお
動作モードの意味や如何なる場合に各動作モードが用い
られるかについては後述する。
表
また、ＩＣｌ０ の各動作モードにおけるシフトレジ
スタＳｏないしＳ３についてのアドレス及びデータの並
列書込み、読出し及び直列転送の径路の接続状態を第３
図に示す。
スタＳｏないしＳ３についてのアドレス及びデータの並
列書込み、読出し及び直列転送の径路の接続状態を第３
図に示す。
第４図はＩＣｌ０を双方向モードで使用した例を示すブ
ロック図である。第４図においてＩＣｌ０−１のＴ／Ｒ
端子に＋５ｖを辱えることにより主系モードに設定し、
またＩｃ１Ｏ−ｔｔ１′）Ｔ／Ｒ端子を接地することに
より従系モードに設定する。また制御レジスタ１９（第
１図）の初期状態は双方向モードになっており、第４図
の使用状態では制御レジスタ１９を書換えてはいないた
め、ＩＣｌ０−１．１０−２ とも双方向モードになっ
ている。従系のクロックは光結合器４３を介して主系か
ら供給される。また主系側ＩＣｌ０−１のＳ’ｒ、 Ｓ
ＲＯＬ、 ５ＲＯ２，５ＲＩＩ％５ＲＩ２の各端子は
夫々光結合器４４ないし４８を介して従系１１ｔｌｌＩ
Ｃ１０−２のＳＴ、 ＳＲＩ ｌ。
ロック図である。第４図においてＩＣｌ０−１のＴ／Ｒ
端子に＋５ｖを辱えることにより主系モードに設定し、
またＩｃ１Ｏ−ｔｔ１′）Ｔ／Ｒ端子を接地することに
より従系モードに設定する。また制御レジスタ１９（第
１図）の初期状態は双方向モードになっており、第４図
の使用状態では制御レジスタ１９を書換えてはいないた
め、ＩＣｌ０−１．１０−２ とも双方向モードになっ
ている。従系のクロックは光結合器４３を介して主系か
ら供給される。また主系側ＩＣｌ０−１のＳ’ｒ、 Ｓ
ＲＯＬ、 ５ＲＯ２，５ＲＩＩ％５ＲＩ２の各端子は
夫々光結合器４４ないし４８を介して従系１１ｔｌｌＩ
Ｃ１０−２のＳＴ、 ＳＲＩ ｌ。
ＳＲＩ ２．５ＲＯ１，５ＲＯ２の各端子に結合されて
いる。またＩｃｔｏ−ｔの他の端子はたとえば測定器全
体の制御を行なうＣＰＵのＣＰＵバスに接続され、また
ＩＣｌ０−２の他の端子は測定器中のアイソレーション
ケ必妥とする部分のフローティング・バスに接続される
。
いる。またＩｃｔｏ−ｔの他の端子はたとえば測定器全
体の制御を行なうＣＰＵのＣＰＵバスに接続され、また
ＩＣｌ０−２の他の端子は測定器中のアイソレーション
ケ必妥とする部分のフローティング・バスに接続される
。
前掲の表中で読出し、沓込みというモードについて言及
したが、これらは夫々主系から従系のデータを読出す、
また従系ヘデータを譬込む、というモードである。続出
し、誓込みの設定はｆｃｌ。
したが、これらは夫々主系から従系のデータを読出す、
また従系ヘデータを譬込む、というモードである。続出
し、誓込みの設定はｆｃｌ。
−１のＲ／Ｗ端子に夫々論理１．Ｏを与えることによっ
てなされる。
てなされる。
主系側から従系側にデータを書込む時、ＣＰＵバスから
必装な１ｇ号がｒｃｌｏ−ｔに与えられると、シフトレ
ジスタＳｏないしＳ３の接続状態は第３図（ａ）に示す
様になる（なお第３図で太い矢印は当該シフトレジスタ
に対する並列の入出力を示す。この書込みの動作を第６
Ａ図のタイムチャートに示す。第６Ａ図においてＩＣｌ
０−１の昼端子にストローブ信号が与えられると、ＩＣ
ｌ０−１のＳＴ端子からスタート信号が光結合器４４ｆ
ｔ介して従系側のＩＣｌ０−２のＳＴ端子に与えられ、
直列伝送の開始な通知する。直列伝送婚にあたっては先
ずＩＣｌ０−２の読出し／書込みのモードの設定のため
、直列出力端子５ＲＯ２側から信号Ｒ／Ｗを送る。
必装な１ｇ号がｒｃｌｏ−ｔに与えられると、シフトレ
ジスタＳｏないしＳ３の接続状態は第３図（ａ）に示す
様になる（なお第３図で太い矢印は当該シフトレジスタ
に対する並列の入出力を示す。この書込みの動作を第６
Ａ図のタイムチャートに示す。第６Ａ図においてＩＣｌ
０−１の昼端子にストローブ信号が与えられると、ＩＣ
ｌ０−１のＳＴ端子からスタート信号が光結合器４４ｆ
ｔ介して従系側のＩＣｌ０−２のＳＴ端子に与えられ、
直列伝送の開始な通知する。直列伝送婚にあたっては先
ずＩＣｌ０−２の読出し／書込みのモードの設定のため
、直列出力端子５ＲＯ２側から信号Ｒ／Ｗを送る。
これによシ従系側のＩＣｌ０−２のシフトレジスタＳｏ
ないしＳ３の接続は第３図（ｂ）の様に設定される。
ないしＳ３の接続は第３図（ｂ）の様に設定される。
その後直列出力端子５ＲＯＩからはデータ端子り。
ないしＤ７ から並列に与えられたデータのうちの下
位４ビツトＤ３、Ｄ２）Ｄｌ、ＤＯを、また直列出力端
子５ＲＯ２からは上位４ビツトＤ７、Ｄ６、ＤＳ、Ｄ４
をこの順で伝送する。これが終了すると今度はアドレ
ス端子氏ないしＡ７から与えられた書込みアドレスの下
位、上位４ビツトずつを同様に伝送する。これらの伝送
が終Ｔすると従系ではフローティング・バスに対して今
受信したアドレス及びデータを夫々アドレス端子Ａｏな
いしＡ７及びデータ端子ＤｏないしＤ７から出力する。
位４ビツトＤ３、Ｄ２）Ｄｌ、ＤＯを、また直列出力端
子５ＲＯ２からは上位４ビツトＤ７、Ｄ６、ＤＳ、Ｄ４
をこの順で伝送する。これが終了すると今度はアドレ
ス端子氏ないしＡ７から与えられた書込みアドレスの下
位、上位４ビツトずつを同様に伝送する。これらの伝送
が終Ｔすると従系ではフローティング・バスに対して今
受信したアドレス及びデータを夫々アドレス端子Ａｏな
いしＡ７及びデータ端子ＤｏないしＤ７から出力する。
またアドレス及びデータのストローブ信号を夫々端子Ａ
ｓ、ＤＳからフローティング・バスに与える。
ｓ、ＤＳからフローティング・バスに与える。
第４図に示す構成で従系側から読出しを行なう場合の各
穐信号のタイムチャートを第６Ｂ図に示す。またこの時
の主系側の■ｃｉｏ−ｔ、従系側のＩＣｌ０−２のシフ
トレジスタＳｏないしＳ３ の接続状態を夫々第３図の
（Ｃ）及び（ｄ）に示す。この場合は読出しアドレスを
主系側から与え、これによって従系側で読出したデータ
を主系側に返送する動作が行なわれる。ここで第３図（
Ｃ）、（ｄ）に示す設定により、アドレスを上位、下位
に分けて２つの直列伝送径路（ＳＲＯＬ、５ＲＯ２）で
同時に伝送しているので、２つの直列伝送径路を夫々ア
ドレス専用、データ専用として構成する場合に比較し、
従系でのアドレス確定に妥する時間が短縮される。また
データな主系側に返送する場合も同様な処理が行なわれ
る。
穐信号のタイムチャートを第６Ｂ図に示す。またこの時
の主系側の■ｃｉｏ−ｔ、従系側のＩＣｌ０−２のシフ
トレジスタＳｏないしＳ３ の接続状態を夫々第３図の
（Ｃ）及び（ｄ）に示す。この場合は読出しアドレスを
主系側から与え、これによって従系側で読出したデータ
を主系側に返送する動作が行なわれる。ここで第３図（
Ｃ）、（ｄ）に示す設定により、アドレスを上位、下位
に分けて２つの直列伝送径路（ＳＲＯＬ、５ＲＯ２）で
同時に伝送しているので、２つの直列伝送径路を夫々ア
ドレス専用、データ専用として構成する場合に比較し、
従系でのアドレス確定に妥する時間が短縮される。また
データな主系側に返送する場合も同様な処理が行なわれ
る。
第１図に示すＩｃｔｏ の他の使用例のブロック図、
およびこの動作を示すタイムチャートを夫々第５図およ
び第７図に示す。この使用例においては主系から従系へ
のデータの書込みだけが行なわれるので、従系側の回路
は簡単になってＳす、ＩＣ１０はｌＣｌＯ−３として主
系側だけに用いられている。ｌＣｌＯ−３の端子Ｔ／且
、Ｒ／Ｗは夫々＋５ｖおよび接地に接続され、これによ
り主系モードでかつ誓込みに固定されている。またＩＣ
ｌ０−・３を単方向モードに設定するため、初期設定侍
従系側のクロックは主系側のクロックをｌＣｌＯ−３の
端子ＳＴの出力とオア・ゲー）５１で論理和をとった後
、光結合器５２を介しで与えられる。
およびこの動作を示すタイムチャートを夫々第５図およ
び第７図に示す。この使用例においては主系から従系へ
のデータの書込みだけが行なわれるので、従系側の回路
は簡単になってＳす、ＩＣ１０はｌＣｌＯ−３として主
系側だけに用いられている。ｌＣｌＯ−３の端子Ｔ／且
、Ｒ／Ｗは夫々＋５ｖおよび接地に接続され、これによ
り主系モードでかつ誓込みに固定されている。またＩＣ
ｌ０−・３を単方向モードに設定するため、初期設定侍
従系側のクロックは主系側のクロックをｌＣｌＯ−３の
端子ＳＴの出力とオア・ゲー）５１で論理和をとった後
、光結合器５２を介しで与えられる。
またｌＣｌＯ−３の端子ＳＴ、５ＲＯＩ、５ＲＯ２は光
結合器５３．５４．５５を通して従系側に与えられる。
結合器５３．５４．５５を通して従系側に与えられる。
この動作モードにおけるＩｃｔｏ−３内のシフトレジス
タＳｏないしＳ３の接続状態を第３図（ｅ）に示す。こ
の接続状態および第７図のタイムチャートかられかる様
に、この動作モードでは、直列出力端子５ＲＯＬ、５Ｒ
Ｏ２を夫々アドレス、データ専用としている。これは、
従系側にＩＣｌ０ を用いない場合５アドレスやデー
タを２つ、に分けて同時に伝送する方式では従系側の回
路が複雑化するためである。第５図の構成では薔込みア
ドレスが順次シフトレジスタ５６に入力される一方、書
込まれるべきデータが出力レジスタ５８−１ないし５８
−８中のシフトレジスタ部に順次書込まれる。アドレス
およびデータの直列伝送が終ｒすると、この動作モード
においては端子ＳＴから終ｒ信号が与えられる。この終
ｒ信号は従系側のアンド・ゲ−ト５７−１ ｔｃいし５
７−８な開け、これにより選択された出力レジスタの端
子ＥＮに選択信号が与えられる。たとえば出力レジスタ
５８−ＩＫ選択信号が与えられると、出力Ｖジメタ５８
−１中のシフトレジスタの直、すなわち主系側から与え
られた新データ、が同じく出力レジスタ５８−１中のラ
ッチに転送される。これにより、選択された出力レジス
タ５８−１の出力端子ｄｏないしｄ７の値だけが旧デー
タから新データに変わる。
タＳｏないしＳ３の接続状態を第３図（ｅ）に示す。こ
の接続状態および第７図のタイムチャートかられかる様
に、この動作モードでは、直列出力端子５ＲＯＬ、５Ｒ
Ｏ２を夫々アドレス、データ専用としている。これは、
従系側にＩＣｌ０ を用いない場合５アドレスやデー
タを２つ、に分けて同時に伝送する方式では従系側の回
路が複雑化するためである。第５図の構成では薔込みア
ドレスが順次シフトレジスタ５６に入力される一方、書
込まれるべきデータが出力レジスタ５８−１ないし５８
−８中のシフトレジスタ部に順次書込まれる。アドレス
およびデータの直列伝送が終ｒすると、この動作モード
においては端子ＳＴから終ｒ信号が与えられる。この終
ｒ信号は従系側のアンド・ゲ−ト５７−１ ｔｃいし５
７−８な開け、これにより選択された出力レジスタの端
子ＥＮに選択信号が与えられる。たとえば出力レジスタ
５８−ＩＫ選択信号が与えられると、出力Ｖジメタ５８
−１中のシフトレジスタの直、すなわち主系側から与え
られた新データ、が同じく出力レジスタ５８−１中のラ
ッチに転送される。これにより、選択された出力レジス
タ５８−１の出力端子ｄｏないしｄ７の値だけが旧デー
タから新データに変わる。
以上説明した様に、本発明によれば同一のＩＣな動作モ
ードの切換によって多様なＩｌｖ況下で使用することが
できる。集積回路においては、同一の品種が多ａ使用で
きる様にすることが集積回路の製造コストを抑える点で
有効である。従って、本発明によれば高機能で低価格の
アイソレーション用集積回路を提供することができ、シ
ステム・コストの低減に犬い゛に有効である。
ードの切換によって多様なＩｌｖ況下で使用することが
できる。集積回路においては、同一の品種が多ａ使用で
きる様にすることが集積回路の製造コストを抑える点で
有効である。従って、本発明によれば高機能で低価格の
アイソレーション用集積回路を提供することができ、シ
ステム・コストの低減に犬い゛に有効である。
なお、本発明のアイソレーション用集積回路の作成にあ
たっては多様な方法を用いることができ、特にＩｔ５数
が少ない場合にはゲートアレイ等を用いても良い。また
本発明は実施例の構成に限定されるものではなく、当業
者にとっては多様な変型は容易である。たとえばアドレ
ス、データの幅や直列伝送路の本数は必要に応じて自由
に設定できる。
たっては多様な方法を用いることができ、特にＩｔ５数
が少ない場合にはゲートアレイ等を用いても良い。また
本発明は実施例の構成に限定されるものではなく、当業
者にとっては多様な変型は容易である。たとえばアドレ
ス、データの幅や直列伝送路の本数は必要に応じて自由
に設定できる。
また、光結合器等を介して渡される制御用信号について
も通常のバスや伝送′Ｎｒ’ｒ介して受１１１ｆされる
もの等から必要に応じて選択して良い。
も通常のバスや伝送′Ｎｒ’ｒ介して受１１１ｆされる
もの等から必要に応じて選択して良い。
第１図は本発明の一実施例のブロック図、第２図は第１
図中のシフトレジスタおよび接続回路の主安部の構成を
示す回路図、ＭＸ３図は各動作モードにおける第２図に
示したシフ）ｌ／レジスタ接続状態を示す図、第４図お
よび第５図は夫々本発明の一実施例のアイソレーション
用集積回路の使用例？示すブロック図、第６Ａ図Ｒよび
第６Ｂ図は第４図中の使用例の動作を示すタイムチャー
ト、第７図は第５図中の使用例の動作を示すタイムチャ
ートである。 １０ 、１０−１ 、１０−２ 、 ｔｏ −３ニアイ
ソレージ冒ン用集積回路、 １２：タイミングのブロック、 １６：接続回路、 １８：シフトレジスタ・ブロック、 １９二制御レジスタ、 ＳｏないしＳシ：シフトレジスタ、 ５ＲＩ１．５ＲＩ２：直列入力端子、 ５）Ｌｏｔ、５ＲＯ２：直列出力端子、ＡＯないしＡ７
：アドレス端子、 ｎｏないしＤ７：データ端子、 ＳＷｌないしＳＷ５ ：スイッチ。 出願人 横河・ヒユーレット・パッカード株式金社代理
人 弁理士 長 谷 川 次 男第３図 （ａ） （ｂ） （ｃ）
（ｄ）（ｅ） ＋＠寄巨 駆七革
図中のシフトレジスタおよび接続回路の主安部の構成を
示す回路図、ＭＸ３図は各動作モードにおける第２図に
示したシフ）ｌ／レジスタ接続状態を示す図、第４図お
よび第５図は夫々本発明の一実施例のアイソレーション
用集積回路の使用例？示すブロック図、第６Ａ図Ｒよび
第６Ｂ図は第４図中の使用例の動作を示すタイムチャー
ト、第７図は第５図中の使用例の動作を示すタイムチャ
ートである。 １０ 、１０−１ 、１０−２ 、 ｔｏ −３ニアイ
ソレージ冒ン用集積回路、 １２：タイミングのブロック、 １６：接続回路、 １８：シフトレジスタ・ブロック、 １９二制御レジスタ、 ＳｏないしＳシ：シフトレジスタ、 ５ＲＩ１．５ＲＩ２：直列入力端子、 ５）Ｌｏｔ、５ＲＯ２：直列出力端子、ＡＯないしＡ７
：アドレス端子、 ｎｏないしＤ７：データ端子、 ＳＷｌないしＳＷ５ ：スイッチ。 出願人 横河・ヒユーレット・パッカード株式金社代理
人 弁理士 長 谷 川 次 男第３図 （ａ） （ｂ） （ｃ）
（ｄ）（ｅ） ＋＠寄巨 駆七革
Claims (3)
- （１）複数ビットのアドレス端子と複数ビットのデータ
端子と制御信号端子と直列信号端子とを設け、 内部には、 前記アドレス端子またはデータ端子に接続された複数の
シフトレジスタと、 前記制御信号端子から与えられる制御信号に基いて前記
複数シフトレジスタの各シフト入力とシフト出力と前記
直列信号端子との間の相互接続を切換える接続回路とを
設けて成るアイソレーション用集積回路。 - （２）特許請求の範囲第１項記載のアイソレーション用
集積回路において、 前記直列信号端子は複数の直列入力信号端子と複数の直
列出力信号端子とより成ることを特徴とするアイソレー
ション用集積回路。 - （３）特許請求の範囲第１項記載のアイソレーション用
集積回路において、 前記アドレス端子に接続されたデコーダを設け、 前記接続回路は更に前記デコーダと前記データ端子に接
続され、前記デコーダ出力に応答して前記データ端子に
与えられた信号により前記相互接続の設定を行なうこと
を特徴とするアイソレーション用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5554885A JPS61214622A (ja) | 1985-03-19 | 1985-03-19 | アイソレ−シヨン用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5554885A JPS61214622A (ja) | 1985-03-19 | 1985-03-19 | アイソレ−シヨン用集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61214622A true JPS61214622A (ja) | 1986-09-24 |
| JPH0473169B2 JPH0473169B2 (ja) | 1992-11-20 |
Family
ID=13001757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5554885A Granted JPS61214622A (ja) | 1985-03-19 | 1985-03-19 | アイソレ−シヨン用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214622A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005018094A1 (ja) * | 2003-08-18 | 2005-02-24 | Rohm Co., Ltd | 半導体集積回路装置 |
-
1985
- 1985-03-19 JP JP5554885A patent/JPS61214622A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005018094A1 (ja) * | 2003-08-18 | 2005-02-24 | Rohm Co., Ltd | 半導体集積回路装置 |
| US7256618B2 (en) | 2003-08-18 | 2007-08-14 | Rohm Co., Ltd. | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0473169B2 (ja) | 1992-11-20 |
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