KR100239445B1 - 디스플레이 소자의 데이터 구동 회로 - Google Patents

Abstract

본 발명은 소비 전력을 감소시킬 수 있도록한 디스플레이 소자의 데이터 구동 회로에 관한 것으로, 데이터 입력 동작이 이루어지지 않은 경우 CLK 01 포트 또는 CLK 02 포트의 입력에 따라 동작 클럭을 선택적으로 공급 또는 차단하는 클럭 인에이블부와, 상기의 클럭 인에이블부의 출력 신호에 따라 k 비트만큼 데이터를 시프트하여 출력하는 업/다운 시프트 레지스터와, 상기 업/다운 시프트 레지스터의 출력되는 n+1 비트의 데이터를 DIR신호에 의해 k만큼 레벨 시프트시켜 출력하는 복수개의 레벨 시프트레지스터와, 상기 레벨 시프트레지스터에서 로딩된 데이터를 래치 인에이블 신호에 의해 래치하여 출력하는 복수개의 m-채널의 래치부를 포함하여 구성된다.

Description

디스플레이 소자의 데이터 구동 회로{Data Driver Circuit for Display device}

본 발명은 PDP(Plasma Display Pannel)소자의 구동 회로에 관한 것으로, 특히 소비 전력을 감소시킬 수 있도록한 디스플레이 소자의 데이터 구동 회로에 관한 것이다.

이하, 첨부된 도면을 참고하여 종래 기술의 PDP 소자의 데이터 구동 회로에 관하여 설명하면 다음과 같다.

도 1은 종래 기술의 PDP의 부분 구성 블록도이고, 도 2는 종래 기술의 PDP의 데이터 드라이버 구성 블록도이다.

먼저, PDP 모듈은 데이터 및 게이트 구동 신호를 입력받아 영상을 표시하는 PDP 패널(1)과, 상기의 PDP 패널(1)의 주변에 위치하여 상기의 PDP 패널(1)의 각각의 화소에 데이터 신호를 인가하는 데이타 드라이버(2)들과, 상기의 PDP 패널(1)의 각각의 화소 선택 신호를 인가하는 스캔 드라이버(3)들로 크게 구성된다.

첫 번째 데이터 드라이버(2)에는 n+1 비트의 데이터가 입력되고 그 첫 번째 데이터 드라이버(2)의 출력이 두 번째 데이터 드러이버(2)의 입력이된다.

그리고 각각의 데이터 드라이버(2)들에는 클럭 신호가 공통으로 입력되고 래치 인에이블(LE) 포트는 서로 묶여있다.

상기와 같은 PDP 모듈에서 데이터 드라이버(2)의 상세 구성은 도 2에서와 같다.

각각의 데이터 드라이버(2)는 입력되는 n+1 비트의 데이터를 DIR신호에 의해 k만큼 레벨 시프트시켜 출력하는 복수개의 레벨 시프트레지스터(4)와, 상기 레벨 시프트레지스터(4)에 의해 시프트된 데이터를 래치 인에이블 신호에 의해 래치하여 출력하는 복수개의 m-채널의 래치부(5)를 포함하여 구성된다. 데이터 드라이버(2)에 구성되는 m-채널의 래치부(5)에서 m = (n+1)*k 로 구성된다. 여기서 k는 레벨 시프트 레지스터(4)의 시프트되는 수를 나타낸다.

상기와 같이 구성된 종래 기술의 디스플레이 소자의 데이터 구동 회로는 n+1 비트의 데이터를 인아웃하는 인아웃 포트( INOUT PORT)가 양쪽으로 있고 이들은 양방향성을 갖는다.

이 양방향성 포트들은 DIR 신호에 의해 입력으로 사용될것인지 출력으로 사용될것인지를 결정하게 된다.

예를들어, INOUT 01 데이터 포트가 입력으로 사용될 경우에는 입력된 데이터들은 k개의 시프트 레지스터를 거쳐서 INOUT 02 포트로 출력되고 이 데이터들은 다음 데이터 드라이버의 INOUT 01 포트로 들어간다.

상기와 같은 동작을 하여 PDP 패널(1)에, 인가되는 데이터들은 각각의 데이터 드라이버(2)들로 입력된다.

상기와 같이 구성된 종래 기술의 디스플레이 소자의 데이터 구동회로의 데이터 입력 동작은 다음과 같다.

각각의 데이터 드라이버(2)의 데이터 전송은 직렬 전송 방식으로 이루어지고 있고, 제일 뒷단의 데이터 드라이버(2)로의 입력이 끝까지 전달되어야 한다.

데이터 드라이버(2)로 입력된 데이터는 INOUT 01 포트를 통하여 입력된 데이터는 n+1 비트의 데이터는 n+1개의 k 레벨 시프트레지스터(4)를 거쳐 INOUT 02 포트로 출력된다.

제일 마지막단의 데이터 드라이버까지의 데이터 전송은 모두 같은 방식으로 이루어지며 데이터의 전송이 완료되면 m 채널의 래치부(5)에서 각 데이터 드라이버(2)들의 레벨 시프트레지스터(4)들의 출력값들을 래치하여 출력으로 내보내게 된다.

m 채널의 래치부(5)에서 래치 동작은 래치 인에이블(Latch Enable)신호에 의해서 래치 인에이블되어 수행된다.

래치부(5)에서 데이터의 래치 동작이 완료되면 INOUT 01 포트를 통하여 새로운 데이터가 입력되고 레벨 시프트레지스터(4)를 거쳐 INOUT 02 포트를 통하여 전달된다.

이때, k 레벨 시프트 레지스터(4)의 시프트 방향은 DIR 포트의 입력값에 의해 결정되고, 이는 데이터 흐름의 방향을 의미한다.

이와 같은 종래 기술의 디스플레이 소자의 데이터 구동 회로는 모든 데이터 드라이버의 클럭이 같이 묶여 있어 데이터를 아직 전송 받지 못한 상태에서도 모든 데이터 드라이버에는 클럭 이 입력되고 있어 파워를 불필요하게 소비시키고 있는 문제점이 있다.

본 발명은 이와 같은 종래 기술의 디스플레이 소자의 데이터 구동 회로의 문제점을 해결하기 위하여 안출한 것으로, 불필요한 파워 소비를 억제하여 효율적으로 소비 전력을 줄일 수 있도록한 디스플레이 소자의 데이터 구동 회로를 제공하는데 그 목적이 있다.

도 1은 종래 기술의 PDP의 부분 구성 블록도

도 2는 종래 기술의 PDP의 데이터 드라이버 구성 블록도

도 3은 본 발명에 따른 PDP의 부분 구성 블록도

도 4는 본 발명에 따른 PDP의 데이터 드라이버 구성 블록도

도 5는 본 발명에 따른 PDP의 클럭 인에이블 블록의 구성도

도면의 주요 부분에 대한 부호의 설명

30. PDP 패널 31. 데이터 드라이버

32. 클럭 인에이블부 33. 업/다운 시프트 레지스터

34. 레벨 시프트레지스터 35. 래치부

36a,36b.36c. 인버터 37. D 플립 플롭

소비 전력을 효율적으로 줄일 수 있도록한 본 발명의 디스플레이 소자의 데이터 구동 회로는 데이터 입력 동작이 이루어지지 않은 경우 CLK 01 포트 또는 CLK 02 포트의 입력에 따라 동작 클럭을 선택적으로 공급 또는 차단하는 클럭 인에이블부와, 상기의 클럭 인에이블부의 출력 신호에 따라 k 비트만큼 데이터를 시프트하여 출력하는 업/다운 시프트 레지스터와, 상기 업/다운 시프트 레지스터의 출력되는 n+1 비트의 데이터를 DIR신호에 의해 k만큼 레벨 시프트시켜 출력하는 복수개의 레벨 시프트레지스터와, 상기 레벨 시프트레지스터에서 로딩된 데이터를 래치 인에이블 신호에 의해 래치하여 출력하는 복수개의 m-채널의 래치부를 포함하여 구성되는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명의 디스플레이 소자의 데이터 구동 회로에 관하여 설명 하면 다음과 같다.

도 3은 본 발명에 따른 PDP의 부분 구성 블록도이고, 도 4는 본 발명에 따른 PDP의 데이터 드라이버 구성 블록도이다. 그리고 도 5는 본 발명에 따른 PDP의 클럭 인에이블 블록의 구성도이다.

본 발명의 데이터 구동 회로의 구성은 다음과 같다.

먼저, PDP 모듈은 데이터 및 게이트 구동 신호를 입력받아 영상을 표시하는 PDP 패널(30)과, 상기의 PDP 패널(30)의 주변에 위치하여 상기의 PDP 패널(30)의 각각의 화소에 데이터 신호를 인가하는 데이타 드라이버(32)들과, 상기의 PDP 패널(30)의 각각의 화소 선택 신호를 인가하는 스캔 드라이버들로 크게 구성된다.

상기와 같은 데이터 드라이버(32)의 상세 구성은 다음과 같다.

각각의 데이터 드라이버(32)는 데이터 입력 동작이 이루어지지 않은 경우 CLK 01 포트 또는 CLK 02 포트의 입력에 따라 동작 클럭을 선택적으로 공급 또는 차단하는 클럭 인에이블부(32)와, 상기의 클럭 인에이블부(32)의 출력 신호에 따라 k 비트만큼 데이터를 업 또는 다운하여 출력하는 업/다운 시프트 레지스터(33)와, 상기 업/다운 시프트 레지스터(33)의 출력되는 n+1 비트의 데이터를 DIR신호에 의해 k만큼 레벨 시프트시켜 출력하는 복수개의 레벨 시프트레지스터(34)와, 상기 레벨 시프트레지스터(34)에 의해 시프트된 데이터를 래치 인에이블 신호에 의해 래치하여 출력하는 복수개의 m-채널의 래치부(35)를 포함하여 구성된다. 데이터 드라이버(31)에 구성되는 m-채널의 래치부(35)에서 m = (n+1)*k 로 구성된다. 여기서 k는 레벨 시프트 레지스터(34)의 시프트되는 수를 나타낸다.

상기와 같이 구성된 본 발명의 디스플레이 소자의 데이터 구동 회로는 n+1 비트의 데이터를 인아웃하는 인아웃 포트(INOUT PORT)가 양쪽으로 있고 이들은 양방향성을 갖는다.

이 양방향성 포트들은 DIR(Direction)신호에 의해 입력으로 사용될것인지 출력으로 사용될것인지를 결정하게 된다. 데이터 드라이버(31)는 데이터 로딩 및 데이터 드라이빙시에 방향성(left,right)을 갖는데, DIR 신호가 이를 결정하게된다.

그리고 클럭 인에이블부(32)의 출력 신호에 의해 클럭 인에이블되어진 데이터 드라이버(31)는 래치 인에이블(LE) 신호에 의해 다시 디져블(Disable)된다.

상기의 클럭 인에이블부(32)의 구성은 도 5에서와 같다.

먼저, 양방향의 클럭 포트(CLK 01)(CLK 02)들의 신호를 반전하는 인버터들(36a)(36b)과, 동작 클럭(CLK)에 의해 트리거링되고 래치 인에이블(LE)신호에 의해 리셋되어 입력 데이터를 래치 출력하는 D 플립 플롭(37)과, 상기 D 플립 플롭(37)의 출력 신호를 반전하는 인버터(36c)와, 소오스가 전원 전압 단자에 연결되고 게이트에 D 플립 플롭(37)의 출력 신호가 입력되는 제 1 pMOS 트랜지스터와, 상기 제 1 pMOS 트랜지스터에 직렬 연결되고 게이트에 동작 클럭(CLK)이 입력되는 제 2 pMOS 트랜지스터와, 상기 제 2 pMOS 트랜지스터의 드레인과 회로 출력 단자에 공통으로 연결되어 게이트에 동작 클럭(CLK)이 인가되는 제 1 nMOS 트랜지스터와, 상기의 제 1 nMOS 트랜지스터에 직렬 연결되어 소오스가 접지 전압 단자에 연결되고 인버터(36c)에 의해 반전된 D 플립 플롭(37)의 출력 신호가 게이트에 인가되는 제 2 nMOS 트랜지스터로 구성된다.

이와 같은 본 발명의 데이터 구동 회로의 구동 동작은 다음과 같이 이루어진다.

본 발명의 데이터 구동 회로는 데이터 드라이버(31)에서 아직 데이터의 전송이 이루어지지 않고 있는 블록에 대해서는 클럭의 공급을 차단하는 것으로 두 개의 CLK 입력 포트를 통한 CLK 01, CLK 02에 따라 클럭 인에이블부(32)에서 클럭의 입력을 제어하게 된다. 상기의 CLK 01은 데이터의 입출력이 왼쪽으로로 이루어지도록하는 클럭 신호이고, CLK 02는 데이터의 입출력이 오른쪽으로 이루어지도록 하는 클럭 신호이다.

반도체 소자에서는 기본적으로 클럭이 공급될 때 전력 소모가 많이 발생하는데, 이는 동작 클럭에 동기되어 ‘0’또는‘1’로 상태의 변화가 일어나기 때문이다. 그러므로 상기의 클럭 인에이블부(32)에서 데이터의 입력 동작이 이루어지지 않는 블록에 대해서는 동작 클럭을 공급하지 않아 불필요한 전력 소비를 줄인다.

데이터 드라이버(31)내에서는 레벨 시프트레지스터(34)에서 k번의 데이터 시프트가 이루어진후에 INOUT 02 포트를 통하여 데이터가 출력되므로 같은 k번의 시프터(또는 k-2번의 시프트레지스터를 이용하여 데이터의 전달전에 클럭이 입력되게 한다.)를 통하여 다음 데이터 드라이버(31)에 클럭을 인에이블 시킨다.

인에이블된 클럭은 래치부(35)에 입력되는 래치 인에이블 신호에 의해 다시 디져블된다.

이와 같은 본 발명의 디스플레이 소자의 구동 회로는 각각의 데이터 드라이버에 동작 클럭이 입력되어도 데이터가 입력되지 않으면 클럭 인에이블부(D 플립 플롭)만 동작하게되어 소비 전력을 줄이는 효과가 있다.

Claims (4)

1. 영상을 표시하는 PDP 패널에 데이터 신호를 인가하는 데이타 드라이버를 포함하는 디스플레이 소자에 있어서,

   양방향의 클럭 포트(CLK 01)(CLK 02)들의 신호를 반전하는 인버터들, 동작 클럭(CLK)에 의해 트리거링되고 래치 인에이블(LE)신호에 의해 리셋되어 입력 데이터를 래치 출력하는 D 플립 플롭의 출력 신호를 반전하는 인버터, 소오스가 전원 전압단자에 연결되고 게이트에 D 플립 플롭의 출력 신호가 입력되는 제 1 pMOS 트랜지스터, 상기 제 1 pMOS 트랜지스터에 직렬 연결되고 게이트에 동작 클럭(CLK)이 입력되는 제 2 pMOS 트랜지스터, 상기 제 2 pMOS 트랜지스터의 드레인과 회로 출력단자에 공통으로 연결되어 게이트에 동작 클럭(CLK)이 인가되는 제 1 nMOS 트랜지스터, 상기의 제 1 nMOS 트랜지스터에 직렬 연결되어 소오스가 접지 전압 단자에 연결되고 인버터에 의해 반전된 D 플립 플롭의 출력 신호가 게이트에 인가되는 제 2 nMOS 트랜지TM터를 포함하고 구성되어 데이터 입력 동작이 이루어지지 않은 경우 CLK 01 포트 또는 CLK 02 포트의 입력에 따라 동작 클럭을 선택적으로 공급 또는 차단하는 클럭 인에이블부와,

   상기의 클럭 인에이블부의 출력 신호에 따라 k 비트만큼 데이터를 시프트하여 출력하는 업/다운 시프트 레지스터와,

   상기 업/다운 시프트 레지스터의 출력되는 n+1 비트의 데이터를 DIR신호에 의해 k만큼 레벨 시프트시켜 출력하는 복수개의 레벨 시프트레지스터와,

   상기 레벨 시프트레지스터에서 로딩된 데이터를 래치 인에이블 신호에 의해 래치하여 출력하는 복수개의 m-채널의 래치부를 포함하여 구성되는 것을 특징으로 하는 디스플레이 소자의 구동 회로.
2. 제 1 항에 있어서, 데이터 드라이버에 구성되는 m-채널의 래치부에서 m의 크기는 (n+1)*k (k는 레벨 시프트 레지스터의 시프트되는 수)인 것을 특징으로 하는 디스플레이 소자의 구동 회로.
3. 제 1 항에 있어서, 각각의 데이터 드라이버는 n+1 비트의 데이터를 인아웃하는 인아웃 포트(INOUT PORT)가 양쪽으로 구성되는 것을 특징으로 하는 디스플레이 소자의 구동 회로.
4. 제 1 항에 있어서, 클럭 인에이블부의 출력 신호에 의해 클럭 인에이블되어진 데이터 드라이버는 래치 인에이블(LE) 신호에 의해 다시 디져블(Disable)상태로되어 동작 클럭이 차단되는 것을 특징으로 하는 디스플레이 소자의 구동 회로.

Images