KR20000002858A - 소오스 드라이버 아이시의 전원 세이빙 회로 - Google Patents

Abstract

본 발명은 소오스 드라이버 IC 내의 쉬프트 레지스터 블록에 공급되는 클럭을 제어하여 전력 소모를 줄일 수 있게 하는 소오스 드라이버 아이시의 전원 세이빙 회로에 관한 것으로, RE＿CLK과 LE＿CLK을 콘트롤하고 이를 출력하는 제 1콘트롤블록과, 상기 콘트롤블록에서 출력되어 나오는 RE＿CLK과 LE＿CLK을 나누어 공급하는 좌측 쉬프트 레지스터 블록 및 우측 쉬프트 레지스터 블록과, 상기 좌,우측 쉬프트 레지스터 블록을 콘트롤하기 위한 제 2콘트롤블록을 포함하는 것을 그 특징으로 한다.

이상에서와 같이 본 발명은, 적어도 64개의 쉬프트 레지스터 블록을 32개씩 두 개의 좌,우측 쉬프트 레지스터 블록으로 나누어 위치시키고 그에 필요한 만큼만 쉬프트 레지스터 블록에 클럭을 나누어 공급해 주므로써 많은 전력 소모를 줄이는 효과가 제공된다.

Description

소오스 드라이버 아이시의 전원 세이빙 회로

본 발명은 TFT(Thin Film Transistor) LCD구동용 소오스 드라이버 아이시(Source Driver IC)의 전원 세이빙(Power Saving)회로에 관한 것으로, 특히 소오스 드라이버 IC내의 쉬프트 레지스터 블록에 공급되는 클럭을 제어하여 전력 소모를 줄일 수 있게 하는 소오스 드라이버 아이시의 전원 세이빙 회로에 관한 것이다.

도 1은 종래의 소오스 드라이버 IC내의 채널 블록 구성도를 나타낸 도면이고,도 2는 종래의 쉬프트 레지스터 블록 구성도를 나타낸 클럭 사용 예시도이다.

도 1에 따르면, 소오스 드라이버 IC는 다수개의 쉬프트 레지스터(1∼64)와, 상기 1개의 쉬프트 레지스터에 의해 제어되는 6채널과, 그리고 OUT1∼OUT384 채널로 구성된다.

이와 같이 구성된 종래의 소오스 드라이버 IC는 도 2에 도시한 업(UP)신호에 따라 쉬프트 레지스터 블록(10),(30)이 좌로 이동할 것인지 아니면 우로 이동할 것인지가 결정되어 지고, 따라서 도 3에 도시한 클럭(CLK)은 64개의 쉬프트 레지스터와 모두 연결되어 있다. 이와 같이 종래의 소오스 드라이버 IC내의 클럭은 64개의 쉬프트 레지스터에 모두 연결되어 있으므로 상기 쉬프트 레지스터는 1번부터 64번 까지 순차적으로 동작하게 된다. 즉, 1번 쉬프트 레지스터가 동작할때에도 2번에서 63번 까지의 쉬프트 레지스터에도 클럭 신호가 인가되어 쉬프트 레지스터가 동작하게 된다. 이와 같이 종래의 소오스 드라이버 IC는 동작하지 않은 쉬프트 레지스터에도 클럭 신호가 인가되어 쉬프트 레지스터가 동작됨에 따라 많은 전력을 소모시키는 문제점이 있다.

본 발명은 상기와 같은 종래의 문제점을 해결하고자 이루어진 것으로서, 그 목적은 64개의 쉬프트 레지스터 블록을 32개씩 두 개의 좌,우측 쉬프트 레지스터 블록으로 나누어 위치시킴으로서 쉬프트 레지스터 블록에 필요한 만큼만 클럭을 공급해 주므로서 많은 전력 소모를 줄일 수 있게 한 것이다.

상기의 목적을 달성하고자 본 발명은, RE＿CLK과 LE＿CLK을 콘트롤하고 이를 출력하는 제 1콘트롤블록과, 상기 콘트롤블록에서 출력되어 나오는 RE＿CLK과 LE＿CLK을 나누어 공급하는 좌측 쉬프트 레지스터 블록 및 우측 쉬프트 레지스터 블록과, 상기 좌,우측 쉬프트 레지스터 블록을 콘트롤하기 위한 제 2콘트롤블록을 포함하는 것을 그 특징으로 한다.

바람직하게, 상기 64개의 쉬프트 레지스터 블록을 32개씩 좌,우측으로 나누어 위치시킨 것을 그 특징으로 한다.

바람직하게, 상기 좌측 쉬프트 레지스터는 RE＿CLK을 공급하고, 우측 쉬프트 레지스터는 LE＿CLK을 각각 공급시키는 것을 그 특징으로 한다.

바람직하게, 상기 제 1콘트롤블록은 RE＿CLK와 LE＿CLK을 반전시키는 제 1인버터와, 업신호를 반전시키는 제 2인버터와, 상기 업신호에 따라 스트레이트 또는 크로스로 출력할 것인지 결정하는 디플립플롭과, 상기디플립플롭의 Q와 QB로 출력되어 나오는 RE＿CLK와 LE＿CLK을 좌측 또는 우측방향으로 출력하는 멀티플렉스와, 상기 멀티플렉스로 출력되어 나오는 RE＿CLK와 LE＿CLK을 논리화하는 제 1논리합소자 및 제 2논리합소자로 구성된다.

도 1은 종래의 소오스 드라이버 IC내의 채널 블록 구성도를 나타낸 도면.

도 2는 종래의 쉬프트 레지스터 블록 구성도를 나타낸 클럭 사용 예시도.

도 3은 종래의 업(UP)파형과 클럭(CLK)파형을 나타낸 도면.

도 4는 본 발명의 쉬프트 레지스터 블록 구성도를 나타낸 도면.

도 5는 본 발명에서의 설명을 위한 신호 파형도.

도 6은 도 4에서의 제 1콘트롤 블록을 구체적으로 도시한 회로도.

도 7은 업(UP)신호에 따라 생성된 신호 파형도.

도 8은 시물레이션 도표이다.

*도면의 주요 부분에 사용된 부호의 설명*

100:제 1콘트롤블록 200,300:쉬프트 레지스터 블록

400:제 2콘트롤블록 INT₁:제 1인버터

INT₂:제 2인버터 FF:디플립플롭

MUX:멀티플렉스 AND₁:제 1논리합소자

AND₂:제 2논리합소자

이 바람직한 실시예를 통해 본 발명의 목적, 특징 및 이점을 보다 잘 이해할 수 있게 된다.

이하, 첨부한 도면을 참조하여 본 발명에의한 피디피의 구동 방법 및 장치의 바람직한 실시예를 상세히 설명하기로 한다.

도 4는 본 발명의 쉬프트 레지스터 블록 구성도를 나타낸 도면이고, 도 5는 본 발명에서의 설명을 위한 신호 파형도이다.

도 4에 따르면, RE＿CLK과 LE＿CLK을 콘트롤하고 이를 출력하는 제 1콘트롤블록(100)과, 상기 콘트롤블록에서 출력되어 나오는 RE＿CLK과 LE＿CLK을 나누어 공급하는 좌측 쉬프트 레지스터 블록(200) 및 우측 쉬프트 레지스터 블록(300)과, 상기 좌,우측 쉬프트 레지스터 블록을 콘트롤하기 위한 제 2콘트롤블록(400)을 포함하여 구성된다.

도 6은 도 4에서의 제 1콘트롤 블록을 구체적으로 도시한 회로도이고, 도 7은 업(UP)신호에 따라 생성된 신호 파형도이고, 도 8은 시뮬레이션(Simulation)도표이다. 도 6에 따르면, 상기 제 1콘트롤블록(100)은 RE＿CLK와 LE＿CLK을 반전시키는 제 1인버터(INT₁)와, 업(UP)신호를 반전시키는 제 2인버터(INT₂)와, 상기 업신호에 따라 스트레이트 또는 크로스로 출력할 것인지 결정하는 디플립플롭(FF)과, 상기 디플립플롭의 Q와 QB로 출력되어 나오는 RE＿CLK와 LE＿CLK을 좌측 또는 우측방향으로 출력하는 멀티플렉스(MUX)와, 상기 멀티플렉스로 출력되어 나오는 RE＿CLK와 LE＿CLK을 논리화하는 제 1논리합소자(AND₁) 및 제 2논리화소자(AND₂)를 포함하여 구성된다.

이와 같이, 구성된 본 발명의 작용효과를 바람직한 실시예를 통해 상세히 설명하기로 한다.

먼저, 도 4에서와 같이 소오스 드라이버IC 내부에는 쉬프트 레지스터가 64개로 구성되어 있고, 칩 센터(chip center)에 있는 제 2콘트롤블록(400)을 증심으로 좌측 쉬프트 레지스터 블록(200)32개와 우측 쉬프트 레지스터 블록(300)32개가 각각 나누어 위치되어 있다.

즉, 제 2콘트롤블록(400)을 중심으로 좌측 32개의 쉬프트 레지스터 블록(200)은 RE＿CLK로 클럭(clock)을 인에이블시키고, 우측 32개의 쉬프트 레지스터 블록(300)은 LE＿CLK로 클럭을 인에이블시킨다.

그럼 여기서, RECLK와 LECLK의 생성과정을 도 6을 참조하여 설명하기로 한다.

먼저, 쉬프트 레지스터의 방향을 결정하는 업(UP)신호에 따라 디플립플롭(FF)의 출력Q와 QB가 스트레이트(Straight)로 출력할 것인지 아니면 크로스(cross)로 출력할 것인지를 결정한다.

즉, 도 8의 시물레이션 도표에서와 같이 UP=1인 경우는 디플립플롭(FF)의 출력 Q와 CLK을 논리합소자(AND₁)에 의해 논리화되어 RE＿CLK를 생성하고, 또한 디플립플롭(FF)의 출력 QB와 CLK를 논리합소자(AND₂)에 의해 논리화되어 LE＿CLK를 생성한다.

한편 UP=0인 경우는 (QB·CLK)=RE＿CLK 이고, (Q·CLK)=LE＿CLK이다. 그리고 Cnt＿CLK 신호는 쉬프트 레지스터 클럭의 반 만큼 즉, 32클럭 후 변화시키는 신호로서 RE＿CLK와 LE＿CLK의 신호를 각각 생성해 주기 위해 사용한다.

즉, Cnt＿CLK 이 쉬프트 레지스터 클럭 32개 만큼은 하이를 유지하고, 그 이후 32개 클럭 만큼은 로우로 유지하게 된다.

만약, Cnt＿CLK=하이(High)이면 디플립플롭(FF)의 출력 Q=하이, QB=로우가 된다. 업(UP)신호에 따라 UP=1이면 RE＿CLK만 출력되고, LE＿CLK는 로우만을 유지하게 된다. 만약, UP=0이면 LE＿CLK만 출력되고, RE＿CLK는 로우만을 유지하게 된다.

이와 반대로 Cnt＿CLK=로우(Low)이고 UP=1일때는 LE＿CLK만 출력되고, RE＿CLK는 로우만을 유지한다. 만약 Cnt＿CLK=로우이고 UP=0일때는 RE＿CLK만 출력되고, LE＿CLK는 로우만을 유지된다. 그리고 RE＿CLK와 LE＿CLK를 생성하기 위해 필요한 Cnt＿CLK 신호를 카운터 또는 외부 패드(pad)신호로 처리하게 되는 것이다.

이상에서와 같이, 본 실시 예에서는, 64개의 쉬프트 레지스터 블록을 32개씩 두 개의 좌,우측 쉬프트 레지스터 블록으로 나누어 위치시킴으로서 쉬프트 레지스터 블록에 필요한 만큼만 클럭을 나누어 공급하는 것이 가능하다.

상술한 설명으로부터 분명한 것은, 본 발명의 소오스 드라이버 아이시의 전원 세이빙 회로에 의하면, 적어도 64개의 쉬프트 레지스터 블록을 32개씩 두 개의 좌,우측 쉬프트 레지스터 블록으로 나누어 위치시키고 그에 필요한 만큼만 쉬프트 레지스터 블록에 클럭을 나누어 공급해 주므로써 많은 전력 소모를 줄이는 효과가 있다는 것이다.

Claims (5)

1. RE＿CLK과 LE＿CLK을 콘트롤하고 이를 출력하는 제 1콘트롤블록과;

   상기 콘트롤블록에서 출력되어 나오는 RE＿CLK과 LE＿CLK을 나누어 공급하는 좌측 쉬프트 레지스터 블록 및 우측 쉬프트 레지스터 블록과;

   상기 좌,우측 쉬프트 레지스터 블록을 콘트롤하기 위한 제 2콘트롤블록을 포함하는 것을 특징으로 하는 소오스 드라이버 아이시의 전원 세리빙 회로.
2. 제 1항에 있어서, 상기 적어도 64개의 쉬프트 레지스터 블록을 32개씩 좌,우측으로 나누어 위치시킨 것을 특징으로 하는 소오스 드라이버 아이시의 전원 세이빙 회로.
3. 제 1항에 있어서, 상기 좌측 쉬프트 레지스터는 RE＿CLK을 공급하고, 우측 쉬프트 레지스터는 LE＿CLK을 각각 공급시키는 것을 특징으로 하는 소오스 드라이버 아이시의 전원 세이빙 회로.
4. 제 1항에 있어서, 상기 제 1콘트롤블록은,

   RE＿CLK와 LE＿CLK을 반전시키는 제 1인버터와;

   업신호를 반전시키는 제 2인버터와;

   상기 업신호에 따라 스트레이트 또는 크로스로 출력할 것인지 결정하는 디플립플롭과;

   상기디플립플롭의 Q와 QB로 출력되어 나오는 RE＿CLK와 LE＿CLK을 좌측 또는 우측방향으로 출력하는 멀티플렉스와;

   상기 멀티플렉스로 출력되어 나오는 RE＿CLK와 LE＿CLK을 논리화하는 제 1논리합소자 및 제 2논리합소자를 포함하는 것을 특징으로 하는 소오스 드라이버 아이시의 전원 세이빙 회로.
5. 제 1항에 있어서, 상기 RE＿CLK와 LE＿CLK를 생성하기 위해 필요한 Cnt＿CLK 신호를 카운터 또는 외부 패드신호로 처리하도록 한 것을 특징으로 하는 소오스 드라이버 아이시의 전원 세이빙 회로.