JPH1138943A - 液晶駆動回路 - Google Patents
液晶駆動回路Info
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- JPH1138943A JPH1138943A JP19829197A JP19829197A JPH1138943A JP H1138943 A JPH1138943 A JP H1138943A JP 19829197 A JP19829197 A JP 19829197A JP 19829197 A JP19829197 A JP 19829197A JP H1138943 A JPH1138943 A JP H1138943A
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Abstract
(57)【要約】
【課題】 マトリクス型液晶表示装置の駆動回路を構成
するシフトレジスタ及びデータレジスタ等を接続する信
号線が、多階調化に伴って増加するため、１出力当たり
の信号線の配線スペースか大きくなり、チップサイズが
増大される。 【解決手段】 マトリクス型多階調液晶表示装置の駆動
回路において、同一のクロック信号により制御される複
数のシフトレジスタ１１，１２と、Ｍビットの階調表示
データが上位Ｋビットと下位Ｌビット（Ｍ＝Ｋ＋Ｌ）と
して分割された複数のデータレジスタ及びラッチ回路１
３〜１６と、これらデータレジスタ及びラッチ回路の出
力に基づいて階調電圧を出力するデコーダ及びアナログ
スイッチ１７を備える。シフトレジスタ１１，１２とデ
ータレジスタ及びラッチ回路１３〜１６を、デコーダ及
びアナログスイッチ１７の両側に配置することが可能と
なり、１出力における幅方向の配線本数を低減して幅寸
法が低減でき、チップサイズを縮小化する。
するシフトレジスタ及びデータレジスタ等を接続する信
号線が、多階調化に伴って増加するため、１出力当たり
の信号線の配線スペースか大きくなり、チップサイズが
増大される。 【解決手段】 マトリクス型多階調液晶表示装置の駆動
回路において、同一のクロック信号により制御される複
数のシフトレジスタ１１，１２と、Ｍビットの階調表示
データが上位Ｋビットと下位Ｌビット（Ｍ＝Ｋ＋Ｌ）と
して分割された複数のデータレジスタ及びラッチ回路１
３〜１６と、これらデータレジスタ及びラッチ回路の出
力に基づいて階調電圧を出力するデコーダ及びアナログ
スイッチ１７を備える。シフトレジスタ１１，１２とデ
ータレジスタ及びラッチ回路１３〜１６を、デコーダ及
びアナログスイッチ１７の両側に配置することが可能と
なり、１出力における幅方向の配線本数を低減して幅寸
法が低減でき、チップサイズを縮小化する。
Description
【０００１】
【発明の属する技術分野】本発明はマトリクス型液晶表
示装置の液晶駆動回路に関し、特に多階調表示を実現す
るための液晶駆動回路に関する
示装置の液晶駆動回路に関し、特に多階調表示を実現す
るための液晶駆動回路に関する
【０００２】
【従来の技術】従来、この種の液晶駆動回路は、特開昭
６３−３０４２２９号公報に示されるように、液晶表示
装置を多階調表示することを目的として用いられてい
る。図５は、従来の液晶駆動回路の一例を示すブロック
図である。クロック信号ＣＬＫにより制御されるシフト
レジスタ２１と、このシフトレジスタ２１の各段の出力
によって制御されてｍビットの映像データを並列に保持
するデータレジスタ２２と、ラッチパルス信号ＬＰによ
って、映色データが一括に転送されかつ保持されるラッ
チ回路２３と、前記ｍビットの映像データをデコードす
るデコーダ２４と、このデコーダ２４の出力に基づいて
階調電圧発生回路２６から入力される２m 個の階調電圧
を選択するためのアナログスイッチ２５とを備えてい
る。
６３−３０４２２９号公報に示されるように、液晶表示
装置を多階調表示することを目的として用いられてい
る。図５は、従来の液晶駆動回路の一例を示すブロック
図である。クロック信号ＣＬＫにより制御されるシフト
レジスタ２１と、このシフトレジスタ２１の各段の出力
によって制御されてｍビットの映像データを並列に保持
するデータレジスタ２２と、ラッチパルス信号ＬＰによ
って、映色データが一括に転送されかつ保持されるラッ
チ回路２３と、前記ｍビットの映像データをデコードす
るデコーダ２４と、このデコーダ２４の出力に基づいて
階調電圧発生回路２６から入力される２m 個の階調電圧
を選択するためのアナログスイッチ２５とを備えてい
る。
【０００３】
【発明が解決しようとする課題】このような従来の多階
調表示用の液晶駆動回路は、階調電圧を得るための回路
ブロック数が多いため、表示階調数の増加に伴って回路
規模が増大される。このため、液晶駆動回路を半導体集
積回路で実現する場合に、１チップに配置される出力数
に制限が生じる。すなわち、製造装置の制限から半導体
集積回路のチップサイズの最大長Ｌmax が先に決められ
るため、この最大長Ｌmax に対し出力数ｎを配置する場
合には、１出力当たりの最大長ＬａがＬａ＝Ｌmax ／ｎ
から求められる。ところが、表示階調教が増加すると、
配線やトランジスタ等の数が増え、１出力当たりの長さ
Ｌａが増加するため、前記した１チップに配置できる出
力敦ｎが低減されることになり、増加された表示階調数
に対応したチップを実現することができなくなる。
調表示用の液晶駆動回路は、階調電圧を得るための回路
ブロック数が多いため、表示階調数の増加に伴って回路
規模が増大される。このため、液晶駆動回路を半導体集
積回路で実現する場合に、１チップに配置される出力数
に制限が生じる。すなわち、製造装置の制限から半導体
集積回路のチップサイズの最大長Ｌmax が先に決められ
るため、この最大長Ｌmax に対し出力数ｎを配置する場
合には、１出力当たりの最大長ＬａがＬａ＝Ｌmax ／ｎ
から求められる。ところが、表示階調教が増加すると、
配線やトランジスタ等の数が増え、１出力当たりの長さ
Ｌａが増加するため、前記した１チップに配置できる出
力敦ｎが低減されることになり、増加された表示階調数
に対応したチップを実現することができなくなる。
【０００４】例えば、図５の駆動回路を８ビットの階調
表示データで構成される回路とした場合に、そのチップ
レイアウトは図２（ｃ）に示すように、前記デコーダ２
４及びアナログスイッチ２５で構成されるデコーダ及び
アナログスイッチ領域部Ｂに対して８ビット分の前記デ
ータレジスタ２２及びラッチ回路２３で構成されるデー
タレジスタ及びラッチ回路領域部Ａ０を配置し、これら
をシフトレジスタ２１に信号線で接続した構成とされ
る。このため、各ビットのデータレジスタ及びラッチ回
路領域部Ａ０とデコーダ及びアナログスイッチ領域部Ｂ
とを接続する信号線を配設するための領域を確保する必
要があり、そのために回路の幅寸法Ｗ４の低減には制限
を受ける。この幅寸法Ｗ４が、前記した１出力当たりの
最大長Ｌａに対応するため、Ｌmax が制限を受ける場合
には、出力数ｎの増加を実現することは困難になる。
表示データで構成される回路とした場合に、そのチップ
レイアウトは図２（ｃ）に示すように、前記デコーダ２
４及びアナログスイッチ２５で構成されるデコーダ及び
アナログスイッチ領域部Ｂに対して８ビット分の前記デ
ータレジスタ２２及びラッチ回路２３で構成されるデー
タレジスタ及びラッチ回路領域部Ａ０を配置し、これら
をシフトレジスタ２１に信号線で接続した構成とされ
る。このため、各ビットのデータレジスタ及びラッチ回
路領域部Ａ０とデコーダ及びアナログスイッチ領域部Ｂ
とを接続する信号線を配設するための領域を確保する必
要があり、そのために回路の幅寸法Ｗ４の低減には制限
を受ける。この幅寸法Ｗ４が、前記した１出力当たりの
最大長Ｌａに対応するため、Ｌmax が制限を受ける場合
には、出力数ｎの増加を実現することは困難になる。
【０００５】なお、このような表示階調敷の増大に伴う
回路規模の増大を抑制する目的として、特開平５−３０
７３６８号公報には、デジタル映像信号がラインメモリ
に一時格納される技術が記載されている。しかしなが
ら、この技術においても、ラインメモリを含めたシフト
レジスタやデータレジスタのチップレイアウトについて
は、特に配線領域を低減するための考慮が行われていな
いため、この技術で前記した問題を解消することは困難
である。
回路規模の増大を抑制する目的として、特開平５−３０
７３６８号公報には、デジタル映像信号がラインメモリ
に一時格納される技術が記載されている。しかしなが
ら、この技術においても、ラインメモリを含めたシフト
レジスタやデータレジスタのチップレイアウトについて
は、特に配線領域を低減するための考慮が行われていな
いため、この技術で前記した問題を解消することは困難
である。
【０００６】また、前記したチップレイアウトでは、各
出力におけるシフトレジスタとデータレジスタの配置に
よって、シフトレジスタからの信号線が各ビットで配線
長が異なるので、各信号線間に遅延時間差が生じ、その
結果としてデータレジスタのデータセットアップ時間お
よびデータホールド時間がビット間で差が生じる可能性
があり、適正な階調での表示を行うことが困難になると
いう問題もある。
出力におけるシフトレジスタとデータレジスタの配置に
よって、シフトレジスタからの信号線が各ビットで配線
長が異なるので、各信号線間に遅延時間差が生じ、その
結果としてデータレジスタのデータセットアップ時間お
よびデータホールド時間がビット間で差が生じる可能性
があり、適正な階調での表示を行うことが困難になると
いう問題もある。
【０００７】本発明の目的は、制限されたチップサイズ
における出力数の増大を図るとともに、表示階調の各ビ
ット間でのデータセットアップ時間やデータホールド時
間のばらつきを低減した液晶駆動回路を提供することに
ある。
における出力数の増大を図るとともに、表示階調の各ビ
ット間でのデータセットアップ時間やデータホールド時
間のばらつきを低減した液晶駆動回路を提供することに
ある。
【０００８】
【課題を解決するための手段】本発明は、マトリクス型
多階調液晶表示装置の駆動回路において、同一のクロッ
ク信号により制御される複数のシフトレジスタと、Ｍビ
ットの階調表示データが上位Ｋビットと下位Ｌビット
（Ｍ＝Ｋ＋Ｌ）として分割された複数のデータレジスタ
及びラッチ回路と、前記各データレジスタ及びラッチ回
路の出力に基づいて目的とする階調電圧を出力する手段
を備える。前記階調電圧の出力手段は、前記データレジ
スタ及びラッチ回路の出力に基づき、入力される階調電
圧を選択するデコーダ及びアナログスイッチで構成され
る。あるいは、前記階調電圧の出力手段は、前記上位Ｋ
ビットの前記データレジスタ及びラッチ回路の出力に基
づいて所要の異なる基準電圧を選択して出力するデコー
ダ及びアナログスイッチと、前記下位Ｌビットの前記デ
ータレジスタ及びラッチ回路に出力と前記選択された基
準電圧とに基づいて目的とする電圧を出力するスイッチ
ドキャパシタ回路で構成される。
多階調液晶表示装置の駆動回路において、同一のクロッ
ク信号により制御される複数のシフトレジスタと、Ｍビ
ットの階調表示データが上位Ｋビットと下位Ｌビット
（Ｍ＝Ｋ＋Ｌ）として分割された複数のデータレジスタ
及びラッチ回路と、前記各データレジスタ及びラッチ回
路の出力に基づいて目的とする階調電圧を出力する手段
を備える。前記階調電圧の出力手段は、前記データレジ
スタ及びラッチ回路の出力に基づき、入力される階調電
圧を選択するデコーダ及びアナログスイッチで構成され
る。あるいは、前記階調電圧の出力手段は、前記上位Ｋ
ビットの前記データレジスタ及びラッチ回路の出力に基
づいて所要の異なる基準電圧を選択して出力するデコー
ダ及びアナログスイッチと、前記下位Ｌビットの前記デ
ータレジスタ及びラッチ回路に出力と前記選択された基
準電圧とに基づいて目的とする電圧を出力するスイッチ
ドキャパシタ回路で構成される。
【０００９】また、本発明においては、前記複数のシフ
トレジスタの一方及び前記上位Ｋビットのデータレジス
タ及びラッチ回路と、前記複数のシフトレジスタの他方
及び前記下位Ｌビットのレジスタ及びラッチ回路は、前
記階調電圧を出力する手段の領域の反対側の領域にそれ
ぞれ配置されているチップレイアウトとして構成され
る。
トレジスタの一方及び前記上位Ｋビットのデータレジス
タ及びラッチ回路と、前記複数のシフトレジスタの他方
及び前記下位Ｌビットのレジスタ及びラッチ回路は、前
記階調電圧を出力する手段の領域の反対側の領域にそれ
ぞれ配置されているチップレイアウトとして構成され
る。
【００１０】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態のブ
ロック回路図である。この液晶駆動回路は、同一のクロ
ック信号ＣＬＫによって制御される２個のシフトレジス
タ１１，１２を備える。また、データレジスタは、これ
らシフトレジスタ１１，１２に対応して、所定数Ｍのビ
ットが上位のＫビットと下位のＬビットに分割され（Ｍ
＝Ｋ＋Ｌ）、それぞれのビットに対する上位Ｋビットデ
ータレジスタ１３と下位Ｌビットデータレジスタ１４で
構成される。そして、これら各データレジスタ１３，１
４は前記シフトレジスタ１１，１２によってそれぞれ制
御される。さらに、これに続くラッチ回路モ、前記上位
のＫビットと下位のＬビットに対応して分割された上位
ラッチ回路１５と下位ラッチ回路１６で構成される。そ
して、これら各ラッチ回路１５，１６のラッチ出力がデ
コーダ及びアナログスイッチ回路１７に転送される。こ
のデコーダ及びアナログスイッチ回路１７には、階調電
圧発生回路１９で発生された階調電圧が入力され、前記
ラッチ回路１５，１６から転送されてくる出力に基づい
て目的の階調電圧を選択し、出力アンプ１８を介して目
的の電圧を出力し、図外の液晶パネルを駆動する。な
お、出力アンプ１８を削除し、アナログスイッチ１７で
直接液晶パネルを駆動する構成も可能である。
参照して説明する。図１は本発明の第１の実施形態のブ
ロック回路図である。この液晶駆動回路は、同一のクロ
ック信号ＣＬＫによって制御される２個のシフトレジス
タ１１，１２を備える。また、データレジスタは、これ
らシフトレジスタ１１，１２に対応して、所定数Ｍのビ
ットが上位のＫビットと下位のＬビットに分割され（Ｍ
＝Ｋ＋Ｌ）、それぞれのビットに対する上位Ｋビットデ
ータレジスタ１３と下位Ｌビットデータレジスタ１４で
構成される。そして、これら各データレジスタ１３，１
４は前記シフトレジスタ１１，１２によってそれぞれ制
御される。さらに、これに続くラッチ回路モ、前記上位
のＫビットと下位のＬビットに対応して分割された上位
ラッチ回路１５と下位ラッチ回路１６で構成される。そ
して、これら各ラッチ回路１５，１６のラッチ出力がデ
コーダ及びアナログスイッチ回路１７に転送される。こ
のデコーダ及びアナログスイッチ回路１７には、階調電
圧発生回路１９で発生された階調電圧が入力され、前記
ラッチ回路１５，１６から転送されてくる出力に基づい
て目的の階調電圧を選択し、出力アンプ１８を介して目
的の電圧を出力し、図外の液晶パネルを駆動する。な
お、出力アンプ１８を削除し、アナログスイッチ１７で
直接液晶パネルを駆動する構成も可能である。
【００１１】このように、この実施形態ではシフトレジ
スタ、データレジスタ、ラッチ回路をそれぞれ階調電圧
を得るためのビットの上位ビットと下位ビットに対応し
て分割構成し、それぞれを個別に制御する構成とされて
いる。このため、この図１の液晶駆動回路を、例えば８
ビットの回路構成としたときには、図２（ａ）に示すチ
ップレイアウトを行うことが可能となる。図２（ａ）に
おいて、２分割されたシフトレジスタ１１，１２と共
に、８ビットの各ビットのデータレジスタ１３，１４と
ラッチ回路１５，１６で構成されるデータレジスタ及び
ラッチ回路領域部を上位４ビット領域部Ａ１と下位４ビ
ット領域部Ａ２とに２分割し、それぞれの分割された領
域部Ａ１，Ａ２を、前記デコーダ及びアナログスイッチ
１７からなるデコーダ及びアナログスイッチ領域部Ｂの
両側にそれぞれ配置する。そして、各シフトレジスタ１
１，１２をそれぞれ対応するデータレジスタ及びラッチ
回路領域部Ａ１，Ａ２に接続し、かつこれらデータレジ
スタ及びラッチ回路領域部Ａ１，Ａ２をデコーダ及びア
ナログスイッチ領域部Ｂに対して信号線により接続を行
っている。
スタ、データレジスタ、ラッチ回路をそれぞれ階調電圧
を得るためのビットの上位ビットと下位ビットに対応し
て分割構成し、それぞれを個別に制御する構成とされて
いる。このため、この図１の液晶駆動回路を、例えば８
ビットの回路構成としたときには、図２（ａ）に示すチ
ップレイアウトを行うことが可能となる。図２（ａ）に
おいて、２分割されたシフトレジスタ１１，１２と共
に、８ビットの各ビットのデータレジスタ１３，１４と
ラッチ回路１５，１６で構成されるデータレジスタ及び
ラッチ回路領域部を上位４ビット領域部Ａ１と下位４ビ
ット領域部Ａ２とに２分割し、それぞれの分割された領
域部Ａ１，Ａ２を、前記デコーダ及びアナログスイッチ
１７からなるデコーダ及びアナログスイッチ領域部Ｂの
両側にそれぞれ配置する。そして、各シフトレジスタ１
１，１２をそれぞれ対応するデータレジスタ及びラッチ
回路領域部Ａ１，Ａ２に接続し、かつこれらデータレジ
スタ及びラッチ回路領域部Ａ１，Ａ２をデコーダ及びア
ナログスイッチ領域部Ｂに対して信号線により接続を行
っている。
【００１２】このため、図２（ａ）のチップレイアウト
では、デコーダ及びアナログスイッチ領域部Ｂの一方の
側における信号線の幅方向の本数は４本で済み、図２
（ｃ）に示した従来のチップレイアウトに比較して信号
線の本数を幅方向において４本低減することが可能にな
る。したがって、この信号線を削減した本数だけ１出力
の幅寸法Ｗ２を低減することが可能となり、１出力の最
大長Ｌａを低減することができる。これにより、１チッ
プのチップサイズが制限されている場合でも出力数ｎを
増大することが可能となる。なお、図２（ｂ）に示すよ
うに、シフトレジスタ１１を分割することなく、単にデ
ータレジスタ及びラッチ回路領域部Ａ１，Ａ２を分割し
てデコーダ及びアナログスイッチ領域部Ｂの両側に配置
するチップレイアウトも考えられるが、この場合には、
シフトレジスタ１１と反対側のデータレジスタ及びラッ
チ回路領域部Ａ２とを接続する信号線が必要であり、そ
の幅寸法Ｗ３は図２のチップレイアウトの幅寸法Ｗ２に
比較して大きくなることは避けられない。
では、デコーダ及びアナログスイッチ領域部Ｂの一方の
側における信号線の幅方向の本数は４本で済み、図２
（ｃ）に示した従来のチップレイアウトに比較して信号
線の本数を幅方向において４本低減することが可能にな
る。したがって、この信号線を削減した本数だけ１出力
の幅寸法Ｗ２を低減することが可能となり、１出力の最
大長Ｌａを低減することができる。これにより、１チッ
プのチップサイズが制限されている場合でも出力数ｎを
増大することが可能となる。なお、図２（ｂ）に示すよ
うに、シフトレジスタ１１を分割することなく、単にデ
ータレジスタ及びラッチ回路領域部Ａ１，Ａ２を分割し
てデコーダ及びアナログスイッチ領域部Ｂの両側に配置
するチップレイアウトも考えられるが、この場合には、
シフトレジスタ１１と反対側のデータレジスタ及びラッ
チ回路領域部Ａ２とを接続する信号線が必要であり、そ
の幅寸法Ｗ３は図２のチップレイアウトの幅寸法Ｗ２に
比較して大きくなることは避けられない。
【００１３】因みに、図２のチップレイアウトと図２
（ｃ）のチップレイアウトを比較した場合、１出力当た
り信号線が４本減少するので約６μｍセル幅が低減でき
る。したがって、３８４出力の液晶駆動回路の場合に
は、６μｍ×３８４＝２３０４μｍとなり、同一出力数
ｎの場合には、図２（ｃ）のチップレイアウトではチッ
プサイズの最大長が１７．５ｍｍであるのに対し、図２
（ａ）のチップレイアイトではチップサイズの最大長を
約１３％程度低減できる。したがって、同一チップサイ
ズでは、図２（ａ）のチップレイアウトは１３％の出力
数の増大が可能となる。
（ｃ）のチップレイアウトを比較した場合、１出力当た
り信号線が４本減少するので約６μｍセル幅が低減でき
る。したがって、３８４出力の液晶駆動回路の場合に
は、６μｍ×３８４＝２３０４μｍとなり、同一出力数
ｎの場合には、図２（ｃ）のチップレイアウトではチッ
プサイズの最大長が１７．５ｍｍであるのに対し、図２
（ａ）のチップレイアイトではチップサイズの最大長を
約１３％程度低減できる。したがって、同一チップサイ
ズでは、図２（ａ）のチップレイアウトは１３％の出力
数の増大が可能となる。
【００１４】また、図２（ａ）のチップレイアウトで
は、シフトレジスタに対するデータレジスタ及びラッチ
回路領域部の各ビットの相互間隔寸法の差が小さいた
め、各ビット間での信号線の配線長の差が小さくなり、
遅廷時間差が減少してデータセットアップ時間、データ
ホールド時間のばらつきが小さくなる。これにより、高
速化が実現できるとともに、好適な階調電圧を得ること
ができる。
は、シフトレジスタに対するデータレジスタ及びラッチ
回路領域部の各ビットの相互間隔寸法の差が小さいた
め、各ビット間での信号線の配線長の差が小さくなり、
遅廷時間差が減少してデータセットアップ時間、データ
ホールド時間のばらつきが小さくなる。これにより、高
速化が実現できるとともに、好適な階調電圧を得ること
ができる。
【００１５】図３は本発明の第２の実施形態のブロック
回路図である。この実施形態においても、シフトレジス
タをシフトレジスタ１１，１２として２分割し、かつデ
ータレジスタ及びラッチ回路を上位Ｋビットと下位Ｌビ
ットの各データレジスタ１３，１４及びラッチ回路１
５，１６として分割している点は前記第１の実施形態と
同じである。そして、ここでは、さらにデコーダをデコ
ーダ２０，２１として分割するとともに、上位Ｋビット
側のデコーダ２０にはアナログスイッチ２２を接続し、
かつ階調電圧発生回路１９からの電圧を選択するように
構成している。また、下位Ｌビット側のデコーダ２１に
はスイッチドキャパシタ回路２３を接続している。そし
て、上位Ｋビットのデータに基づいてアナログスイッチ
２２で２つの異なる基準電圧を選択し、下位Ｌビット側
のスイッチドキャパシタ回路２３で目的の電圧を出力す
る構成とされている。
回路図である。この実施形態においても、シフトレジス
タをシフトレジスタ１１，１２として２分割し、かつデ
ータレジスタ及びラッチ回路を上位Ｋビットと下位Ｌビ
ットの各データレジスタ１３，１４及びラッチ回路１
５，１６として分割している点は前記第１の実施形態と
同じである。そして、ここでは、さらにデコーダをデコ
ーダ２０，２１として分割するとともに、上位Ｋビット
側のデコーダ２０にはアナログスイッチ２２を接続し、
かつ階調電圧発生回路１９からの電圧を選択するように
構成している。また、下位Ｌビット側のデコーダ２１に
はスイッチドキャパシタ回路２３を接続している。そし
て、上位Ｋビットのデータに基づいてアナログスイッチ
２２で２つの異なる基準電圧を選択し、下位Ｌビット側
のスイッチドキャパシタ回路２３で目的の電圧を出力す
る構成とされている。
【００１６】なお、前記スイッチドキャパシタ回路２３
の一例を図４に示す。上位Ｋビットのデータで選択され
た基準電圧ＶＣ１，ＶＣ２を、下位Ｌビットのデータで
選択的にスイッチ動作させることで、アンプＡＭＰから
出力される電圧を選択し、図外の液晶パネルを駆動する
構成とされている。
の一例を図４に示す。上位Ｋビットのデータで選択され
た基準電圧ＶＣ１，ＶＣ２を、下位Ｌビットのデータで
選択的にスイッチ動作させることで、アンプＡＭＰから
出力される電圧を選択し、図外の液晶パネルを駆動する
構成とされている。
【００１７】
【発明の効果】以上説明したように本発明は、シフトレ
ジスタと、データレジスタ及びラッチ回路を階調表示デ
ータの上位ビットと下位ビットに対応して複数に分割し
ているので、これらシフトレジスタとデータレジスタ及
びラッチ回路を、階調電圧を出力する手段であるデコー
ダ及びアナログスイッチやスイッチドキャパシタ回路の
両側に配置することが可能となる。これにより１出力に
おける幅方向の配線本数を低減でき、１出力の最大長を
低減することができ、半導体集街回路の集積度が向上
し、チップサイズを小さくでき、あるいは出力数を増大
することが可能となる。また、信号線を引回し長さを均
一化して各信号線における遅延時間差が縮小されるの
で、データセットアップ時間、データホールド時間のば
らつきが小さくなり、高速化が図れるとともに、好適な
階調電圧を得ることが可能となる。
ジスタと、データレジスタ及びラッチ回路を階調表示デ
ータの上位ビットと下位ビットに対応して複数に分割し
ているので、これらシフトレジスタとデータレジスタ及
びラッチ回路を、階調電圧を出力する手段であるデコー
ダ及びアナログスイッチやスイッチドキャパシタ回路の
両側に配置することが可能となる。これにより１出力に
おける幅方向の配線本数を低減でき、１出力の最大長を
低減することができ、半導体集街回路の集積度が向上
し、チップサイズを小さくでき、あるいは出力数を増大
することが可能となる。また、信号線を引回し長さを均
一化して各信号線における遅延時間差が縮小されるの
で、データセットアップ時間、データホールド時間のば
らつきが小さくなり、高速化が図れるとともに、好適な
階調電圧を得ることが可能となる。
【図１】本発明の第１の実施形態のブロック回路図であ
る。
る。
【図２】本発明及び従来におけるチップレイアウトを比
較して示す図である。
較して示す図である。
【図３】本発明の第２の実施形態のブロック回路図であ
る。
る。
【図４】第２の実施形態のスイッチドキャパシタの回路
図である。
図である。
【図５】従来の液晶駆動回路の一例のブロック回路図で
ある。
ある。
１１，１２ シフトレジスタ １３ 上位Ｋビットデータレジスタ １４ 下位Ｌビットデータレジスタ １５ 上位Ｋビットラッチ回路 １６ 下位Ｌビットラッチ回路 １７ デコーダ及びアナログスイッチ １８ 出力アンプ １９ 階調電圧発生回路 ２０，２１ デコーダ ２２ アナログスイッチ ２３ スイッチドキャパシタ回路
Claims (4)
- 【請求項１】 マトリクス型多階調液晶表示装置の駆動
回路において、同一のクロック信号により制御される複
数のシフトレジスタと、Ｍビットの階調表示データが上
位Ｋビットと下位Ｌビット（Ｍ＝Ｋ＋Ｌ）として分割さ
れた複数のデータレジスタ及びラッチ回路と、前記各デ
ータレジスタ及びラッチ回路の出力に基づいて目的とす
る階調電圧を出力する手段を備えることを特徴とする液
晶駆動回路。 - 【請求項２】 前記階調電圧の出力手段は、前記データ
レジスタ及びラッチ回路の出力に基づき、入力される階
調電圧を選択するデコーダ及びアナログスイッチである
請求項１に記載の液晶駆動回路。 - 【請求項３】 前記階調電圧の出力手段は、前記上位Ｋ
ビットの前記データレジスタ及びラッチ回路の出力に基
づいて所要の異なる基準電圧を選択して出力するデコー
ダ及びアナログスイッチと、前記下位Ｌビットの前記デ
ータレジスタ及びラッチ回路に出力と前記選択された基
準電圧とに基づいて目的とする電圧を出力するスイッチ
ドキャパシタ回路である請求項１に記載の液晶駆動回
路。 - 【請求項４】 前記複数のシフトレジスタの一方及び前
記上位Ｋビットのデータレジスタ及びラッチ回路と、前
記複数のシフトレジスタの他方及び前記下位Ｌビットの
レジスタ及びラッチ回路は、前記階調電圧を出力する手
段の領域の反対側の領域にそれぞれ配置されているチッ
プレイアウトである請求項１ないし３のいずれかに記載
の液晶駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19829197A JPH1138943A (ja) | 1997-07-24 | 1997-07-24 | 液晶駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19829197A JPH1138943A (ja) | 1997-07-24 | 1997-07-24 | 液晶駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1138943A true JPH1138943A (ja) | 1999-02-12 |
Family
ID=16388692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19829197A Pending JPH1138943A (ja) | 1997-07-24 | 1997-07-24 | 液晶駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1138943A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100763847B1 (ko) | 2005-12-20 | 2007-10-05 | 삼성전자주식회사 | 더블 칼럼 구조를 가지는 액정표시 장치의 구동 집적회로 |
| CN100419820C (zh) * | 2003-09-10 | 2008-09-17 | 精工爱普生株式会社 | 显示驱动器、电光学装置及显示驱动器的控制方法 |
| US7633481B2 (en) | 2005-04-11 | 2009-12-15 | Samsung Electronics Co., Ltd. | Gate drive device for display device and display device having the same |
-
1997
- 1997-07-24 JP JP19829197A patent/JPH1138943A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100419820C (zh) * | 2003-09-10 | 2008-09-17 | 精工爱普生株式会社 | 显示驱动器、电光学装置及显示驱动器的控制方法 |
| US7633481B2 (en) | 2005-04-11 | 2009-12-15 | Samsung Electronics Co., Ltd. | Gate drive device for display device and display device having the same |
| US8253679B2 (en) | 2005-04-11 | 2012-08-28 | Samsung Electronics Co., Ltd. | Gate drive device with shift register for display device and display device having the same |
| KR100763847B1 (ko) | 2005-12-20 | 2007-10-05 | 삼성전자주식회사 | 더블 칼럼 구조를 가지는 액정표시 장치의 구동 집적회로 |
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