KR100845217B1 - 플립플롭 - Google Patents

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하지메 와시오
유히치로 무라카미
마이클 제임스 브라운로우
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샤프 가부시키가이샤
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Abstract

래치부는, 인버터와 인버터에서 구성되고 게이팅부로부터 입력되는 신호를 래치하는 래치회로를 갖고, 상기 래치회로의 인버터와 출력단자 OUT과의 사이에 리세트 신호의 High/Low에 따라 ON/OFF가 절환되는 아날로그 스위치가 배치되어 있다. 또한, 플립플롭의 동작전원에서의 Low 전위의 입력과 출력단자와의 사이에 리세트 신호의 High/Low에 따라 ON/OFF가 절환되는 스위칭 소자가 배치되어 있다.

Description

플립플롭{FLIP-FLOPS}
본 발명은, 플립플롭, 상기 플립플롭을 복수단 접속하여 이루어지는 시프트 레지스터, 및 상기 시프트 레지스터를 주사 신호선 구동회로 또는 데이터 신호선 구동회로에 사용하는 액티브 매트릭스형 표시장치에 관한 것이다.
액티브 매트릭스형 표시장치에 있어서는, 매트릭스상으로 배치된 각 화소를 구동하기 위해 주사 신호선 구동회로 및 데이터 신호선 구동회로가 필요하다. 이들 주사 신호선 구동회로 및 데이터 신호선 구동회로에서는, 게이트 배선 및 소스 배선을 소정의 순서로 구동하기 위해 시프트 레지스터가 사용되고 있다. 또한, 상기 시프트 레지스터는, 플립플롭을 복수단 접속함으로써 구성된다.
여기서, 상기 시프트 레지스터를 구성하는 종래의 플립플롭 구성에 대해, 이하에 설명한다. 또한, 이하에 설명하는 것은, 도17에 나타낸 바와 같이, 제어단자 GB, 입력단자 CK, 리세트단자 RB, 및 출력단자 OUT을 갖는 세트 리세트 플립플롭(이하, RS 플립플롭이라 칭함)이다.
상기 RS 플립플롭의 일 구성예를 도18을 참조하여 설명한다.
도18에 나타내는 RS 플립플롭에서는, p형 트랜지스터 Mp1, n형 트랜지스터 Mn1(이후, p형 트랜지스터는 Mp, n형 트랜지스터는 Mn이라 칭함)이 전원 VDD(High 전위) - VSS(Low 전위)사이에 직렬로 접속되고, 인버터 회로(101)를 구성한다. 상기 인버터 회로(101)의 입력측, 즉 Mp1 및 Mn1의 게이트에는, 제어단자 GB가 접속되어 있다.
또한, 전원 VDD와 입력단자 CK와의 사이에는, Mn2 및 Mp2의 병렬접속으로 구성되어 있는 CMOS형의 아날로그 스위치 ASW와 Mp3이 직렬로 접속되어 있다. 상기 아날로그 스위치는, Mn2의 게이트가 인버터 회로(101)의 출력(즉, Mp1의 소스와 Mn1의 드레인을 접속하는 접속점)과 접속되어 있고, Mp2의 게이트가 제어단자 GB와 접속되어 있다. 한편, Mp3의 게이트에는 리세트 단자 RB가 접속되어 있다.
상기 ASW의 Mn2의 게이트에 VDD가 공급되면, Mn2의 소스 드레인사이가 도통하고, VSS가 공급되면 소스 드레인사이가 비도통 상태로 된다. 한편, Mp2의 게이트에 VSS가 공급되면 Mp2의 소스 드레인 사이가 도통 상태로 되고, VDD에 접속되면 비도통 상태로 된다. 이와 같이, 아날로그 스위치 ASW는 Mn2와 Mp2의 작용에 의해, 입력신호 CK의 입력제어를 행할 수 있다.
또한, 상기 RS 플립플롭은, 전원 VDD - VSS사이에, Mp4와 Mn4로 구성되어 있는 인버터 회로(102), 및 Mp5와 Mn5로 구성되는 인버터 회로(103)를 구비하고 있다. 인버터 회로(102)와 인버터 회로(103)로는, 그 입력측과 출력측이 서로 접속하여 조합된 래치회로를 구성한다(인버터 회로(102)의 입력과 인버터 회로(103)의 출력이 접속되고, 또한, 인버터 회로(102)의 출력과 인버터 회로(103)의 입력이 접속되어 있다). 또한, 인버터 회로(102)에서의 Mn4와 전원 VSS와의 사이에는 Mn6이 배 치되어 있고, Mn6의 게이트에는 리세트 단자 RB가 접속되어 있다.
또한, Mp3 및 아날로그 스위치 ASW의 접속점과, 인버터 회로(102)의 출력(즉, Mp4의 소스와 Mn4의 드레인을 접속하는 접속점)이 서로 접속되어 있다(Mp3 및 아날로그 스위치 ASW의 접속점, 및 인버터 회로(102)의 출력에서의 전위를 Node A의 전위로 한다). 인버터 회로(103)의 출력(즉, Mp5의 소스와 Mn5의 드레인을 접속하는 접속점)은, 출력단자 OUT에 접속되어 있다.
상기 RS 플립플롭은, 인버터 회로(101)와 Mp3와 아날로그 스위치 ASW에 의해 게이팅부가 형성되고, 인버터 회로(102)와 인버터 회로(103)와 Mn6에 의해 래치부가 형성되어 있다. 게이팅부는, 외부로부터 입력되는 입력신호를, 상기 입력신호와는 별도 입력되는 제어신호에 따라 후단의 래치부에 공급하는 기능부이고, 래치부는, 상기 게이팅부로부터 공급된 입력신호를 래치하는 기능부이다.
다음에, 도18에 나타내는 상기 RS 플립플롭의 동작에 대해, 도19를 참조하여 설명한다.
현재, 도19에 나타내는 타이밍 챠트에 있는 바와 같이, 제어신호 GB, 클록신호 CK, 리세트 신호 RB가, 상기 RS 플립플롭의 제어단자 GB, 입력단자 CK, 리세트 단자 RB의 각각에 입력되어 있다.
우선, 시간 t1에 있어서, 제어신호 GB가 Low(VSS)로 하강하면, 인버터 회로(101)의 출력은 VDD로 되고, 아날로그 스위치 ASW의 Mn2의 게이트에 VDD가 공급된다. 한편, 아날로그 스위치 ASW의 Mp2의 게이트에는 VSS(제어신호 GB)가 공급된다.
이에 의해, 아날로그 스위치 ASW는 도통하고, node A에는 입력신호 CK가 접속된다. 이 때, 리세트 신호 RB는 High(VDD)이고, Mp3는 개방되어 있기 때문에, node A는 입력신호 CK와 동전위로 되어 있다.
또한, Mn6의 게이트에도 High(VDD)인 리세트 신호 RB가 공급되어 있기 때문에, Mn6은 도통상태로 있고, Mn4와 Mp4는 인버터 회로(102)로서 동작가능하게 되어 있다. 한편, node A의 전위는, 인버터(103)의 입력으로 되어 있기 때문에, 이 때의 인버터(103)의 출력, 즉, RS 플립플롭의 출력신호 OUT은, Low(VSS)로 되어 있다. 인버터 회로(102)의 입력과 인버터 회로(103)의 출력의 접속점에서의 전위를 Node B의 전위로 하면, Node B의 전위도 Low이다. 이 때, 상기 출력신호 OUT의 전위는, 인버터 회로(102)와 인버터 회로(103)에 의해 래치된 상태에 있다.
다음에, 시간 t2에 있어서는, 클록신호 CK가 Low(VSS)로 변화하기 때문에, 이에 따라 node A의 전위도 Low(VSS)로 변화한다. 또한, node B의 전위 및 출력신호 OUT은, High(VDD)로 변화한다.
다음에, 시간 t3에 있어서 제어신호 GB가 High(VDD)로 변화하면, 아날로그 스위치 ASW가 비도통상태로 되고, node A는 클록신호 CK로부터 절리된다. 그러나, 리세트 신호 RB는 여전히 High(VDD)이기 때문에, Mn6은 도통상태에 있고, 인버터 회로(102)와 인버터 회로(103)에 의해 래치회로가 동작한다. 이 때문에, node A의 전위는 Low(VSS)의 상태로, Node B의 전위 및 출력신호 OUT은 High(VDD)인 상태로 유지된다.
다음에, 시간 t4에서는, 리세트 신호 RB가 Low(VSS)로 되고, Mp3은 도통, Mn6은 비도통으로 된다. 따라서, Mn4와 Mp4는 인버터 회로(102)로서 동작하지 않게 되고, 상기 래치상태가 해제된다. 한편, node A의 전위는 Mp3이 도동함으로써 High(VDD)로 되고, 상기 전위는 Mn5와 Mp5로 구성되는 인버터 회로(103)의 각각의 게이트에 공급되기 때문에, node B의 전위 및 출력신호 OUT은 Low(VSS)로 된다.
최후에, 시간 t5 이후는, 제어신호 GB가 High(VDD)이기 때문에, 신호 CK는 node A에는 작용할 수 없다. 또한, 리세트 신호 RB가 High(VDD)로 되기 때문에, Mp3는 비도통상태로 되고, Mn6은 도통상태로 되기 때문에, 인버터 회로(102)는 동작이 가능해지고, node B의 전위 및 출력신호 OUT은, 인버터 회로(102)와 인버터 회로(103)에 의해 래치되고, Low(VSS)의 상태로 유지된다.
또한, RS 플립플롭의 다른 구성예를 도20을 참조하여 설명한다.
도20에 나타내는 RS 플립플롭은, 제어신호 GB, 클록신호 CK 및 그의 반전신호 CKB, 리세트 신호 RB를 입력으로 하고, 클록신호 CK 및 반전클록신호 CKB가 본 회로의 전원인 전원 VDD보다 진폭이 작은 경우의 구성예이다.
도20에 나타내는 RS 플립플롭은, 도18에 나타내는 RS 플립플롭과 동일하게, 게이팅부와 래치부로 구성되어 있다. 또한, 래치부에 대해서는 도18에 나타내는 RS 플립플롭과 동일한 구성으로 되어 있고, 게이팅부만 다른 구성이다.
도20에 나타내는 RS 플립플롭의 게이팅부에서는, Mp11, Mn11이 전원 VDD와 입력단자 CKB와의 사이에 직렬로 접속되어 있고, Mp12, Mn12가 전원 VDD와 입력단자 CK와의 사이에 직렬로 접속되어 있다. 또한, Mp11의 소스와 Mn11의 드레인과의 사이의 접속점과 전원 VSS와의 사이에 Mn13이 배치되어 있다.
Mp11 및 Mn13의 게이트는, 제어단자 GB에 접속되어 있다. Mn11 및 Mn12의 게이트는, Mp11의 소스와 Mn11의 드레인과의 사이의 접속점에 접속되어 있다. Mp12의 게이트는, 리세트 단자 RB에 접속되어 있다. 또한, Mp12의 소스와 Mn12의 드레인과의 사이의 접속점이 Node A와 연결되어 있고, Mp11의 소스와 Mn11의 드레인과의 사이의 접속점이 Node C로 되어 있다.
도20에 나타내는 구성의 RS 플립플롭에 있어서, 일 예로서, 클록신호 CK 및 반전클록신호 CKB의 진폭이 3.3 V, 회로의 전압 VDD가 8 V, VSS가 0 V이다. 예를 들어, GB단자가 Low로 되어 있어, 본 회로의 n형 트랜지스터의 문턱전압이 3.5 V인 경우, 신호 CKB가 Low(VSS = 0 V), 신호 CK가 3.3 V로 입력되면, Mp11은 도통상태이고, 또한, Mn11은 다이오드와 같은 작용을 보이기 때문에, node C의 전위는 Mn11의 문턱전압에 가까운 3.5 V 부근의 전위를 유지한다.
이 때, Mn12의 소스에는 클록신호 CK가 접속되어 있고, Mn12의 게이트에는 node C가 접속되어 있기 때문에, Mn12의 게이트-소스간 전위는 0.2 V 정도이고, Mn12의 문턱전압이 Mn11과 동일하게 3.5 V정도라고 하면, Mn12는 비도통상태에 있다.
한편, 반전클록신호 CKB가 3.3 V로, 클록신호 CK가 0V로 되어 있는 경우, node C에는, Mn11의 문턱전압 3.5 V + 3.3 V = 6.8 V 정도의 전위가 발생한다. 이 때, 클록신호 CK가 0 V이기 때문에, 전술한 바와 같이 Mn12의 문턱전압이 3.5 V이어도, Mn12의 소스 게이트간 전압은, 약 6.8 V이기 때문에, Mn12는 도통상태에 있고, node A가 0 V로 된다.
다음에, 도20에 나타내는 상기 RS 플립플롭의 동작에 대해, 도21을 참조하여 설명한다.
지금, 도21에 나타내는 타이밍 챠트에 있는 바와 같이, 제어신호 GB, 클록신호 CK, 반전클록신호 CKB, 리세트 신호 RB가, 상기 RS 플립플롭의 제어단자 GB, 입력단자 CK 및 CKB, 리세트 단자 RB의 각각에 입력되어 있다.
우선, 시간 t1에 있어서 제어신호 GB가 Low(VSS)로 됨에 따라, Mp11이 도통함과 동시에, Mn13이 비도통으로 된다. 이 때, 전술한 바와 같이, 반전클록신호 CKB가 0 V이고, 클록신호 CK가 3.3 V이고, Mn11의 문턱전압이 3.5 V인 경우, Mn12의 게이트 전위(즉, Node C의 전위)가 약 3.5 V로 소스전위가 3.3 V이기 때문에, Mn12는 비도통상태이다. 이 때, 리세트 신호 RB는 High(VDD = 8 V)이기 때문에, Mp12는 비도통상태이고, Mn6은 도통상태이고, Mp4와 Mn4가 인버터 회로(102)로서 작용한다. 또한, 인버터 회로(102)는, Mp5와 Mn5에 의해 구성되는 인버터 회로(103)와 래치회로를 구성하기 때문에, Node A는 상태를 변경하지 않고 Low를 계속 유지한다.
다음에, 시간 t2에 있어서, 반전클록신호 CKB가 3.3 V, 클록신호 CK가 0 V로 되면, node C는 Mn11의 문턱전압 3.5 V로 3.3 V를 더한 약 6.8 V로 되고, 상기 전위는 Mn12의 게이트에 인가된다. 이 때, Mn12의 소스는 0 V이기 때문에, Mn12는 도통하고, node A를 Low로 한다. 이 때, 리세트 신호 RB는 아직 High(VDD = 8 V)이기 때문에, Mp12는 비도통상태로, Mn6은 도통이고, Mp4와 Mn4는 인버터 회로(102)로서 기능한다. 그리고, Node A가 Low로 되면, 인버터 회로(102)와 인버터 회로(103)로 이루어지는 래치회로가 상태를 변경하고, 출력신호 OUT이 High(VDD = 8 V)로 전환된다.
다음에, 시간 t3이 되면, 제어신호 GB가 High(VDD = 8 V)로 되고, Mp11을 비도통으로 하고, Mn13을 도통하기 때문에, Mn11과 Mn12의 게이트에는 Low(VSS = 0 V)가 인가되고, 클록신호 CK, 반전클록신호 CKB가 절리된다. 따라서, 제어신호 GB가 High(VDD = 8 V)인 경우, 클록신호 CK, 반전클록신호 CKB가 어떠한 상태를 갖는지는, 본 회로에는 영향을 주지 않는다. 이 때, node A는, Mn12의 비도통에 의해 클록신호 CK로부터 절리되지만, 인버터 회로(102) 및 인버터 회로(103)에 의해 구성되는 래치회로에 의해 Low로 유지되고, 결과로서 출력신호 OUT은 High(VDD = 8 V)인 상태로 유지된다.
다음에, 시간 t4가 되면, 리세트 신호 RB가 Low(VSS = 0 V)로 되고, Mp12가 도통상태로 된다. 동시에, Mn6의 게이트에도 리세트 신호 RB가 공급되기 때문에, Mn6은 비도통상태로 되고, Mn4와 Mp4로 구성되는 회로는 인버터 회로(102)로서는 기능하지 않게 된다. 따라서, node A가 High(VDD = 8 V)로 되기 때문에, 인버터 회로(103)를 통해 출력신호 OUT은 Low로 전환된다.
최후에, 시간 t5가 되면, 리세트 신호 RB가 High로 되고, Mp12는 비도통상태로, Mn6은 도통상태로 된다. 이 때, Mn4와 Mp4로 구성되는 회로는 다시 인버터 회로(102)로서 기능하기 때문에, 인버터 회로(102)와 인버터(103)가 다시 래치회로로서 기능한다. 이에 의해, node A를 High의 상태로 유지하고, 결과로서 출력신호 OUT을 Low 상태로 유지한다.
상술한 구성의 RS 플립플롭을 사용한 시프트 레지스터의 구성예를 도22에 나타낸다. 또한, 도22는, 도18에 나타내는 RS 플립플롭을 사용한 시프트 레지스터의 구성예이다.
상기 시프트 레지스터는, 복수의 RS 플립플롭 FF1, FF2, ...가 직렬로 접속되고, FFa(a = 2n - 1, n = 1, 2, ...)의 입력단자 CK에는 클록신호 CK가, FFa(a = 2n, n = 1, 2, ...)의 입력단자 CK에는 반전클록신호 CKB가 접속되어 있다.
최초단의 RS 플립플롭 FF1의 GB 단자에는, 스타트 펄스신호 SPB가 입력되어 있고, 각 단의 RS 플립플롭 FFa의 출력 OUT은, Q1, Q2, Q3, ...와, 시프트 레지스터의 출력으로서 출력된다. 또한, 각 단의 RS 플립플롭 FF1, ...에서의 출력 Q1, ...의 각각은, 인버터를 통해 GB2, ...로서, 다음단의 RS 플립플롭 FF의 GB단자에 접속되어 있다.
또한, 2단째 이후의 RS 플립플롭 FF2, FF3, ...에 있어서는, 그의 출력 Q2, Q3, ...의 반전신호가, 다음 단의 GB 단자에 입력됨과 동시에, 전단의 RS 플립플롭의 RB 단자에도 접속되어 리세트 신호로서 이용된다. 예를 들어, 2단째의 RS 플립플롭 FF2의 출력 Q2의 반전신호인 신호 GB3은, 3단째의 RS 플립플롭 FF3의 GB 단자와 1단째의 RS 플립플롭 FF1의 RB 단자에 접속되어 있다.
다음에, 상기 시프트 레지스터의 동작에 대해, 도23의 타이밍 챠트를 이용하여 설명한다.
우선, 시간 t1에 있어서 스타트 펄스신호 SPB가 FF1의 GB 단자에 입력된 후, 시간 t2에 있어서 클록신호 CK가 Low로 변하면 FF1의 OUT신호, 즉, 신호 Q1이 High 로 전환한다. 또한, 상기 신호 Q1은, 인버터를 통해 FF2의 GB 단자에 신호 GB2로서 입력되기 때문에, FF2의 GB 단자에는 Low의 신호가 입력되게 된다.
계속해서, FF2의 GB 단자에 Low의 신호 GB2가 입력되어 있는 상태로, 시간 t3에 있어서 반전클록신호 CKB가 Low로 변화하면 FF2의 OUT신호, 즉, 신호 Q2가 High로 전환한다. 또한, 신호 Q2의 반전신호인 신호 GB3이 Low로 전환한다. 상기 신호 GB3은, FF3인 GB 단자에 입력됨과 동시에, FF1의 RB 단자에도 입력되고, FF1은 리셋되어 Q1이 Low로 변한다.
이와 같이, 직렬로 접속된 세트 리세트 플립플롭은 신호 CK, 신호 CKB에 동기하여, 시프트 레지스터로서 기능한다. 본 시프트 레지스터는 전술한 신호 CK, 신호 CKB가 회로의 전원전압 VDD보다 낮은 진폭을 갖는 경우에도 동일하게 동작한다.
또한, 일본국 공개특허공보인 특개 2001-356728(공개일 평성 13년 12월 26일, 대응 US 등록공보 : US6,377.104B2)에 있어서는, D형 플립플롭과 게이팅 회로를 포함하는 복수의 단을 포함하는 스태틱(static) 클록펄스 발생기가 개시되어 있다.
상술한 바와 같은 시프트 레지스터를 액티브 매트릭스 장치의 주사 신호선 구동회로 또는 데이터 신호선 구동회로에 사용하는 경우, 상기 시프트 레지스터는, 주사 신호선 구동회로에서는 각 주사배선에 공급되는 주사신호를 소정의 타이밍으로 순차 생성하기 위해 사용되고, 데이터 신호선 구동회로에서는 데이터 공급선으로부터 공급되는 데이터 신호를 각 소스배선에 소정의 타이밍으로 취입하기 위한 샘플링 신호를 생성하기 위해 사용된다.
상기 도19, 도21, 도23에 나타낸 타이밍 챠트에서는, 신호지연을 고려하지 않는 것으로 되어 있고, 각 단의 플립플롭에 있어서는, 제어신호 CK의 하강에 따라 거의 동시에 출력신호 OUT(또는 출력 Q)이 상승하고, 리세트 신호 RB의 하강에 따라 거의 동시에 출력신호 OUT(또는 출력 Q)이 하강한다. 그러나, 실제의 플립플롭에서는, 제어신호 CK의 하강이나 리세트 신호 RB의 하강에 따라, 지연 없이 출력신호 OUT의 상승이나 하강이 발생하는 것은 아니다.
여기서, 예를 들어, 상기 종래의 시프트 레지스터를 데이터 신호선 구동회로에 사용한 경우, 시프트 레지스터의 출력에서의 신호지연에 의해 이하와 같은 문제가 발생한다. 즉, 상기 데이터 신호선 구동회로에 있어서는, 시프트 레지스터가 생성하는 샘플링 신호는, 데이터 공급선에서 공급되는 데이터 신호와 타이밍을 맞추어 생성될 필요가 있다. 그러나, 상기 샘플링 신호에 있어서 지연이 발생하고, 샘플링 신호와 데이터 공급선에서 공급되는 데이터 신호와의 사이에 타이밍의 차이가 발생하면, 각 소스배선에 대해 소망의 데이터가 취입되지 않는다는 문제점을 발생시킬 가능성이 있다.
또한, 상기 종래의 시프트 레지스터를 주사 신호선 구동회로에 사용한 경우에도, 시프트 레지스터가 생성하는 주사신호는, 각 소스배선에 대해 공급되는 데이터 신호와 타이밍을 맞출 필요가 있기 때문에, 주사 신호선 구동회로에 있어서도 시프트 레지스터에서의 신호지연은 문제로 될 수 있다.
여기서, 상기 문제를 해결하기 위해, 시프트 레지스터에 있어서 발생하는 신호지연을 예측하여, 각종 입력신호의 타이밍을 조정하는 수법을 취하는 것이 가능 하다. 그러나, 상기 해결수법에 있어서는, 그와 같은 타이밍을 조정하는 수단을 필요로 하여 회로 규모가 커진다는 문제가 있다. 또한, 입력신호의 타이밍을 조정할 여지를 얻기 위해서는, 마스터 클록의 주파수를 더욱 고주파수로 할 필요가 있고, 이것은 회로의 소비전력의 증가를 초래한다는 문제도 있다.
한편, 상기 신호지연을 경감하기 위해서는, 시프트 레지스터의 상승특성 및 하강특성을 향상시키면 좋지만, 그 경우에는 이하와 같은 문제가 있다.
예를 들어, 현재, 출력신호 Q2를 얻는 경우에 대해 고려하면, 상기 출력신호 Q2의 하강을 지연없이 빠르게 얻기 위해서는, FF2의 리세트 단자에 리세트 신호(즉, 신호 GB4)가 빠르게 입력될 필요가 있음과 동시에, FF2 자신의 하강특성을 향상시킬 필요가 있다.
여기서, 신호 GB4의 기초로 되는 출력신호 Q3를 출력하는 FF3(FF3은 도18의 구성이어도, 도20의 구성이어도 좋음)내의 동작에서 고려하여 보면, 출력신호 Q3의 출력을 빠르게 행하기 위해(출력신호 Q3의 상승특성을 향상시키니 위해), Mp4의 능력을 높이면 좋고, 설계상으로는 Mp4보다 Mn4의 W 사이즈(채널폭)를 작게하고, Mp4 쪽의 전류를 흘리는 능력을 높이고, 출력 Q의 신호 상승을 빨리 하면 좋다.
한편, FF2의 출력신호 Q2는, 반전되어 신호 GB3으로 되고 전단의 FF1의 리세트 신호로 되기 때문에, 출력신호 Q1의 하강을 지연없이 빠르게 얻는다는 관점으로는, 상기 설명과 동일한 이유에 의해, FF2에서의 출력신호 Q2의 상승특성을 향상시킬 것이 필요하다(설계상에는, Mn4보다 Mp4의 W 사이즈(채널폭)를 작게하고, Mn4 쪽의 전류를 흘리는 능력을 높인다). 그러나, 이것은, 출력신호 Q2의 하강을 지연 없이 빠르게 얻는다는 관점에서, FF2 자신의 하강특성을 향상시킨다는 설계사상에 반하게 된다.
이상과 같이 종래의 RS 플립플롭을 사용한 시프트 레지스터의 경우, 전단에의 리세트를 중시하기 때문에 자신의 출력신호 OUT의 상승특성을 향상시키면, 이번에는, 자신이 후단으로부터 리세트 신호를 받아 하강하는 것으로 한 경우, 출력단의 하강특성이 나빠진다는 문제를 갖는다.
본 발명의 목적은, 상승특성 및 하강특성의 양쪽을 향상시키는 것이 가능한 플립플롭을 제안하고, 상기 플립플롭을 복수단 접속하여 이루어지는 시프트 레지스터, 및 상기 시프트 레지스터를 주사 신호선 구동회로 또는 데이터 신호선 구동회로에 사용하는 액티브 매트릭스형 표시장치에 있어서 신호 지연을 경감하는 것에 있다.
본 발명의 플립플롭은, 상기의 목적을 달성하기 위해, 외부로부터 입력되는 입력신호를, 상기 입력신호와는 별도 입력되는 제어신호에 따라 후단의 래치부에 공급하는 게이팅부와, 상기 게이팅부로부터 공급된 입력신호를 래치하는 래치회로를 구비한 래치부를 구비한 플립플롭에 있어서, 상기 래치부는, 상기 래치부에 대해 외부로부터 입력되는 리세트 신호에 의해 상기 래치회로의 래치상태를 해제하는 래치해제수단과, 상기 플립플롭의 동작전원으로서 공급되는 High 전위 또는 Low 전위의 어느 하나를 외부에 출력하는 출력제어수단을 구비한다.
상기의 구성에 의하면, 플립플롭의 출력에서의 상승 및 하강 중 일방은, 상기 래치회로에서 래치되는 신호(즉, 게이팅부로부터 공급된 입력신호)의 변화에 따라 발생하는 것으로 하고, 타방은 플립플롭의 동작전원으로서 공급되는 High 전위 또는 Low 전위 중 어느 하나를 외부에 출력함으로써 발생하는 것으로 할 수 있다.
예를 들어, 상기 래치회로가 래치하는 입력신호가 하강한 때에, 이에 따라 플립플롭의 출력신호가 하강하고, 리세트 신호에 따라 상기 래치회로의 래치상태가 해제됨과 동시에, 상기 출력제어수단에 의해 상기 플립플롭의 동작전원으로서 공급되는 High 전위가 출력신호로서 외부에 출력하는 바와 같은 경우를 고려한다.
이와 같은 경우, 출력신호의 하강을 급준한 것으로 하기 위해, 상기 래치회로를 하강특성을 우선하여 설계하면 좋고, 출력신호의 상승을 급준한 것으로 하기 위해, 상기 출력제어수단의 구동능력을 높이면 좋다.
즉, 상기 구성의 플립플롭에서는, 출력신호의 하강특성과 상승특성이 래치회로와 출력제어수단으로 나뉘어져 의존하고, 완전히 독립하게 조정가능하기 때문에, 상승특성 및 하강특성의 양쪽을 향상시킨 플립플롭을 얻을 수 있다.
또한, 본 발명에 관한 시프트 레지스터는, 상기 기재 중 어느 하나의 플립플롭을 복수단 접속하여 이루어진다.
상기 구성에 의하면, 상기 시프트 레지스터에 사용되는 플립플롭에 있어서, 상승특성 및 하강특성의 양쪽을 향상시킬 수 있고, 상기 시프트 레지스터에 있어서는 신호지연을 경감할 수 있다.
또한, 본 발명에 관한 액티브 매트릭스형 표시장치는, 상기 기재의 시프트 레지스터를 주사 신호선 구동회로 및 데이터 신호선 구동회로의 어느 일방 또는 양방에 사용한다.
상기의 구성에 의하면, 상기 시프트 레지스터를 데이터 신호선 구동회로에 사용한 경우, 시프트 레지스터가 생성하는 샘플링 신호에 있어서 지연이 경감할 수 있고, 샘플링 신호와 데이터 공급선에서 공급되는 데이터 신호와의 사이에 타이밍 의 차이가 발생하지 않기 때문에, 각 소스배선에 대해 소망하는 데이터가 안정하여 취입할 수 있다. 또한, 상기 시프트 레지스터를 주사 신호선 구동회로에 사용한 경우, 시프트 레지스터가 생성하는 주사신호를, 각 소스배선에 대해 공급되는 데이터 신호와 타이밍을 맞추기 용이해지고, 안정한 동작을 행할 수 있다.
본 발명의 또 다른 목적, 특징 및 우수한 점은, 이하에 나타내는 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은, 첨부 도면을 참조한 다음의 설명으로 명백히 될 것이다.
본 발명에 의하면, 상승특성 및 하강특성의 양쪽을 향상시키는 것이 가능한 플립플롭을 제안하고, 상기 플립플롭을 복수단 접속하여 이루어지는 시프트 레지스터, 및 상기 시프트 레지스터를 주사 신호선 구동회로 또는 데이터 신호선 구동회로에 사용하는 액티브 매트릭스형 표시장치에 있어서 신호 지연을 경감할 수 있는 효과를 갖는다.
본 발명의 일 실시예에 대해 도면에 기초하여 설명하면, 이하와 같다.
우선, 본 발명에 관한 화상표시장치의 구성예를 도2에 나타낸다. 도2에 나타내는 화상표시장치(11)는, 표시부(12), 주사 신호선 구동회로(13), 데이터 신호선 구동회로(14) 및 제어회로(15)를 구비한다.
표시부(12)는, 서로 평행한 n본의 주사 신호선 GL ... (GL1, GL2, ... GLn) 및 서로 평행한 n본의 데이터 신호선 SL ... (SL1, SL2, ... SLn)과, 매트릭스상으 로 배치된 화소(도면 중, PIX)(16) ...를 갖는다. 화소(16)는, 인접하는 2본의 주사 신호선 GL·GL과 인접하는 2본의 데이터 신호선 SL·SL로 포위된 영역에 형성된다. 또한, 설명의 편의상, 주사 신호선 GL 및 데이터 신호선 SL의 수는 동일하게 n본으로 하지만, 양선의 수가 달라도 좋은 것은 물론이다.
주사 신호선 구동회로(13)는, 시프트 레지스터(17)를 구비하고, 상기 시프트 레지스터(17)는, 제어회로(15)로부터 입력되는 2종류의 클록신호 GCK1·GCK2, 및 스타트 펄스 GSP에 기초하여 각 행의 화소(16)에 접속된 주사 신호선 GL1, GL2, ...에 제공되는 주사 신호를 순차 발생하도록 되어 있다. 또한, 시프트 레지스터(17)의 회로 구성에 대해서는 후술한다.
데이터 신호선 구동회로(14)는, 시프트 레지스터(1) 및 샘플링부(18)를 구비한다. 제어회로(15)로부터 시프트 레지스터(1)에는, 서로 위상이 다른 2종류의 클록신호 SCK·SCKB 및 스타트 펄스 SSP가 입력되는 한편, 제어회로(15)로부터 샘플링부(18)에는, 영상신호 DAT가 입력된다. 데이터 신호선 구동회로(14)는, 시프트 레지스터(1)의 각 단으로부터 출력되는 신호 S1 ~ Sn에 기초하여, 샘플링부(18)에서 영상신호 DAT를 샘플링하고, 얻어진 영상 데이터를 각 열의 화소(16)에 접속된 데이터 신호선 SL1, SL2, ...에 출력하도록 되어 있다.
제어회로(15)는, 주사 신호선 구동회로(13) 및 데이터 신호선 구동회로(14)의 동작을 제어하기 위한 각종의 제어신호를 생성하는 회로이다. 제어신호로서는, 상술한 바와 같이, 클록신호 GCK1·GCK2·SCK·SCKB, 스타트 신호 GSP·SSP, 및 영상신호 DAT 등이 이용된다.
또한, 본 화상표시장치(11)의 주사 신호선 구동회로(13), 데이터 신호선 구동회로(14) 및 표시부(12)의 각 화소(16)에서는, 각각 스위치 소자가 설치되어 있다.
본 화상표시장치(11)가 액티브 매트릭스형 액정표시장치인 경우, 상기의 화소(16)는, 도3에 나타내는 바와 같이, 전계효과 트랜지스터로 이루어지는 화소 트랜지스터 SW와, 액정용량 CL을 포함하는 화소 용량 CP(필요에 따라 보조용량 CS가 부가됨)에 의해 구성된다. 이와 같은 화소(16)에 있어서, 화소 트랜지스터 SW의 드레인 및 소스를 통해 데이터 신호선 SL과 화소용량 CP의 일방의 전극이 접속되고, 화소 트랜지스터 SW의 게이트가 주사 신호선 GL에 접속되고, 화소용량 CP의 타방의 전극이 전화소에 공통인 공통 전극선(도시하지 않음)에 접속되어 있다.
여기서, i본째의 데이터 신호선 SLi와 j본째의 주사 신호선 GLj에 접속된 화소(16)를 PIX(i,j)로 표시하면 (i,j는, 1≤i,j≤n의 범위인 임의의 정수), 상기 PIX(i,j)에 있어서, 주사 신호선 GLj가 선택되면, 화소 트랜지스터 SW가 도통하고, 데이터 신호선 SLi에 인가된 영상 데이터로서의 전압이 화소용량 CP에 인가된다. 이와 같이 화소용량 CP에서의 액정용량 CL에 전압이 인가되면, 액정의 투과율 또는 반사율이 변조된다. 따라서, 주사 신호선 GLj를 선택하고, 데이터 신호선 SLi에 영상 데이터에 따른 신호전압을 인가하면, 상기 PIX(i,j)의 표시상태를, 영상 데이터에 맞추어 변화시킬 수 있다.
화상표시장치(11)에서는, 주사 신호선 구동회로(13)가 주사 신호선 GL을 선택하고, 선택 중의 주사 신호선 GL과 데이터 신호선 SL과의 조합에 대응하는 화소(16)에의 영상 데이터가, 데이터 신호선 구동회로(14)에 의해 각각의 데이터 신호선 SL에 출력된다. 이에 의해, 상기 주사 신호선 GL에 접속된 화소(16)에, 각각의 영상 데이터가 기입된다. 또한, 주사 신호선 구동회로(13)가 주사 신호선 GL을 순차 선택하고, 데이터 신호선 구동회로(14)가 데이터 신호선 SL에 영상 데이터를 출력한다. 이 결과, 표시부(12)의 전화소(16)에 각각의 영상 데이터가 기입됨으로써, 표시부(12)에 영상신호 DAT에 따른 화상이 표시된다.
여기서, 상기 제어회로(15)로부터 데이터 신호선 구동회로(14)까지의 사이, 각 화소(16)에의 영상 데이터는, 영상신호 DAT로서, 시분할로 전송되어 있고, 데이터 신호선 구동회로(14)는, 타이밍 신호로 되는, 소정의 주기로 듀티비가 50% 이하(본 실시형태에서는, Low기간이 High기간보다 짧음)인 클록신호 SCK와, 상기 클록신호 SCK와 위상이 180°다른 클록신호 SCKB와, 스타트 펄스 SSP에 기초한 타이밍으로, 영상신호 DAT로부터 각 영상 데이터를 추출한다.
구체적으로는, 데이터 신호선 구동회로(14)의 시프트 레지스터(1)는, 클록신호 SCK·SCKB에 동기하여, 스타트 펄스 SSP가 입력됨으로써, 순차, 클록의 반주기에 상당하는 펄스를 시프트시키면서 출력하고, 이에 의해, 1클록씩 타이밍이 다른 출력신호 S1 ~ Sn을 생성한다. 또한, 데이터 신호선 구동회로(14)의 샘플링부(18)는, 각 출력신호 S1 ~ Sn의 타이밍으로, 영상신호 DAT로부터 영상 데이터를 추출한다.
한편, 주사 신호선 구동회로(13)의 시프트 레지스터(17)는, 클록신호 GCK1·GCK2에 동기하여, 스타트 펄스 GSP가 입력됨으로써, 순차, 클록의 반주기에 상당하는 펄스를 시프트시키면서 출력하고, 이에 의해, 1클록씩 타이밍이 다른 주사신호를, 각 주사 신호선 GL1 ~ GLn에 출력한다.
상기 데이터 신호선 구동회로(14)의 시프트 레지스터(1), 및 주사 신호선 구동회로(13)의 시프트 레지스터(17)의 대략적인 구성은, 모두 도22에 나타내는 구성과 동일한 것으로 할 수 있다. 다만, 본 실시형태에 관한 시프트 레지스터(1 또는 17)에 있어서는, 사용되는 RS 플립플롭의 구성이 종래와 다른 것이기 때문에, 본 발명에 관한 플립플롭의 구체예를, 이하의 실시형태 1 ~ 5에서 상세히 설명한다.
[실시형태 1]
본 실시형태 1에 관한 RS 플립플롭의 구성예를 도1을 참조하여 설명한다.
도1에 나타내는 RS 플립플롭은, 대별하여, 게이팅부(21)와 래치부(22)로 구성되어 있다.
게이팅부(21)는, p형 트랜지스터 Mp1, n형 트랜지스터 Mn1(이후, p형 트랜지스터는 Mp, n형 트랜지스터는 Mn으로 칭함)이 전원 VDD(High 전위) - VSS(Low 전위) 사이에 직렬로 접속되고, 인버터 회로(23)를 구성한다. 상기 인버터 회로(23)의 입력측, 즉, Mp1 및 Mn1의 게이트에는, 제어단자 GB가 접속되어 있다.
또한, 입력단자 CK와 Node A와의 사이에는, Mn2 및 Mp2의 병렬접속으로 구성되어 있는 CMOS형의 아날로그 스위치 ASW1이 접속되어 있다. 상기 아날로그 스위치 ASW1은, Mn2의 게이트가 인버터 회로(23)의 출력(즉, Mp1의 소스와 Mn1의 드레인을 접속하는 접속점)과 접속되고, Mp2의 게이트가 제어단자 GB와 접속되어 있다.
상기 ASW1의 Mn2의 게이트에 VDD가 접속되면, Mn2의 소스-드레인 사이가 도통하고, VSS가 공급되면 소스-드레인 사이가 비도통 상태로 된다. 한편, Mp2의 게이트에 VSS가 공급되면 Mp2의 소스-드레인 사이가 도통상태로 되고, VDD에 접속되면 비도통 상태로 된다. 이와 같이, 아날로그 스위치 ASW1은 Mn2와 Mp2의 작용에 의해, 입력신호 CK의 입력제어가 행해진다. 또한, 상기 Node A는, 게이팅부(21)의 출력으로 된다.
래치부(22)는, 전원 VDD - VSS 사이에, Mp3과 Mn3으로 구성되어 있는 인버터 회로(24) 및 Mp4와 Mn4로 구성되어 있는 인버터 회로(25)를 구비한다. 인버터 회로(24)의 입력과 인버터 회로(25)의 출력은, 서로 접속되어 있다. 상기 게이팅(21)의 출력, 즉, Node A는, 인버터 회로(24)의 입력과 접속되어 있다. 또한, 인버터 회로(24)의 출력을 Node B, 인버터 회로(25)의 출력을 Node C로 한다.
또한, 인버터 회로(24)의 출력과 본 RS 플립플롭의 출력단자 OUT과의 사이에는, Mn5 및 Mp5의 병렬 접속으로 구성되어 있는 CMOS형 아날로그 스위치 ASW2(래치 해제수단)이 접속되어 있다. 상기 아날로그 스위치 ASW는, Mn5의 게이트가 인버터(26)를 통해 제어단자 R과 접속되고, Mp5의 게이트가 제어단자 R과 접속되어 있다.
또한, 상기 아날로그 스위치 ASW2와 출력단자 OUT과의 사이의 접속점은, 인버터 회로(25)의 출력과 접속되어 있다. 이 때문에, 상기 아날로그 스위치 ASW2가 도통으로 되어 있는 동안은, 인버터 회로(24)의 출력과 인버터 회로(25)의 입력이 접속되고, 인버터 회로(24 및 25)는, 그 입력측과 출력측이 서로 접속하여 조합된 래치회로를 구성한다.
또한, 전원 VSS와 출력단자 OUT과의 사이에는, 그의 게이트가 제어단자 R과 접속된 Mn6(출력제어수단)이 배치되어 있다.
다음에, 도1에 나타내는 상기 RS 플립플롭의 동작에 대해, 도4를 참조하여 설명한다.
현재, 도4에 나타내는 타이밍 챠트에 있는 바와 같이, 제어신호 GB, 클록신호 CK, 리세트 신호 R이, 상기 RS 플립플롭의 제어단자 GB, 입력단자 CK, 리세트 단자 R의 각각에 입력되어 있는 것으로 한다.
우선, 시간 t1에 있어서 제어신호 GB가 Low(VSS)로 하강하면, 인버터 회로(23)의 출력은 VDD로 되고, 아날로그 스위치 ASW1의 Mn2의 게이트에 VDD가 공급된다. 한편, 아날로그 스위치 ASW의 Mp2의 게이트에는 VSS(제어신호 GB)가 공급된다. 이에 의해, 아날로그 스위치 ASW1이 닫히고, 클록신호 CK가 Node A에 공급된다.
다음에, 시간 t2에서 클록신호 CK가 Low로 전환하면, Node A의 전위가 Low로 되고, Mn3과 Mp3으로 구성되는 인버터 회로(24)의 게이트에 입력되고, 인버터 회로(24)의 출력인 Node B가 High로 된다. 이 때, 리세트 신호 R이 Low인 상태이기 때문에, Mp5와 Mn5로 구성되는 아날로그 스위치 ASW2의 Mp5의 게이트에는 Low가 인가되고, Mn5에는 인버터 회로(26)에 의해 리세트 신호 R이 반전하고, High가 인가된다. 따라서, 아날로그 스위치 ASW2는 닫힌 상태로 되고, node B의 신호는, 아날 로그 스위치 ASW2를 통해 그 상태로 상기 RS 플립플롭의 출력 OUT으로 된다.
또한, node B의 신호는, Mn4와 Mp4로 구성되는 인버터 회로(25)의 각각의 게이트에 인가되고, 인버터 회로(25)의 출력인 Node C는 Low로 된다. 이에 의해, 인버터 회로(24)와 인버터 회로(25)에 의한 래치회로가 기능한 상태로 된다.
다음에, 시간 t3에 있어서 제어신호 GB가 High로 되면, 아날로그 스위치 ASW1이 개방되고, Node A에의 클록 CK의 공급이 정지된다. 이 때, 리세트 신호 R은 Low인 상태이기 때문에, 여전히 아날로그 스위치 ASW2는 닫힌 상태이고, 인버터 회로(24 및 25)로 이루어지는 래치회로에서 출력 OUT은 High로 유지된 상태이다.
다음에, 시간 t4에서 리세트 신호 R이 High로 되면, 아날로그 스위치 ASW2가 개방함과 동시에, Mn6이 도통한다. 이에 의해, 출력단자 OUT은 Node B와 절리됨과 동시에, Mn6을 통해 전원 VSS와 접속되기 때문에, 출력 OUT은 Low로 된다. 또한, 아날로그 스위치 ASW2를 개방함으로써, 인버터 회로(24)의 출력과 인버터 회로(25)의 입력과의 접속이 차단되고, 인버터 회로(24 및 25)에 의한 래치상태가 해제된다. 이 때, 인버터 회로(25)의 입력에는 Low가 공급되기 때문에 Node C는 High로 되고, 인버터 회로(24)의 출력 node B는 Low로 된다.
다음에, 시간 t5이후에서는, 리세트 신호 R은 Low로 된다. 이 때, Mn6이 비도통으로 되고 출력단자 OUT은 전원 VSS와 절리되지만, 아날로그 스위치 ASW2가 닫힘으로써 인버터 회로(24 및 25)에 의해 래치상태가 회복되고, 출력 OUT이 Low인 상태로 유지된다.
본 실시형태 1에 관한 상기 구성의 RS 플립플롭에 있어서, 출력 OUT의 상승 특성에 대해 고려하면, 상기 RS 플립플롭에 Low인 제어신호 GB가 입력되고, 클록신호 CK가 하강하면, node A가 Low로 된다. 이 때, 출력 OUT의 상승을 빠르게 행하기 위해서는, Mp3의 채널폭을 Mn3보다 크게 함으로써 Mn3보다 Mp3의 구동능력을 높이고, 상승특성을 향상시킬 수 있다.
여기서, 인버터를 구성하는 Pch 트랜지스터(Mp)와 Nch 트랜지스터(Mn)의 능력(전류량)을 변환한 경우의 입출력 특성을 도24에, 트랜지엔트 특성(출력파형)을 도25에 나타낸다. 도24 및 도25 중에서는, 파라미터로서,
(1) Mp의 능력이 Mn의 능력보다 높은 경우(P > N)
(2) Mp의 능력과 Mn의 능력이 거의 동일한 경우(P = N)
(3) Mn의 능력이 Mp의 능력보다 높은 경우(P < N)
을 각각 나타낸다.
도26 및 도27은, 도25에 나타낸 인버터의 출력파형에서의 상승파형 및 하강파형의 각각을 나타낸 그래프이다. 이들의 그래프에 의해,
(P > N)인 경우: 상승특성은 양호하지만, 하강특성은 나쁘고,
(P = N)인 경우: 상승 및 하강특성이 거의 동일한 특성(표준적인 인버터)
(P < N)인 경우: 하강특성은 양호하지만, 상승특성은 나쁘다는 것을 알 수 있다.
이상과 같이, 동일한 인버터에 있어서, 상승 및 하강특성의 양쪽을 좋게 하는 것은 곤란하지만, 본 실시형태에 관한 RS 플립플롭에서는, Mn3과 Mp3으로 구성되는 인버터 회로(24)는 출력 OUT의 상승특성만에 영향을 주는, Mp3의 채널폭을 Mn3보다 크게 함으로써 Mn3보다 Mp3의 구동능력을 높이고, 상승특성을 향상시킨 다른 인버터로서 구비하면 좋다.
다음에, 출력 OUT의 하강특성을 고려하면, 하강은, 리세트 신호 R에 의해 출력 OUT을 Low로 전환시키는 Mn6의 구동능력을 높이면 좋고, 상기 Mn6의 채널폭을 크게 함으로써 가능하다.
또한, 리세트 신호 R이 상승함으로써 Mn6은 도통을 개시하지만, 이 때, 아날로그 스위치 ASW2의 작용에 의해, 출력 OUT은 Mn6 이외의 회로로부터 완전히 절리할 수 있기 때문에, 전기적으로 출력 OUT은 Mn6의 작용밖에 받지 않기 때문에, 하강특성은 Mn6의 구동능력에만 의존한다.
따라서, 상기 구성의 RS 플립플롭에 있어서는, 출력 OUT의 하강특성과 상승특성이 완전히 독립하여 조정가능하기 때문에, 종래 구성에 비교하여, 시프트 레지스터를 구성한 경우의 출력신호 Q의 지연시간을 대폭으로 소멸할 수 있게 된다.
[실시형태 2]
본 실시형태 2에 관한 RS 플립플롭의 구성예를 도5를 참조하여 설명한다.
도5에 나타내는 RS 플립플롭은, 대별하여, 게이팅부(21)와 래치부(27)로 구성되어 있다. 게이팅부(21)의 구성 및 동작은, 상기 실시형태 1에서의 도1에 나타낸 RS 플립플롭과 동일하기 때문에, 여기서는 상세한 설명을 생략한다.
래치부(27)는, 도1에 나타낸 래치부(22)와 거의 유사한 구성이지만, 아날로그 스위치 ASW2에 대신하여, 아날로그 스위치 ASW3을 사용하는 점이 다르다. 래치부(27)에 있어서, 래치부(22)와 동일한 구성에 대해서는, 도1과 동일한 부재번호를 붙이고, 그의 상세한 설명은 생략한다.
상기 아날로그 스위치 ASW3은, 인버터 회로(24)의 출력과 본 RS 플립플롭의 출력단자 OUT과의 사이에, Mn7 및 Mp7의 병렬 접속으로 구성되어 있는 CMOS형 아날로그 스위치로서 접속되어 있다. 또한, 상기 아날로그 스위치 ASW3은, Mn7의 게이트가 전원 VDD와 접속되어 있고, Mp7의 게이트가 제어단자 R과 접속되어 있다.
다음에, 시간 t2에서 클록신호 CK가 Low로 전환하면, Node A의 전위가 Low로 되고, Mn3과 Mp3으로 구성되는 인버터 회로(24)의 게이트에 입력되고, 인버터 회로(24)의 출력인 Node B가 High로 된다. 이 때, 리세트 신호 R이 Low인 상태이기 때문에, Mp7과 Mn7로 구성되는 아날로그 스위치 ASW3의 Mp7의 게이트에는 Low가 인가되고, Mn7에는 High(전원 VDD)가 인가된다. 따라서, 아날로그 스위치 ASW3은 닫힌 상태로 되고, node B의 신호는, 아날로그 스위치 ASW3을 통해 그 상태로 상기 RS 플립플롭의 출력 OUT으로 된다.
또한, node B의 신호는, Mn4와 Mp4로 구성되는 인버터 회로(25)의 각각의 게이트에 인가되고, 인버터 회로(25)의 출력인 Node C는 Low로 된다. 이에 의해, 인버터 회로(24)와 인버터 회로(25)에 의한 래치회로가 기능하는 상태로 된다.
다음에, 시간 t3에 있어서 제어신호 GB가 High로 되면, 아날로그 스위치 ASW1이 개방하고, Node A에의 클록 CK의 공급이 정지된다. 이 때, 리세트 신호 R은 Low인 상태이기 때문에, 여전히 아날로그 스위치 ASW3은 닫힌 상태이고, 인버터 회로(24 및 25)로 이루어지는 래치회로에서 출력 OUT은 High로 유지된 상태이다.
상기 t1 ~ t3까지의 동작은, 도1에 나타내는 RS 플립플롭의 동작과 동일하 다.
다음에, 시간 t4'에 있어서 리세트 신호 R이 High로 되면, 아날로그 스위치 ASW3에 있어서는, Mp7이 비도통으로 되고, 또한, Mn7에 있어서도 리세트 신호 R이 High로 된 직후는 게이트 및 소스의 입력이 모두 High이기 때문에, Mn7도 비도통으로 되고, 아날로그 스위치 ASW3은 개방되어 출력단자 OUT은 Node B로 절리된다. 또한, 아날로그 스위치 ASW3이 개방됨으로써, 인버터 회로(24)의 출력과 인버터 회로(25)의 입력과의 접속이 차단되고, 인버터 회로(24 및 25)에 의한 래치상태가 해제된다.
한편으로, 리세트 신호 R이 High로 됨으로써 Mn6가 도통하고, 출력 OUT은 Mn6을 통해 전원 VSS와 접속되기 때문에 Low로 된다. 또한, Mn6이 도통하면, 인버터 회로(25)의 입력이 Low로 되기 때문에, 이에 따라, Node C가 High, Node B가 Low로 된다. Node B가 Low로 되면, 아날로그 스위치 ASW3의 Mn7에 있어서, 게이트 입력이 High, 소스 입력이 Low로 되기 때문에, Mn7이 도통하여 출력단자 OUT은, Node B(이 시점에서 Low)와 접속되지만, 이 시점에서 출력단자 OUT은, Mn6의 작용에 의해 이미 Low로 되어 있다.
다음에, 시간 t5이후에서는, 리세트 신호 R은 Low로 된다. 이 때, Mn6이 비도통으로 되는 출력단자 OUT은 전원 VSS와 절리되지만, 아날로그 스위치 ASW3이 닫힘으로써 인버터 회로(24 및 25)에 의한 래치상태가 회복하고, 출력 OUT이 Low인 상태로 유지된다.
본 실시형태 2에 관한 상기 구성의 RS 플립플롭에 있어서, 출력 OUT의 상승 특성에 대해 고려하면, 상기 RS 플립플롭에 Low인 제어신호 GB가 입력되고, 클록신호 CK가 하강하면, node A가 Low로 된다. 이 때, 출력 OUT의 상승을 빠르게 행하기 위해서는, Mp3의 채널폭을 Mn3보다 크게 함으로써 Mn3보다 Mp3의 구동능력을 높이고, 상승특성을 향상시킬 수 있다.
다음에, 출력 OUT의 하강특성을 고려하면, 하강은, 리세트 신호 R에 의해 출력 OUT을 Low로 전환시키는 Mn6의 구동능력을 높이면 좋고, 상기 Mn6의 채널폭을 크게 함으로써 가능하다.
또한, 리세트 신호 R이 상승함으로써 Mn6은 도통을 개시하지만, 리세트 신호 R이 상승한 직후에서는, 아날로그 스위치 ASW3의 작용에 의해, 출력 OUT은 Mn6 이외의 회로로부터 완전히 절리할 수 있기 때문에, 전기적으로 출력 OUT은 Mn6의 작용밖에 받지 않기 때문에, 하강특성은 Mn6의 구동능력에만 의존한다.
따라서, 상기 구성의 RS 플립플롭에 있어서는, 출력 OUT의 하강특성과 상승특성이 완전히 독립하여 조정가능하기 때문에, 종래구성에 비교하여, 시프트 레지스터를 구성한 경우의 출력신호 Q의 지연시간을 대폭으로 삭감할 수 있게 된다.
또한, 상기 도6에 나타내는 구성의 RS 플립플롭에서는, 도1에 나타내는 구성의 RS 플립플롭에 비교하여, ASW2를 작동시키기 위한 인버터(26)가 불필요하게 되고, 소자의 수를 삭감할 수 있다는 장점을 갖는다.
[실시형태 3]
본 실시형태 3에 관한 RS 플립플롭의 구성예를 도7을 참조하여 설명한다.
도7에 나타내는 RS 플립플롭은, 대별하여, 게이팅부(28)와 래치부(22)로 구 성되어 있다. 래치부(22)의 구성 및 동작은, 상기 실시형태 1에서의 도1에 나타낸 RS 플립플롭과 동일하기 때문에, 여기서는 상세한 설명을 생략한다.
또한, 게이팅부(28)는, 제어신호 GB, 클록신호 CK 및 그의 반전신호 CKB를 입력으로 하고, 클록신호 CK 및 반전 클록신호 CKB가 본 회로의 전원인 전원 VDD보다 진폭이 작은 경우의 구성예이다.
게이팅부(28)에서는, Mp8, Mn8이 전원 VDD와 입력단자 CKB와의 사이에 직렬로 접속되어 있고, Mn9가 입력단자 CK와 Node A(게이팅부(28)의 출력)와의 사이에 접속되어 있다. 또한, Mp8의 소스와 Mn8의 드레인과의 사이의 접속점(Node D라 함)과 전원 VSS와의 사이에 Mn10이 배치되어 있다. Mp8 및 Mn10의 게이트는, 제어단자 GB에 접속되어 있다. Mn8의 게이트는 Node D에 접속되어 있다.
다음에, 도7에 나타내는 상기 RS 플립플롭의 동작에 대해, 도8을 참조하여 설명한다.
현재, 도8에 나타내는 타이밍 챠트에 있는 바와 같이, 제어신호 GB, 클록신호 CK, 반전 클록신호 CKB, 리세트 신호 R이, 상기 RS 플립플롭의 제어단자 GB, 입력단자 CK 및 CKB, 리세트 단자 R의 각각에 입력되어 있다. 여기서는, 일 예로서, 클록신호 CK 및 반전 클록신호 CKB의 진폭이 3.3 V, 회로의 전압 VDD가 12 V, VSS가 0 V이다. 또한, Mn8 및 Mn9의 문턱치를 3 V로 한다.
우선, 시간 t1에 있어서 제어신호 GB가 Low(VSS)로 됨으로써, Mp8이 도통함과 동시에, Mn10이 비도통으로 된다. 이 때, 상술한 바와 같이, 반전 클록신호 CKB가 0 V이고, 클록신호 CK가 3.3 V이고, Mn8의 문턱치 전압이 3 V인 경우, Node D의 전위는, Mn8의 문턱치 전압과 가까운 약 3 V로 된다. Node D의 전위는 Mn9의 게이트 전위이기 때문에, Mn9에 있어서는 게이트 전위가 약 3 V로 소스 전위가 3.3 V이다. 이 때문에, Mn9에서는 게이트-소스간 전압이 약 0.3 V로 되기 때문에 비도통 상태로 되고, Node A는 그 전의 상태를 변경하지 않고 High를 계속 유지한다. 래치부(22)에서는, 실시형태 1에서 설명한 동작에 의해, Node A의 전위를 High로 유지하고, 그의 출력 OUT은 Low이다.
다음에, 시간 t2에 있어서, 반전 클록신호 CKB가 3.3 V, 클록신호 CK가 0 V로 되면, node D는 Mn8의 문턱치 전압 3 V에 3.3 V를 더한 약 6.3 V로 되고, 상기 전위는 Mn9의 게이트에 인가된다. 이 때, Mn9의 소스는 0 V이기 때문에, Mn9는 도통하고, Node A를 Low로 한다.
다음에, 시간 t3이 되면, 제어신호 GB가 High(VDD = 12 V)로 되고, Mp8을 비도통으로 하고, Mn10을 도통하기 때문에, Mn8과 Mn9의 게이트에는 Low(VSS = 0 V)가 인가되고, 클록신호 CK, 반전 클록신호 CKB가 절리된다. 따라서, 제어신호 GB가 High(VDD = 12 V)인 경우, 클록신호 CK, 반전 클록신호 CKB가 어떠한 상태를 유지하여도, 본 회로에는 영향을 주지 않게 된다. 이 때, node A는, Mn9의 비도통에 의해 클록신호 CK로부터 절리되지만, 래치부(22)에 의해 Low로 유지되고, 래치부(22)에서의 출력 OUT도 High인 상태이다.
다음에, 시간 t4 이후는, Mn9가 비도통이기 때문에, 게이팅부(28)의 출력은 래치부(22)의 동작에 영향을 주지 않고, 실시형태 1에서 설명한 동작과 동일한 동작으로 된다.
또한, 상기 도7에 도시한 구성의 RS 플립플롭은, 게이팅부(28)와 도1에 도시한 래치부(22)를 조합한 구성으로 하였지만, 도9에 나타내는 바와 같이, 게이팅부(28)와 도5에 나타낸 래치부(27)를 조합한 구성으로 할 수도 있다. 도9에 나타내는 RS 플립플롭에서의 각종 입력신호와 출력신호와의 관계도, 도7에 나타낸 RS 플립플롭과 동일하게 된다.
[실시형태 4]
본 실시형태 4에 관한 RS 플립플롭의 구성예를 도10을 참조하여 설명한다.
도10에 나타내는 RS 플립플롭은, 대별하여, 게이팅부(21)와 래치부(29)로 구성되어 있다. 게이팅부(21)의 구성 및 동작은, 상기 실시형태 1에서의 도1에 나타낸 RS 플립플립과 동일하기 때문에, 여기서는 상세한 설명을 생략한다.
래치부(29)는, 실시형태 1에서의 래치부(22)와 거의 유사한 구성이지만, 인버터 회로(24)를 대신하여 클록된 인버터 회로(24')를 사용하고, 또한, 아날로그 스위치 ASW2를 생략한 점에서 래치부(22)와는 다르다.
클록된 인버터 회로(24')는, 인버터 회로(24)를 구성하는 Mp3 및 Mn3의 양측에 Mp11 및 Mn11을 더 배치한 구성이다. 즉, Mp3과 전원 VDD와의 사이에 Mp11이 배치되고, Mn3과 전원 VSS와의 사이에 Mn11이 배치되어 있다. 또한, Mp11의 게이트에는 리세트 신호 R이 직접 입력되고, Mn11의 게이트에는 리세트 신호 R이 인버터(30)에 의해 반전되어 입력되도록 되어 있다.
도10에 나타내는 RS 플립플롭에서는, 리세트 신호 R이 High인 때에, Mp11 및 Mn11이 비도통으로 되고, Mp3 및 Mn3을 전원 VDD 및 VSS로부터 절리하여 플로트 상 태로 한다. 이것은, 도1의 래치부(22)에 있어서, ASW2가 비도통으로 된 경우와 동일한 상태이다. 리세트 신호 R이 Low인 때에, Mp11 및 Mn11이 도통으로 되고, Mp3 및 Mn3을 전원 VDD 및 VSS에 접속한다. 이것은, 도1의 래치부(22)에 있어서, ASW2가 도통으로 된 경우와 동일한 상태이다.
이에 의해, 본 실시형태 4에 관한 RS 플립플롭은, 도1에 나타낸 RS 플립플롭과 동일한 동작을 행할 수 있다. 또한, 아날로그 스위치 ASW2를 생략하여, 클록된 인버터 회로(24')를 사용함으로써, RS 플립플롭의 회로구성에 있어서 회로면적의 삭감을 도모하는 것이 가능하게 된다.
또한, 본 실시형태 4에 관한 RS 플립플롭의 변형예로서, 도11, 도12에 나타낸 바와 같은 구성이 얻어진다. 이것은, 도1에 나타내는 구성의 인버터 회로(25)에 대신하여 클록된 인버터 회로(25')(도11의 구성) 또는 클록된 인버터 회로(25")(도12의 구성)를 사용한 구성이다.
클록된 인버터 회로(NOR 회로)(25')에서는, Mp12가 출력단자 OUT과 Mp4와의 사이에 접속되어 있고, Mn12가 전원 VSS와 출력단자 OUT과의 사이에 Mn4와 병렬로 접속되어 있다. Mp12 및 Mn12의 게이트에는 리세트 신호 R이 입력된다.
또한, 클록된 인버터 회로(NAND 회로)(25")에서는, Mp13이 전원 VDD와 출력단자 OUT과의 사이에서 Mp4와 병렬로 접속되어 있고, Mn13이 전원 VSS와 Mn4와의 사이에 접속되어 있다. Mp13 및 Mn13의 게이트에는 리세트 신호 RB가 입력된다.
도11 및 도12에 나타내는 RS 플립플롭에서는, 구체적인 동작은 생략하지만, 입출력 신호의 파형은 도13 및 도14에 나타내는 바와 같다.
[실시형태 5]
상술한 실시형태 1 ~ 3에 관한 RS 플립플롭은, 모두 인버터(즉, 인버터 회로(24))에 있어서 출력의 상승특성을 향상시키고, 하강특성을 향상시키기 위해서는 출력단자 OUT과 로우 전위 VSS를 n형 트랜지스터 Mn6을 통해 접속한 구성으로 되어 있다.
그러나, 이와 반대로, 인버터에 있어서 출력의 하강특성을 향상시키고, 상승특성을 향상시키기 위해서는 출력단자 OUT과 하이전위 VDD를 트랜지스터를 통해 접속한 구성으로 하는 것도 가능하다. 이와 같은 RS 플립플롭의 구성예를 도15에 나타낸다.
도15에 나타내는 RS 플립플롭은, 대별하여, 게이팅부(21)(도7에 나타내는 게이팅부(28)를 사용하는 것도 가능)와 래치부(31)로 구성되어 있다. 게이팅부(21)의 구성 및 동작은, 상기 실시형태 1에서의 도1에 나타낸 RS 플립플롭과 동일하기 때문에, 여기서는 상세한 설명을 생략한다.
래치부(31)는, 실시형태 1에서의 래치부(22)와 거의 유사한 구성이지만, Mn6이 생략되어 있고, 대신에, 전원 VDD와 출력단자 OUT과의 사이에는, 그의 게이트가 제어단자 R과 인버터(26)를 통해 접속된 Mp14가 배치되어 있다.
도15에 나타내는 RS 플립플롭에서는, 구체적인 동작은 생략하지만, 입출력 신호의 파형은 도16에 나타내는 바와 같다. 상기 RS 플립플롭에서는, 출력 OUT이 하강하는 때에는, ASW2가 도통으로 되고, 인버터 회로(24)에 있어서 하강특성을 우선하는 설계로 해두면, 상기 RS 플립플롭의 하강특성을 향상시킬 수 있다. 또한, 출력 OUT이 상승하는 때에는, ASW2가 비도통으로 되고, Mp14의 구동능력을 높이면, 상기 RS 플립플롭의 상승특성을 향상시킬 수 있다.
본 발명의 플립플롭은, 이상과 같이, 외부로부터 입력되는 입력신호를, 상기 입력신호와는 별도 입력되는 제어신호에 따라 후단의 래치부에 공급하는 게이팅부와, 상기 게이팅부로부터 공급된 입력신호를 래치하는 래치회로를 구비한 래치부를 구비한 플립플롭에 있어서, 상기 래치부는, 상기 래치부에 대해 외부로부터 입력되는 리세트 신호에 의해 상기 래치회로의 래치상태를 해제하는 래치해제수단과, 상기 플립플롭의 동작전원으로서 공급되는 High 전위 또는 Low 전위의 어느 하나를 외부에 출력하는 출력제어수단을 구비한다.
상기의 구성에 의하면, 플립플롭의 출력에서의 상승 및 하강 중 일방은, 상기 래치회로에서 래치되는 신호(즉, 게이팅부로부터 공급된 입력신호)의 변화에 따라 발생하는 것이고, 타방은 플립플롭의 동작전원으로서 공급되는 High 전위 또는 Low 전위 중 어느 하나를 외부에 출력함으로써 발생하는 것으로 할 수 있다.
예를 들어, 상기 래치회로가 래치하는 입력신호가 하강한 때에, 이것에 따라 플립플롭의 출력신호가 하강하고, 리세트 신호에 의해 상기 래치회로의 래치상태가 해제됨과 동시에, 상기 출력제어수단에 의해 상기 플립플롭의 동작전원으로서 공급되는 High 전위가 출력신호로서 외부에 출력하도록 하는 경우를 고려한다.
이와 같은 경우, 출력신호의 하강을 급준한 것으로 하기 위해, 상기 래치회로를 하강특성을 우선한 설계로 하면 좋고, 출력신호의 상승을 급준한 것으로 하기 위해, 상기 출력 제어수단의 구동능력을 높이면 좋다.
즉, 상기 구성의 플립플롭에서는, 출력신호의 하강특성과 상승특성이 래치회로와 출력제어수단으로 나누어져 의존하고, 완전히 독립하여 조정가능하기 때문에, 상승특성 및 하강특성의 양방을 향상시킨 플립플롭을 얻을 수 있다.
또한, 본 발명에 관한 플립플롭에서는, 상기 래치회로는, 2가지의 인버터 회로를 그의 입력측과 출력측에 서로 접속하여 조합된 구성이고, 상기 래치해제수단은, 그의 출력측이 플립플롭의 출력단자와 접속되어 있는 인버터 회로의 출력측과 상기 플립플롭의 출력단자와의 사이에 배치되고, 상기 리세트 신호에 의해 ON/OFF가 절환되는 아날로그 스위치이고, 상기 출력제어수단은, 상기 플립플롭의 동작전원으로서 공급되는 High 전위 또는 Low 전위의 입력단자와 상기 플립플롭의 출력단자와의 사이에 배치되고, 상기 리세트 신호에 따라 ON/OFF가 절환되는 스위칭 소자이다.
상기의 구성에 의하면, 상기 래치회로를 구성하는 2개의 인버터 회로 중, 그의 출력이 플립플롭의 출력단자와 접속되어 있는 측의 인버터 회로에 따라 출력신호의 하강특성 및 상승특성 중 일방을 향상시킬 수 있고, 상기 스위칭 소자에 따라 타방의 특성을 향상시킬 수 있다.
또한, 본 발명에 관한 플립플롭에서는, 상기 아날로그 스위치는, p형 트랜지스터와 n형 트랜지스터와의 소스 및 드레인끼리를 접속한 CMOS형 아날로그 스위치이고, 상기 p형 트랜지스터 및 n형 트랜지스터의 양방에서의 ON/OFF가 상기 리세트 신호에 따라 직접 절환된다.
상기의 구성에 의하면, 상기 아날로그 스위치를 구성하는 p형 트랜지스터 및 n형 트랜지스터의 양방의 동작이, 상기 리세트 신호에 의해 직접 절환되기 때문에, 상기 아날로그 스위치의 동작을 확실한 것으로 할 수 있다.
또한, 본 발명에 관한 플립플롭에서는, 상기 아날로그 스위치는, p형 트랜지스터와 n형 트랜지스터와의 소스 및 드레인끼리를 접속한 CMOS형 아날로그 스위치이고, 상기 p형 트랜지스터 및 n형 트랜지스터의 일방에서의 ON/OFF가 상기 리세트 신호에 의해 직접 절환되고, 타방의 트랜지스터는 일정한 게이트 전위가 제공되어 게이트-소스간 전위의 변동에 의해 ON/OFF가 절환된다.
상기의 구성에 의하면, 상기 아날로그 스위치를 구성하는 p형 트랜지스터 및 n형 트랜지스터의 일방의 동작만이 상기 리세트 신호에 의해 직접 절환되기 때문에, 양방의 트랜지스터의 동작을 리세트 신호에 의해 직접 절환하는 구성에 비해, 인버터 소자가 삭감될 수 있다.
또한, 본 발명에 관한 플립플롭에서는, 상기 래치회로는, 2가지의 인버터 회로를 그의 입력측과 출력측을 서로 접속하여 조합된 구성이고, 그의 출력측이 플립플롭의 출력단자와 접속되어 있는 인버터 회로에 클록된 인버터를 사용함으로써, 상기 래치회로에 래치 해제수단을 겸용시킨 구성으로 되어 있다.
상기의 구성에 의하면, 상기 래치회로를 구성하는 2개의 인버터 회로 중, 일방의 인버터 회로를 클록된 인버터로 함으로써, 상기 래치회로에 래치해제수단을 겸용시킨 구성으로 할 수 있고, 회로면적의 삭감을 도모할 수 있다.
또한, 본 발명에 관한 시프트 레지스터는, 상기 기재 중 어느 하나의 플립플롭을 복수단 접속하여 이루어진다.
상기의 구성에 의하면, 상기 시프트 레지스터에 사용되는 플립플롭에 있어서, 상승특성 및 하강특성의 양쪽을 향상시킬 수 있고, 상기 시프트 레지스터에 있어서는 신호지연을 경감할 수 있다.
또한, 본 발명에 관한 액티브 매트릭스형 표시장치는, 상기 기재의 시프트 레지스터를 주사 신호선 구동회로 및 데이터 신호선 구동회로의 어느 일방 또는 양쪽에 사용한다.
상기의 구성에 의하면, 상기 시프트 레지스터를 데이터 신호선 구동회로에 사용한 경우, 시프트 레지스터가 생성하는 샘플링 신호에 있어서 지연을 경감할 수 있고, 샘플링 신호와 데이터 공급선에서 공급되는 데이터 신호와의 사이에 타이밍의 차이가 발생하지 않기 때문에, 각 소스배선에 대해 소망하는 데이터가 안정하여 취입할 수 있다. 또한, 상기 시프트 레지스터를 주사 신호선 구동회로에 사용한 경우, 시프트 레지스터가 생성하는 주사신호를, 각 소스배선에 대해 공급되는 데이터 신호선과 타이밍을 맞추기 쉼게 되고, 안정한 동작을 행할 수 있다.
발명의 상세한 설명의 항에서 이루어진 구체적인 실시형태 또는 실시예는, 어디까지나, 그와 같은 구쳬에에만 한정하여 협의로 해석되어서는 안되고, 본 발명의 정신과 다음에 기재하는 특허청구항의 범위내에서, 각각 변경하여 실시할 수 있는 것이다.
도1은, 본 발명의 실시형태를 나타내는 것이고, 실시형태 1에 관한 RS 플립플롭의 구성을 나타내는 회로도이다.
도2는, 구동회로에 시프트 레지스터를 사용한 화상표시장치의 개략적 구성을 나타내는 도면이다.
도3은, 상기 화상표시장치에서의 화소의 구성을 나타내는 도면이다.
도4는, 도1에 나타내는 플립플롭의 입출력 신호의 파형을 나타내는 타이밍 챠트이다.
도5는, 실시형태 2에 관한 RS 플립플롭의 구성을 나타내는 회로도이다.
도6은, 도5에 나타내는 플립플롭의 입출력 신호의 파형을 나타내는 타이밍 챠트이다.
도7은, 실시형태3에 관한 RS 플립플롭의 구성을 나타내는 회로도이다.
도8은, 도7에 나타내는 플립플롭의 입출력 신호의 파형을 나타내는 타이밍 챠트이다.
도9는, 실시형태 3에 관한 RS 플립플롭의 다른 구성을 나타내는 회로도이다.
도10은, 실시형태 4에 관한 RS 플립플롭의 구성을 나타내는 회로도이다.
도11은, 실시형태 4에 관한 RS 플립플롭의 다른 구성을 나타내는 회로도이다.
도12는, 실시형태 4에 관한 RS 플립플롭의 다른 구성을 나타내는 회로도이다.
도13은, 도11에 나타내는 플립플롭의 입출력 신호의 파형을 나타내는 타이밍 챠트이다.
도14는, 도12에 나타내는 플립플롭의 입출력 신호의 파형을 나타내는 타이밍도이다.
도15는, 실시형태 5에 관한 RS 플립플롭의 구성을 나타내는 회로도이다.
도16은, 도15에 나타내는 플립플롭의 입출력 신호의 파형을 나타내는 타이밍 챠트이다.
도17은, 리세트 세트 플립플롭의 기본 구조를 나타내는 도면이다.
도18은, 종래의 RS 플립플롭의 구성예를 나타내는 회로도이다.
도19는, 도18에 나타내는 플립플롭의 입출력 신호의 파형을 나타내는 타이밍 챠트이다.
도20은, 종래의 RS 플립플롭의 다른 구성예를 나타내는 회로도이다.
도21은, 도20에 나타내는 플립플롭의 입출력 신호의 파형을 나타내는 타이밍 챠트이다.
도22는, RS 플립플롭을 사용한 시프트 레지스터의 구성예를 나타내는 블록도이다.
도23은, 도22에 나타내는 시프트 레지스터의 입출력 신호의 파형을 나타내는 타이밍 차트이다.
도24는, 인버터의 입출력 특성을 나타내는 그래프이다.
도25는, 인버터의 트랜지엔트(transient) 특성(출력파형)을 나타내는 그래프 이다.
도26은, 도25에 나타낸 인버터의 출력파형에서의 상승파형을 나타낸 그래프이다.
도27은, 도25에 나타낸 인버터의 출력파형에서의 하강파형을 나타낸 그래프이다.

Claims (12)

  1. 입력신호를 수신하고, 제어신호에 기초하여 상기 입력신호를 전달하는 게이팅부; 및
    래치부를 포함하고, 상기 래치부는,
    상기 게이팅부로부터 제공된 입력신호를 수신하고 래칭하는 래치회로;
    상기 래치부에 인가되는 리세트 신호에 따라 상기 래치회로의 래치상태를 해제하는 래치해제부; 및
    하이전위 또는 로우전위를 출력하는 출력제어부를 포함하고,
    상기 래치회로는 한 인버터 회로의 입력이 다른 인버터 회로의 출력에 접속되는 2개의 인버터 회로를 포함하고, 상기 래치해제부는 상기 리세트 신호에 따라 스위칭 ON 및 OFF되고, 게이팅부와 래치부를 포함하는 플립플롭의 출력단자와 상기 2개의 인버터 회로 중 하나의 출력 사이에 배치되는 스위치를 포함하고, 상기 2개의 인버터 회로의 출력 중 하나가 상기 플립플롭의 출력단자에 접속되며, 상기 출력제어부는 상기 리세트 신호에 따라 스위칭 ON 및 OFF되고, 상기 플립플롭의 출력단자와 상기 플립플롭을 동작하기 위한 전원공급부로서 공급된 하이전위 또는 로우전위의 입력단자 사이에 배치되는 스위칭 요소를 포함하는 플립플롭.
  2. 제1항에 있어서,
    상기 스위치는 각각의 소스와 드레인을 통해 서로 접속된 p형 트랜지스터와 n형 트랜지스터를 포함하는 트랜스퍼 게이트이고, 상기 p형 트랜지스터와 상기 n형 트랜지스터는 상기 리세트 신호에 따라 직접 스위칭 ON 또는 OFF되는 플립플롭.
  3. 제1항에 있어서,
    상기 스위치는 각각의 소스와 드레인을 통해 서로 접속된 p형 트랜지스터와 n형 트랜지스터를 포함하는 트랜스퍼 게이트이고, 상기 p형 트랜지스터 및 n형 트랜지스터는 상기 p형 트랜지스터와 상기 n형 트랜지스터 중 하나가 상기 리세트 신호에 따라 직접 스위칭되고, 상기 p형 트랜지스터와 상기 n형 트랜지스터 중 다른 하나가 공급된 일정한 게이트 전위에 대해 발생하는 게이트-소스 전위의 변동에 따라 스위칭되도록 스위칭 ON 또는 OFF되는 플립플롭.
  4. 입력신호를 수신하고, 제어신호에 기초하여 상기 입력신호를 전달하는 게이팅부; 및
    래치부를 포함하고, 상기 래치부는,
    상기 게이팅부로부터 제공된 입력신호를 수신하고 래칭하는 래치회로;
    상기 래치부에 인가되는 리세트 신호에 따라 상기 래치회로의 래치상태를 해제하는 래치해제부; 및
    하이전위 또는 로우전위를 출력하는 출력제어부를 포함하고,
    상기 래치회로는 한 인버터 회로의 입력이 다른 인버터 회로의 출력에 접속되는 2개의 인버터 회로를 포함하고, 클록드 인버터(clocked inverter)는 상기 래치회로가 상기 래치해제부로서 또한 사용되도록 상기 2개의 인버터 회로 중 하나에 대해 사용되며, 상기 2개의 인버터 회로 중 하나의 출력은 게이팅부와 래치부를 포함하는 플립플롭의 출력단자에 접속되는 플립플롭.
  5. 제2항에 있어서, 상기 트랜스퍼 게이트는 CMOS 아날로그 스위치인 플립플롭.
  6. 제3항에 있어서, 상기 트랜스퍼 게이트는 CMOS 아날로그 스위치인 플립플롭.
  7. 입력신호를 수신하고 제어신호에 기초하여 상기 입력신호를 전달하는 게이팅 수단; 및
    래치부를 포함하고,
    상기 래치부는,
    상기 게이팅부로부터 제공된 상기 입력신호를 수신하고 래칭하는 래치회로수단;
    상기 래치부에 인가되는 리세트 신호에 따라 상기 래치회로수단의 래치상태를 해제하는 래치해제수단; 및
    하이전위 또는 로우전위를 출력하기 위한 출력제어수단을 포함하고,
    상기 래치회로수단은 한 인버터 회로의 입력이 다른 인버터 회로의 출력에 접속되는 2개의 인버터 회로를 포함하고, 상기 래치해제수단은 상기 리세트 신호에 따라 스위칭 ON 및 OFF되고, 게이팅부와 래치부를 포함하는 플립플롭의 출력단자와 상기 2개의 인버터 회로 중 하나의 출력 사이에 배치되는 스위치를 포함하고, 상기 2개의 인버터 회로중 하나의 출력이 상기 플립플롭의 출력단자에 접속되며, 상기 출력제어수단은 상기 리세트 신호에 따라 스위칭 ON 및 OFF되는 스위칭 요소를 포함하며, 상기 스위칭 요소는 상기 플립플롭의 출력단자와 상기 플립플롭을 동작시키는 전원공급부로서 공급되는 하이전위 또는 로우전위의 입력단자 사이에 배치되는 플립플롭.
  8. 제7항에 있어서,
    상기 스위치는 각각의 소스 및 드레인을 통해 서로 접속된 p형 트랜지스터 및 n형 트랜지스터를 포함하는 트랜스퍼 스위치이고, 상기 p형 트랜지스터 및 상기 n형 트랜지스터는 상기 리세트 신호에 따라 직접 스위칭 ON 또는 OFF되는 플립플롭.
  9. 제7항에 있어서,
    상기 스위치는 각각의 소스 및 드레인을 통해 서로 접속된 p형 트랜지스터 및 n형 트랜지스터를 포함하는 트랜스퍼 스위치이고, 상기 p형 트랜지스터 및 상기 n형 트랜지스터는, 상기 p형 트랜지스터 및 n형 트랜지스터 중 하나가 상기 리세트 신호에 따라 직접 스위칭되고, 상기 p형 트랜지스터와 상기 n형 트랜지스터 중 다른 하나가 공급된 일정한 게이트 전위에 대해 발생하는 게이트-소스 전위의 변동에 따라 스위칭되도록 스위칭 ON 또는 OFF되는 플립플롭.
  10. 제8항에 있어서, 상기 트랜스퍼 스위치는 CMOS 아날로그 스위치인 플립플롭.
  11. 제9항에 있어서, 상기 트랜스퍼 스위치는 CMOS 아날로그 스위치인 플립플롭.
  12. 입력신호를 수신하고 제어신호에 기초하여 상기 입력신호를 전달하는 게이팅 수단; 및
    래치부를 포함하고,
    상기 래치부는,
    상기 게이팅부로부터 제공된 상기 입력신호를 수신하고 래칭하는 래치회로수단;
    상기 래치부에 인가되는 리세트 신호에 따라 상기 래치회로수단의 래치상태를 해제하는 래치해제수단; 및
    하이전위 또는 로우전위를 출력하기 위한 출력제어수단을 포함하고,
    상기 래치회로수단은 한 인버터 회로의 입력이 다른 인버터 회로의 출력에 접속되는 2개의 인버터 회로를 포함하고, 클록드 인버터(clocked inverter)는 상기 래치회로가 상기 래치해제수단으로서도 기능하도록 상기 2개의 인버터 회로 중 하나에 대해 사용되며, 상기 2개의 인버터 회로 중 하나의 출력은 게이팅부와 래치부를 포함하는 플립플롭의 출력단자에 접속되는 플립플롭.
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