TWI253233B

TWI253233B - Flip-flops, shift registers, and active-matrix display devices

Info

Publication number: TWI253233B
Application number: TW094102512A
Authority: TW
Inventors: Hajime Washio; Yuhichiroh Murakami; Michael James Brownlow
Original assignee: Sharp Kk
Priority date: 2004-01-28
Filing date: 2005-01-27
Publication date: 2006-04-11
Also published as: EP1560332A3; EP1560332A2; CN100514400C; US7420402B2; KR100845217B1; KR100760696B1; KR20070080251A; JP3958322B2; US20050184784A1; JP2005244956A; TW200527818A; KR20050077487A; CN1648972A

Description

1253233 (1) 九、發明說明【發明所屬之技術領域】本發明大體上關於正反器、包含多級正反器之移位暫存器 '及/或使用移位暫存器於掃瞄訊號線驅動電路或資料訊號線驅動電路的主動矩陣型顯示裝置。【先前技術】主動矩陣型顯示裝置掃瞄線驅動電路及資料訊號線驅動電路’以用於驅動以矩陣配置的像素行列。掃瞄線驅動電路及資料訊號線驅動電路使用移位暫存器，以便以預定順序驅動閘極線及源極線。以彼此連接的多級正反器，實現移位暫存器。

下述將說明構成移位暫存器之傳統正反器的結構。下述正反器係設定-重設正反器（此後稱爲“RS正反器，，），如圖1 7所示，其具有控制端GB、輸入端CK、重設端 RB、及輸出端OUT。圖1 8係舉例說明之R S正反器的結構。圖1 8中所示之RS正反器包含反相器電路101，其中，p型電晶體Mpl 及η型電晶體Μη 1 (此後分別以Mp及Μη代表p型及η 型電晶體）會在電源V d d (高電位）與V s s (低電位）之間串聯。控制端G B連接至反相器電路1 〇 1的輸入側，亦即，連接至Μ ρ 1及Μ η 1的閘極。在電源V D D與輸入端C Κ之間有C Μ Ο S類比開關 A S W及Μ ρ 3串接，其中，C Μ 0 S類比開關a s W包含彼此 (2) 1253233 並聯的Mn2與Mp2。在類比開關AS W中，Mn2的閘極連接至反相器電路1 〇 1的輸出（Mp 1的源極與Μη 1的汲極之間的接合），Μρ2的閘極連接至控制端GB。Mp3的閘極連接至重設端RB。、供應VDD給類比開關AS W中的Μη2之閘極會連接 / Μη2的源極和汲極，而當VSS被供電時，Μη2的源極和汲 . 極會被斷開。另一方面，供應VSS給Μρ2之閘極會連接 φ Μρ2的源極和汲極，而Μρ2的閘極連接至VDD時，Μρ2 的源極和汲極會被斷開。藉由Μη2及Μρ2的這些操作，類比開關ASW可以控制輸入訊號CK的供應。在電源VDD與VSS之間，RS正反器包含反相器電硌 102、及反相器電路103，反相器電路102包含Mp4及 Μιι4，反相器電路103包含Μρ5及Μη5。反相器電路102 及反相器電路1 〇 3藉由將它們的輸入及輸出彼此連接（反 _ 相器電路1 02的輸入連接至反相器電路1 03的輸出，反相器102的輸出連接至反相器103的輸入）在一起，一起形 - 成佇鎖電路。在反相器電路102的Μη4與電源VSS之間 _ 爲Μη6，其閘極連接至重設端RB。 Μ ρ 3與類比開關A S W之間的接合會連接至反相器電路102的輸出（Mp4的源極與Mn4的汲極之間的接合處）。（Mp3與類比開關ASW的接合、及反相器電路102的輸出具有節點A電位）反相器電路的輸出1 0 3 ( Mp 5的源極與的汲極之間的接合）會連接至輸出端OUT。在RS正反器中，反相器電路丨〇 1、Mp3、及類比開關 -6 - (3) 1253233 A S W實現聞區。反相器電路]〇 2、反相器電路1 0 3、及 Μη6實現佇鎖區。閘區是功能區，根據與輸入訊號分別供應的控制訊號，傳送外部供應的輸入訊號給後級的佇鎖區。佇鎖區是功能區，用於佇鎖閘區供應的輸入訊號。於下述中參考圖，說明圖18中所示之RS正反器的操作。

圖1 9的時序圖假定控制訊號GB、時脈訊號CK、及重設訊號RB分別輸入至RS正反器的控制端GB、輸入端 CK、及重設端RB。首先，當控制訊號GB在時間t 1降至低位準（V S S ) 時，反相器電路101的輸出會變成VDD，且VDD會供應給類比開關A S W中的Μ η 2的閘極。此處，在.H e r e 5類比開關AS W中的Mp2的閘極會接收VSS (控制訊號GB )。結果，類比開關A S W閉合，供應輸入訊號給節點A 。此處，重設訊號R B係處於高位準（v D D )且Μ p 3爲斷開。因此，節點Α具有輸入訊號C Κ的電位。高位準（VDD )重設訊號RB也會供應給Mn6的閘極。隨著Μ η 6開啓，Μ η 4及Μ p 4可以作爲反相器電路1 〇 2 操作。節點Α的電位是反相器電路1 〇 3的輸入。因此，在此狀態中，反相器電路1 0 3的輸出1 〇 3 — R S正反器的輸出訊號〇 U T —爲低位準（V S S )。當反相器電路]0 2的輸入與輸出電路]0 3的輸出之間的接合處的電位被視爲節點b 電位時’ IP點B電位也會處於低位準。此處，輸出訊號 0 U T的電位會由反相器電路]〇 2及反相器電路I 〇 3佇鎖。 (4) 1253233 當時脈訊號CK在時間t2變成低位準（V S S )時’節點A的電位變成（V S S )低位準。節點B電位及輸出訊號 OUT變成高位準（VDD)。當控制訊號G B在時間13變成高位準（V D D )時’類比開關A S W 1斷開，停止供應時脈訊號C K給節點A。此處，由於重設訊號RB保持高位準（VDD )，所以，Mn6 開啓且反相器電路〗〇 2、1 0 3操作成佇鎖電路。因此’節點A電位保持低位準（V S S )，且節點B電位及輸出訊號 (OUT )保持高位準（VDD )。當重設訊號RB在時間t4變成低位準（VSS )時’ Mp3會開啓且Mn6會關閉。因此，Μη4及Mp4不會作爲反相器電路1 02操作，抵消佇鎖狀態。隨著Mp3開啓，節點A電位變成高位準，其會供應給構成反相器電路1 03的 Μη 5及Mp5的個別電極。結果，節點B電位及輸出訊號〇U T變成低位準（V S S )。

在時間t5之後，控制訊號GB爲高位準（VDD )且訊號CK不會施加節點a。此外，由於重設訊號RB爲高位準’所以’ Mp3會被關閉，且Mn6會被開啓。這會操作反相器電路1 02及使其以佇鎖電路1 〇3佇鎖節點Β電位及輸出訊號。節點Β電位及輸出訊號OUT會維持於低位準（ VSS )。於下述中，參考圖2 0以說明R S正反器的另一舉例說明的結構。圖2 〇中所示的R S正反器會構造成其接收控制訊號 (5) 1253233 GB、時脈訊號CK、反相的時脈訊號CKB、以及重設訊號 RB，其中，時脈訊號CK及反相的時脈訊號CKB具有之振幅小於VDD所產生的振幅，VDD係正反器的電源。如同圖1 8的RS正反器般，圖20中所示的RS正反器包含閘區及佇鎖區。佇鎖區與圖1 8的R S正反器中的佇鎖區相同。僅有閘區不同。

在圖20中所示的RS正反器的閘區中，Mpl 1及Mnl 1 是串聯於電源VDD與輸入端CKB之間，而Mpl 2與Μη 12 係串聯於電源VDD與輸入端CK之間。Μη13係配置於電源V S S與Μρ 1 1源極和Μη 1 1汲極的接合處之間。

Mpll及 Μη13的個別閘極連接至控制端 GB〇Mnll 及Mnl2的個別閘極會連接至Mpl 1源極和Mnl 1汲極之間的接合。Mpl2的汲極會連接至重設端RB。Mpl2源極與Μη 1 2汲極之間的接合會連接至節點 A。Mp 1 1源極與 Μη 1 1汲極之間的接合處爲節點C。在如圖2 0所示的結構之R S正反器中，舉例而言，假定時脈訊號及反相的時脈訊號CKB均具有3.3 V的振幅，且電路的VDD及VSS分別爲8V及0V。舉例而言，當GB 端爲低位準且電路中η型電晶體的臨界値爲3 · 5 V時’供應低位準訊號CKB ( VSS = 0V )及3.3V訊號CK會開啓 Μ P 1 1及造成Μ η 1 1以類似於二極體的方式操作。如此’節點C維持接近3 .5 V的電位，接近Μ η 1 1的臨界値。此處，時脈訊號CK會供應給Μη 1 2的源極，且Μη ：! 2 的閘極會供應給節點C。因此，Μη ] 2的閘極一源極電位 (6) 1253233 約爲Ο . 2 V。此處，當Μ η ] 2如同Μ η Π般具有約3 . 5 V的臨界値時，其會被關閉。 \

另一方面，當反相的時脈訊號CKB及時脈訊號CK分別爲3.3 V及0V時，Mnl 1的3.5V臨界値加上3·3 V値，則節點C具有約6.8V的電位。此處，由於時脈訊號CK 爲，則即使Mnl2的臨界値爲3.5V時，Mnl2的源極— 閘極電壓仍約爲6.8 V。因此，Μη 1 2會被開啓，且節點A 爲0V 〇將於下述中，參考圖21以說明圖20中所示的RS正反器。圖 2 1中所示的時序圖假定控制訊號 GB、時脈訊號 CK、反相的時脈訊號CKB、及重設訊號RB會分別輸入至 RS正反器的控制端GB、輸入端CK、輸入端CKB、及重設端RB。在時間11時，控制訊號 GB變成低位準（V S S )， Mp 1 1會開啓且Μη 1 3會關閉。此處，由於反相的時脈訊號 CKB、時脈訊號CK、及ΜηΠ的臨界値分別爲〇V、3.3 V 、及3.5 V，所以，Μ η 1 2的閘極電位（節點C電位）約爲 3 . 5 V，且Μη ] 2的源極電位爲3 . 3 V。如此，Μη 1 2會關閉。此處，由於重設訊號RB爲高位準（VDD = 8V )，所以，Mp]2會關閉且Mn6開啓，造成Mp4及Mn4作爲反相器電路102操作。反相器電路1 〇2會與包含Mp 5及Μη 5 的反相器電路1 〇 3 —起形成佇鎖電路’因此’節點Α維持在低位準 -10- (7) 1253233

在時間t2，當反相的時脈訊號CKB及時脈訊號CK分別變成3 . 3 V及Ο V時，貝丨J 3 . 3 V加上Μ η Π的3 · 5 V臨界値，節點C會變成約6.8 V。節點C的電位會施加至Μ η 1 2的閘極。此處.由於Μ η ] 2的源極爲〇 V，所以，Μ η 1 2會開啓且節點Α變成低位準。此處，重設訊號RB仍然處於高位準（VDD = 8V)，所以，Mpl2關閉且 Μη 6爲開啓，造成Mp4及Μη4作爲反相器電路1 02操作。當節點Α變成低位準時，由反相器電路1 0 2及1 0 3所實施的佇鎖電路會改變其狀態且輸出訊號OUT變成高位準（VDD = 8 V )。在時間t3，控制訊號GB變成高位準（VDD = 8V )，關閉Mpl 1，及開啓Mnl3。結果，Mnl 1及Mnl2的個別閘極變成低位準（VSS = 0V )，切斷時脈訊號CK及反相的時脈訊號 CKB。如此，當控制訊號處於高位準時（ VDD = 8V )，無論這些時脈訊號的狀態爲何，正反器將不受時脈訊號CK或反相的時脈訊號CKB所影響。此處，由於Μη 1 2關閉，所以，無時脈訊號CK供應至節點A。節點A會由反相器電路1 02及]03所實施的佇鎖電路維持在低位準，且輸出OUT維持在高位準（VDD = 8V )。在時間14之後，重設訊號R B變成低位準（v S S = 0 V )且Mpl2會開啓。同時，重設訊號RB也會供應給Mn6 的閘極，開啓Μ η 6。因此，Μ η 4及Μ p 4不會作爲反相器電路102操作。結果，節點Α變成高位準（VDD = 8V ), 且輸出訊號OUT在通過反相器電路]03時，會變成低位準。 -11 - (8) 1253233 在時間t5，重設訊號RB變成高位準，關閉Mp 1 2、及開啓Μη 6。這會造成包含Μ η 4及Mp4的電路再度作爲反相器電路操作，造成反相器電路1〇2再度與反相器電路]03 —起作爲佇鎖電路操作。結果，節點Α會維持在高位準，因此，輸出訊號OUT會維持在低位準。

圖22顯示如上所述之使用RS正反器移位暫存器之舉例說明的結構。圖2 2中所示的移位暫存器使用圖1 8中所示的RS正反器。移位暫存器包含多個串聯的RS正反器FF1，FF2，...，其中’ RS正反益FFa ( a = 2n-l，n=l，2，·.·）的輸入端CK會接收時脈訊號C K ’而R S正反器F F a ( a = 2 η 5 η = 1 5 2，· · ·）的輸入端CK會接收反相的時脈訊號CKB。第一級R S正反器F F 1的G Β端接收啓始脈沖訊號 SPB，而來自於每一級RS正反器FFa的輸出OUT變成移位暫存器的輸出（Q]，Q2，Q3，···）。此外，來自每一級RS 正反器FF1，FF2，..·的輸出Q1 ( GB2，GB35.··)會經由反相器供應給下一級RS正反器FF的GB端。在第二級及後續級的RS正反器FF2，FF3，·..中，輸出 (Q2，Q3,…）的反相訊號會供應給下一級的GB端，也供應給前一級的R S正反器的R B端，在前一級中，輸出作爲重設訊號。舉例而言，訊號G B 3係第二級R S正反器 FF2的輸出Q2的反相訊號，其會供應給第三級RS正反器 FF3的GB端，並供應給第一級RS正反器FF]的RB端。下述將參考圖2 3的時序圖，說明移位暫存器的操作 -12 - 1253233 Ο) 在時間Π，啓始脈沖訊號SPB會供應給FF1的GB端。當時脈訊號在時間t2變成低位準時，FF 1的OUT訊號，亦即，訊號Q1會變成高位準。訊號Q1會經由反相器作爲訊號GB2供應給FF2的GB端。亦即，FF2的GB端 • 會接收低位準訊號。 . 隨著低位準的GB2訊號供應給FF2的GB端，在時間 φ t3將反相的時脈訊號 CKB改變成低位準會造成 FF2的 OUT訊號，亦即，訊號Q2，變成高位準。訊號GB3是訊號 Q2的反相訊號，其變成低位準。訊號 GB3會供應給 FF3的GB端。訊號GB3也會供應給FF1的RB端，重設 F F 1及將Q 1切換至低位準。以此方式，串接的設定-重設正反器會作爲與訊號 CK及訊號CKB同步的移位暫存器。即使訊號CK及訊號 C K B具有小於電路的電源電壓V D D之振幅，移位暫存器 φ 仍能操作。 . 同時’日本公開專利公告號356728/2001 ( 2001年12 月26號公開·，美國對應案專利號US 6,3 7 7，104B2 )揭示包含多級D型正反器及閘區的靜態時脈產生器。此公告中揭示的移位暫存器可用於主動矩陣裝置的掃瞄線驅動電路或資料訊號線驅動電路。在掃瞄線驅動電路中’移位暫存器會以預定時序，對個別掃瞄線連續地產生掃瞄訊號。在資料訊號線驅動電路中，移位暫存器是以預定時序，產生取樣訊以傳送資料訊號給個別的源極線。資 - 13- (10) 1253233 料訊號是經由資料供應線供應。圖1 9、2 1、及2 3的時序圖未考慮訊號延遲。如此，在每一級的正反器中，輸出訊號0 u τ (或輸出Q )的上升及控制訊號CK的下降實質上同時發生，且輸出訊號OUT (或輸出Q )的下降及重設訊號RB的下降實質上同時發生。但是，在真實的正反器中，當輸出訊號 OUT上升或下降以回應控制訊號CK或重設訊號RB的下降時，會有延遲。舉例而言，當傳統的移位暫存器用於資料訊號線驅動電路中時，移位暫存器的輸出中的訊號延遲會造成下述問題。在資料訊號線驅動電路中，由移位暫存器所產生的取樣訊號需要由資料饋線饋送的資料訊號計時。但是’當取樣訊號中的延遲使取樣訊號及經由資料饋線饋送的資料訊號之產生的時序偏移時，所需的資料不會被適當地傳送給源極線。

由於移位暫存器所產生的描瞄訊號需要由供應給源極線的資料訊號計時，所以，當傳統的移位暫存器用於掃瞄線驅動電路時，也會產生訊號延遲的問題。預期移位暫存器中的訊號延遲，而藉由調整不同輸入訊號的個別時序，可以解決上述問題。但是，此方法的問題在於其需要調整時序的機構，因而增加電路尺寸。此外，爲了提供足夠的寬容度以調整輸入訊號的時序，主時脈的頻率需要增加。這將增加電路的耗電。藉由改進移位暫存器的上升及下降特徵，可以降低訊 -14 - (11) (11)

1253233 號延遲。但是’這與下述問題有關連。. 舉例而言，下述考量輸出訊號Q2。爲了降低輸號Q 2下降的時間延遲’重設訊號（訊號G B 4 )需要給F F 2的重設端而無延遲。此外，需要改進F F 2本身降特徵。舉例而言，在輸出用以產生訊號GB4之輸出訊§ 的F F 3 (可具有圖1 8或2 0中所示的結構）操作時，改進Μ p 5的能力，可以改進輸出訊號Q 3的輸出速度出訊號Q 3的上升特徵）。藉由將Μ η 5設計成其W尺通道寬度）小於Μρ5的寬度，可以取得此點。這將使能夠更.容易流經Μρ5，並因降低輸出Q的上升時間。同時，F F 2的輸出訊號會被反相成爲訊號G Β 3並用於前一級的FF1之重設訊號。再度地，爲了降低輸號 Q 1的下降中的時間延遲，因上述之理由，需要 FF2中的輸出訊號Q2的上升特徵。（藉由將Μρ5設其W尺寸（通道寬度）小於Μη5的W尺寸，而達成，因而改進Μη 5的電流流動能加。）但是，以也降低訊號Q 2下降中的時間延遲之觀點而言，改進輸出訊号的上升特徵，勝過改進FF2本身的下降特徵之想法。亦即，使用傳統的正反器之移位暫存器具有下述設限之問題：輸出級的下降特徵會因爲要改進先前一重設能力而產生的其輸出訊號OUT之改進的上升特而被犧牲，輸出級係會產生一訊號，該訊號會爲了回一級所供應的重設訊號而下降。出訊供應的下 ! Q3 藉由 (輸寸（電流變成出訊改進計成此點輸出 "2 自我級的徵，應下 -15- (12) 1253233 【發明內容】本發明的實施例之目的係提供正反器，其上升及下降特徵可以同時改進。藉由正反器，本發明的實施例會降低包含複數個彼此連接之此種正反器的移位暫存器中的訊號 / 延遲，以及降低使用移位暫存器於其掃瞄訊號線驅動電路或資料訊號線驅動電路中之主動矩陣型顯示裝置中的訊號 • 延遲。爲了達成目的，本發明的實施例之正反器包含：閘區，根據與輸入訊號分別供應的控制訊號，傳送外部供應的輸入訊號給下一級的佇鎖區；及佇鎖區，包含佇鎖電路，佇鎖電路係用於佇鎖閘區所供應的輸入訊號，其中，佇鎖區進一步包含佇鎖取消區及輸出控制區，佇鎖取消區係藉由外部供應至佇鎖區的重設訊號，取消佇鎖電路的佇鎖狀態，輸出控制區用於輸出高電位或低電位，以作爲操作正 ^ 反器的電源供應。 _ 根據此配置，正反器的輸出訊號會視佇鎖電路中所佇鎖的佇鎖訊號（從閘區供應的輸入訊號）之變化而變成高位準（或低位準），藉由輸出高電位或低電位作爲操作正反器的電源供應而提供低位準（或高位準）輸出訊號。舉例而言，正反器的輸出訊號會在佇鎖電路所佇鎖的輸入訊號上升時下降。在由重設訊號取消佇鎖電路的佇鎖狀態時，作爲正反器的操作電源供應之高電位會作爲輸出控制區的輸出訊號輸出。 - 16 - (13) 1253233 在此情形中，藉由將佇鎖電路設計成偏好下降特徵，可以降低輸出訊號的下降時間。另一方面，藉由改進輸出控制區的驅動能力，可以降低輸出訊號的上升時間。亦即，在如上配置的正反器中，輸出訊號的下降及上升特徵會分別視佇鎖電路及輸出控制區而定，允許完全獨立的調整。結果，取得可以同時改進其上升及下降特徵的正反器。藉由多級連接正反器，提供根據本發明的實施例之移位暫存器。根據此配置，在移位暫存器中所使用的正反器可以改進它們的上升及下降特徵，因而降低移位暫存器中的訊號延遲。根據本發明的實施例之主動矩陣型顯示裝置包含掃瞄訊號線驅動電路及資料訊號線驅動電路，二者中至少一者使用本發明的實施例之移位暫存器。

根據此配置，在資料訊號線驅動電路中使用移位暫存器會降低移位暫存器所產生的取樣訊號中的延遲。因此，取樣訊號與經由資料饋線饋送的資料訊號的時序中不會有偏移。由於無時序偏移，所以，所需的資料可以被穩定地施加給源極線。另一方面’在掃猫訊5虎線驅動電路中使用移位暫存器，將更容易以供應給源極線的資料線來對移位暫存器之產生的掃瞄訊號計時，藉以實現穩定操作。爲了更完整瞭解本發明的本質及優點，應參考配合附圖之下述詳細說明。 -17 - (14) 1253233 [實施方式】下述將參考附圖，說明舉例說明的本發明的實施例。圖2係顯示舉例說明之根據本發明的實施例之影像顯示裝置的結構。圖2中所示的影像顯示裝置包含顯示區1 2 、掃瞄訊號線驅動電路1 3、資料訊號線驅動電路1 4、及控制電路1 5 °

顯示區1 2包含彼此平行的η條掃瞄訊號線GL ( GL 1 、GL2、…、GLn )、彼此平行的η條資料訊號線S L ( S L1 、SL2、…、SLn )、以及以矩陣配置的像素（圖2中的 ”P IX”）。每一像素16係形成於相鄰的二掃瞄訊號線GL 與相鄰的二資料訊號線S L所圍繞的區域中。値得注意，爲了便於說明，而使掃瞄訊號線GL與資料訊號線SL的線數目η相同，但是，掃瞄訊號線GL與資料訊號線SL 也可以以不同數目設置。掃瞄訊號線驅動電路1 3包含移位暫存器1 7。移位暫存器1 7會產生要供應給連接至個別像素列1 6之掃瞄訊號線 G L1、G L2的掃瞄訊號線，其中，根據從控制電路15 供應之二種時脈訊號 GCK1及 GCK2以及啓始脈沖訊號 G S Ρ，順序地產生掃瞄訊號。稍後將說明移位暫存器1 7的電路結構。資料訊號線驅動電路1 4包含移位暫存器1及取樣區 ]8。移位暫存器1從控制電路]5接收彼此不同相的二種時脈訊號SCK及SCKB、以及啓始脈沖訊號SSP。取樣區 -18 > (15) 1253233 ]8從控制電路1 5接收視頻訊號DAT。在資料訊號線驅動電路1 4中，取樣區]8會根據個別級的移位暫存器1所供應的輸出訊號S 1至Sn以取樣視頻訊號DAT，所造成的視頻資料會供應給連接至個別行的像素1 6之資料訊號線 SL1 、 SL2 、…〇

控制電路1 5會產生不同的控制訊號以控制掃瞄訊號線驅動電路1 3及資料訊號線驅動電路1 4的操作。時脈訊號 GCK1、GCK2、SCK、SCKB、啓始訊號 GSP、SSP、及視頻訊號是控制電路1 5所產生的控制訊號中的一些。在影像顯示裝置1 1中，値得注意的是，掃瞄訊號線驅動電路1 3、資料訊號線驅動電路1 4、及顯示區1 2中的像素1 6都包含切換元件。在影像顯示裝置1 1爲主動矩陣液晶顯示裝置的情形中，如圖3所示，每一像素1 6包含由場效電晶體實施之像素電晶體SW、以及包含液晶電容器Cl (及選加地包含輔助電容器Cs )。此處，像素1 6配置成資料訊號線S L 經由像素電晶體S W的汲極和源極而連接至像素電容器C p 的一電極，像素電晶體SW的閘極連接至掃瞄訊號線GL 。像素電容器Cp的其它電極連接至所有像素共用的共同電極線（未顯示）。此處，假定像素16 ’ PIX ( i;j )，連接至資料訊號 SLi及掃瞄訊號線GLj，其中，i及j係滿足1 $ i5j g n之獨立的任意整數，當掃瞄訊號線G Lj被選取時，像素電晶體S W會被開啓，以及，根據施加至資料訊號線s L i的視 -19 - (16) 1253233 頻資料而將電壓施加至像素電容器C p。施加至像素電容器C p的液晶電容器c l之電壓會調變液晶的透射或反射。如此，根據視頻資料以選取掃瞄訊號線G Lj及施加訊號電壓至資料訊號線S L i，則可以根據視頻資料以改變p IX ( i5j )的顯示狀態。 ; 在影像顯示裝置]1中，掃瞄訊號線驅動電路1 3會選 . 取掃瞄訊號線G L，及資料訊號線驅動電路1 4會經由資料 0 訊號線S L而將視頻資料輸出至掃瞄訊號線GL所選取的像素1 6。結果，視頻資料會寫入於連接至選取的掃瞄訊號線GL之像素1 6中。此外，掃瞄訊號線驅動電路1 3順序地選取掃瞄訊號線G L，及資料訊號線驅動電路1 4會將視頻資料輸出至資料訊號線S L。結果，視頻資料會寫入於顯示區1 2中的所有像素1 6中，使得顯示區1 2根據視頻訊號DAT而顯示影像。用於像素1 6之視頻資料會以視頻訊號〇 A T的形式， φ 依時間順序，從控制電路1 5送至資料訊號線驅動電路1 4 , 。資料訊號線驅動電路14會以根據時脈訊號s c κ、時脈訊號S C K B、及啓動脈衝s S P之時序，從視頻訊號D A T取出視頻資料。時脈訊號SCK具有工作比率不大於50%的預定週期（在某些實施例中具有比High週期更短的低週期 )。時脈訊號SCKB與時脈訊號SCK相位差爲180。。具體而言，爲了回應啓始脈沖S S P，資料訊號線驅動電路1 4的移位暫存器]會藉由使其半時脈週期的脈衝偏移而與時脈訊號SCK及SCKB同步，以將其輸出，藉以產 -20- (17) (17)1253233 生彼此相偏移一時脈之輸出訊號s 1至S η。資料訊號線驅動電路1 4的取樣區1 8會以輸出訊號S 1至S η的時序，從視頻訊號DAT取出視頻資料。另一方面，掃瞄訊號線驅動電路1 3的移位暫存器1 7 爲回應啓始脈沖G S P會藉由使具有半時脈週期的脈沖偏移而與時脈訊號GCK1和GCK2同步，而順序地輸出半時脈週期的脈沖，藉以輸出彼此偏移一時脈之掃瞄訊號給個別的掃猫訊號線G L 1至G L η。資料訊號線驅動電路1 4的移位暫存器1、及掃瞄訊號線驅動電路1 3的移位暫存器1 7可以具有類似於圖2 2中所示的整體結構。但是，如同本發明的實施例中所述般，移位暫存器1或1 7採用不同於傳統結構之R S正反器結構。在下述第一至第五實施例中，說明根據本發明之正反器的特定實施例。

參考圖1，下述將說明根據第一實施例之R S正反器的範例結構。圖]中所示的RS正反器具有二主要部份，閘區2丨及 Ί宁鎖區2 2。鬧區2 1包含反相器電路2 3，反相器電路2 3係由串聯於電源V D D (高電位）與ν S S (低電位）之間的ρ型電晶體Μ ρ 1及η型電晶體μ η ]所實施（此後，ρ型電晶體及^ 型電晶體將分別以Μ ρ和Μ η表示）。控制端g Β連接至 -21 - (18) 1253233 反相器電路2 3的輸入側，亦即，連接至Mp 1及Μη 1的閘極。連接在輸入端CK與節點a之間的是並聯和Μρ2 之C Μ 0 S類比開關A S W 1，Μ η 2的聞極連接至反相益電路 2 3的輸出（亦即，連接]v[ ρ 1的源極與Μ η 1的汲極之接合處），且Μρ2的閘極連接至控制端GB。

S供應 V S S時’ Μ η 2的源極和汲極斷開時’供應 VDD給AS W1中的Μη2之閘極會連接Μη2的源極和汲極。另一方面，當供應 VDD時，Μρ2的源極和汲極斷開時，供應VSS給Μρ2之閘極會連接Μρ2的源極和汲極。藉由Μη2和ΜΡ2的這些操作，類比開關ASW1會控制輸入訊號C Κ的供應。節點Α係閘區2 1的輸出。佇鎖區22包含反相器電路24及反相器電路25，每一者均設置於電源VDD與VSS之間。反相器24包含Mp3 及Mn3，且反相器25包含Mp4及Mn4。反相器電路24 的輸入會連接至反相器電路2 5的輸出。閘區2 1的輸出，亦即，節點 A，會連接至反相器電路24的輸入。反相器電路24的輸出爲節點B，且反相器電路2 5的輸出爲節點 C。在反相器電路24的輸出與RS正反器的輸出端OUT 之間連接有並聯Mn5和Mp5之CMOS類比開關AS W2 ( 佇鎖連接區）。在類比開關A S W 2中，Μη 5的閘極經由反相器26連接至控制端R，Μρ5的閘極連接至控制端R。在類比開關AS W2與輸出端OUT之間的接合連接至 - 22 ‘ (19) (19)1253233 反相器電路2 5的輸入。如此，當類比開關A S W2爲開啓時，反相器電路24的輸出及反相器電路25的輸入會彼此連接。亦即，反相器電路24及反相器電路2 5藉由彼此連接它們的輸入和輸出，而一起實施佇鎖電路。在電源VSS與輸出端OUT之間爲Mn6 (輸出控制區 )’其閘極連接至控制端R。參考圖4，下述將說明圖1中所示的RS正反器之操作。圖4的時序圖假定控制訊號GB、時脈訊號CK、及重設訊號R分別輸入至RS正反器的控制端GB、輸入端CK 、及重設端R。首先，當控制訊號GB在時間11時下降至低位準（ vss)時，反相器電路23的輸出會變成VDD，且VDD會供應給類比開關AS W 1中的Mn2之閘極。此處，類比開關 ASW1中的Mp2之閘極會接收VSS (控制訊號GB )。結果’類比開關AS W 1會關閉，供應時脈訊號CK給節點a 〇當時脈訊號CK在時間t2時變成低位準時，節點A的電位變成低位準。低位準會輸入至包含Μ η 3和Μ p 3的反相器電路24之閘極，將節點Β — —反相器電路24的輸出 - 一帶至高位準。此處，由於重設訊號R會維持低位準，所以’低位準會被施加至包含Μρ5和的類比開關 A S W 2中的]y[ p 5之閘極。Μ η 5接收反相器電路2 6所產生的經過反相之高位準重設訊號R。在此狀態中，類比開關 -23 - (20) 1253233 ASW2會閉合，且來自節點B的訊號會經由類比開關 ASW2而變成RS正反器的輸出OUT。來算節點B的訊號也會施加給反相器電路2 5中的 Μ η4和Μ p4的個別閘極，將節點C…反相器電路2 5的輸出…帶至低位準。結果，反相器電路2 4及反相器電路2 5 / 一起作爲佇鎖電路。 . 當控制訊號G Β在時間13時變成高位準時，類比開關 φ AS W1會斷開，停止供應時脈訊號CK至節點A。此處，由於重設訊號R維持低位準，所以，類比開關A S W2維持閉合且輸出OUT會由反相器電路24和25所實施的佇鎖電路保持於高位準。當重設訊號R在時間t4變成高位準時，類比開關 A SW2會斷開且Mn6會開啓。結果，輸出端OUT會從節點B斷開，並經由Mn6而連接至電源VSS。結果，輸出 Ο U T變成低位準。此外，藉由類比開關A S W 2斷開，反相 φ 器電路24的輸出會從反相器電路25的輸入斷開，取消反 _ 相器電路24及25的佇鎖狀態。此處，反相器電路25的輸入爲低位準且節點C爲高位準。因此，節點B…反相器電路2 4的輸出…變成低位準。在時間t5之後，重設訊號R爲低位準。此處，Μη 6 會被開啓，且輸出端OUT會從電源VSS斷開。但是，由於類比開關A S W 2是閉合的’所以’反相器電路2 4及2 5 會再度取得彳宁鎖狀態，且輸出0 U T會維持於低位準。下述係考慮具有本實施例中所述的結構之R S正反器 -24 - (21) 1253233 中的輸出OUT之上升特徵。以低位準控制訊號GB供應給 RS正反器，則當時脈訊號CK下降時，節點A變成低位準。此處，藉由提供比Mn3更大的通道寬度給Mp3，可以降低輸出OUT的上升時間。這將改進Mp3的驅動能力而大於Μ η 3，藉以改進上升特徵。

圖24係顯示反相器的Pch電晶體（Μρ )及Nch電晶體（Μη )的能力（電流流動）而取得之輸入和輸出特徵。圖2 5係顯示這些電晶體的暫態特徵（輸出波形）。在圖 24及25中，使用下述參數。 (1 ) Μρ比Μη具有更高的能力（Ρ>Ν ) (2 ) Μρ與Μη具有相同的能力（Ρ二Ν ) (3 ) Μη比Μρ具有更高的能力（Ρ<Ν ) 圖2 6及2 7係分別代表圖2 5中所示之反相器的輸出波形的上升波形及下降波形之圖形。從這些圖形中可以取得下述資訊。對於（Ρ〉Ν )，取得良好的上升特徵但下降特徵不佳對於（P = Ν )，上升特徵與下降特徵實質上相同（典型的反相器）。對於（Ρ<Ν )，取得良好的下降特徵但上升特徵不佳由此可見，難以改進同一反相器中的上升及下降特徵。如此，在根據本發明的實施例之R s正反器中，由Vf η 3 及Mp3實施的反相器具有改進的上升特徵。利用Mp3的 -25- (22) 1253233 通道寬度僅影響輸出OUT的上升特徵之事實，藉由提供比Mn3更大的通道寬度給Mp3，藉以比Mn3更加改進 Μ p 3的驅動能力，達成此點。另一方面，關於輸出0 U Τ的下降特徵，藉由改進將輸出OUT帶至低位準以回應重設訊號之Μη6的驅動能力，可以降低下降時間。藉由增加Μη 6的通道寬度，可以達成此點。當重設訊號R上升時，Μη6會開啓。此處，由於輸出 OUT因類比開關AS W2的操作而與Μη6以外的其它電路完全斷開，所以，以電觀點而言，輸出0 U Τ僅受Μ η 6影響。亦即，下降特徵僅取決於Μ η 6的驅動能力。藉由所述的結構，RS正反器可以獨立地調整輸出 OUT的下降特徵及上升特徵，在用於移位暫存器時，相較於傳統結構，可以大幅降低輸出訊號Q的延遲時間。

〔第二實施例〕參考圖5，下述將說明根據本發明的其它實施例之R S 正反器的範例結構。圖5中所示的RS正反器包含二主要部份，閘區2]及 ί丁鎖區2 7。關於閘區2 1的結構及操作，由於它們基本上與參考圖1所述的第一實施例之R S正反器相同，所以未再說明。佇鎖區27類似於佇鎖區22，但是包含類比開關 A S W 3，取代類比開關a s W 2。値得注意，具有類似於佇鎖 -26 - (23) 1253233 區2 2的結構之佇鎖區2 7的元件會被給予相同代號並省略其說明。類比開關AS W3連接於反相器電路24的輸出與rS正反器的輸出端〇UT之間，且其作爲並聯Mn7及Mp7的 C Μ Ο S類比開關。在類比開關A S W 3中，Μ η 7的鬧極會連接至電源VDD，且Μρ7的閘極連接至重設端R。參考圖6，下述說明圖5中所示的RS正反器之操作圖6的時序圖假定控制訊號GB、時脈訊號CK、及重設訊號R會分別輸入至控制端GB、輸入端CK、及RS正反器的重設端R。

首先，控制訊號GB在時間11降至低位準（V S S )，反相器電路2 3的輸出變成V D D，且V D D會供應給類比開關ASW1中的Mn2的閘極。此處，類比開關ASW1中的 Mp2的閘極會接收VSS (控制訊號GB )。結果，類比開關AS W 1閉合，供應時脈訊號CK給節點A。當時脈訊號CK在時間t2變成低位準時，節點A的電位變成低位準。低位準會輸入至包含Μη 3和Mp3的反相器電路24的閘極，將節點Β…反相器電路24的輸出…帶壓高位準。此處，由於重設訊號R維持低位準，所以，在類比開關ASW3中，低位準會施加至ΜΡ7的閘極且高位準 (電源 VDD )會輸入至Μη7。在此情形中，類比開關 AS W3會閉合，且經由類比開關AS W3而來自節點Β的訊號會變成RS正反器的輸出OUT。 -27- (24) 1253233 來自節點B的訊號也會施加至反相器電路2 5的及Μ p 4之個別閘極，將節點C…反相器電路2 5的輸！4：至低位準。結果，反相器電路24及反相器電路25 — 爲彳宁鎖電路。當控制訊號GB在時間t3時變成高位準時，類比 / AS W1會斷開，停止時脈訊號CK供應給節點a。此 * 由於重設訊號R維持低位準，所以，類比開關A S W 3 φ 閉合且輸出OUT會由反相器電路24和25所實施的電路保持在高位準。從時間t 1至13之操作與參考圖1所述的R S正之操作相同。當重設訊號R在時間時變成高位準時，類比 A.SW中的Mp7會關閉。此處，由於Mn7的閘極和源接在重設訊號R變成高位準之後接收高位準，所以，，也會關閉。因此，類比開關ASW3會斷開且輸出端 .φ 會與節點Β互相斷開。隨著類比開關A S W 3斷開，反 • 電路24的輸出會與反相器電路2 5的輸入互相斷開，反相器電路2 4和2 5的佇鎖狀態。藉由在高位準的重設訊號R，Μ η6會關閉。結果出OUT會經由Μη6連接至電源VSS’且輸出out變位準。由於6開啓，所以，反相器電路2 5的輸入低位準，因此，節點C及節點B分別變成高位準及低。隨者_點B在低位準，類比開關a s \\/ 3中的Μ η 7 極和源極分別變成高位準及低位準。隨著Μ η 7開啓， Μη 4 i…帶起作開關處，維持佇鎖反器開關極緊 Mn7 OUT 相器取消，輸成低變成位準的閘輸出 -28- (25) 1253233 端〇 U T連接至節點B (低位準）。此處，藉由Μ η 6的操作，輸出端OUT已處於低位準。在時間t5之後，重設訊號R是低位準。於此，Μη6 會關閉，且輸出端OUT會與電源vss相斷開。但是’由於類比開關A S W 3閉合，所以，反相器電路2 4和2 5再度取得佇鎖狀態，且輸出OUT會維持在低位準。

下述係考慮具有如同本實施例中所述的結構之RS正反器中的輸出之上升特徵。藉由供應給RS正反器的低位準控制訊號GB，當時脈訊號CK下降時節點A變成低位準。於此，藉由提供比Nn3更大的通道寬度給Mp3，可以降低輸出OUT的上升時間。這將使Mp3比Mn3更加改進驅動能力，藉以改進上升特徵。另一方面，關於輸出OUT的下降特徵，藉由改進將輸出OUT帶至低位準以回應重設訊號R的Mn6之驅動能力，可以降低下降時間。藉由增加Mn6的通道寬度，可以達成此點。隨著重設訊號R上升，Μη6會開啓。於此，緊跟在重設訊號R上升之後，輸出0 U Τ會因類比開關A S W 3而與 Μη 6以外的其它電路完全斷開。如此，以電觀點而言，輸出OUT僅受Μη6的影響。亦即，下降特徵僅取決於Μη6 的驅動能力。藉由所述結構，RS正反器可以獨立地調整輸出OUT 的下降特徵及上升特徵，因而相較於傳統結構，當用於移位暫存器時，可以大幅地降低輸出訊號Q的延遲時間。 -29- (26) 1253233 圖6中所示的結構之RS正反器由於不需要反相器26 以操作類比開關A S W 2，所以，它比圖]中所示的結構之 R S正反器更加有利，因而使元件數目能夠降低。〔第三實施例〕參考圖7，下述將說明根據本發明的又另一實施例之 R S正反器的範例結構。

圖7中所示的RS正反器包含二主要部份，閘區28及佇鎖區22。關於佇鎖區22的結構及操作，由於它們基本上與參考圖1所述的第一實施例之RS正反器中相同，所以，不進一步解釋。閘區2 8構造成會接收控制訊號GB、時脈訊號CK、及經過反相的時脈訊號CKB，其中，時脈訊號CK及經過反相的時脈訊號CKB具有之振幅小於VDD所產生的振幅，V D D係正反器的電源。在閘區28中，Mp8及Mn8串聯於電源VDD與輸入端 CKB之間，且Mn9連接於輸入端CK與節點A之間（閘區 2 8的輸出）。Μ η ] 0配置於電源 V S S與 Μ ρ 8源極和 Μη8汲極的接合處（節點D )之間。Μρ8及Mnl 0的個別閘極連接至控制端GB。Μη 8的閘極連接至節點D。下述將參考圖8，說明圖7中所示的RS正反器之操作。圖8中所示的時序圖係假定控制訊號GB、時脈訊號 CK、經過反轉的時脈訊號CKB、及重設訊號R分別輸入 -30- (27) (27)1253233 至RS正反器的控制端GB、輸入端CK、輸入端CKB、及重設端R。舉例而言，此處假設時脈訊號及經過反轉的時脈訊號CKB均具有3.3V的振幅，以及，電路的VDD和 VSS分別爲12V及0V。Mn8及Mn9的臨界値爲3V。當控制訊號 G B在時間11變成低立準（V S S )時， Mp 8會被開啓且Μη 1 0會被關閉。此處，由於經過反相的時脈訊號CKB、時脈訊號CK、及Μη8的臨界電壓分別爲 0V、3.3V、及 3V，所以，節點D的電位約爲3 V，接近 Μη8的臨界電壓。由於節點D的電位爲Μη9的閘極電位，所以，Μη 9具有約3 V的閘極電位、及3 · 3 V的源極電位。由於閘極-源極電壓約爲0.3 V，所以，Μη 9會關閉，且節點Α維持在其高位準。根據第一實施例中所述的操作，在佇鎖區22中，節點 A的電位維持在高位準，且輸出〇 U T處於低位準。在時間t2時，當經過反相的時脈訊號CKB及時脈訊號CK分別變成3.3V及0V時，因3.3V加上Mn8的3V 臨界値，所以，節點D變成約6.3 V。節點D的電位會施加至Mn9的閘極。此處，由於Mn9的源極爲ΟV，所以， Mn9會關閉且節點A變成低位準。在時間t3，控制訊號GB變成高位準（VDD = 12V )，關閉Mp8，及開啓Μη] 0。結果，Mn8及Mn9的個別閘極變成低位準（VSS = 0 )，切斷時脈訊號CK及經過反相的時脈訊號 CKB。如此，當控制訊號 GB在高位準時（ VDD= 1 2 V )，不論這些時脈訊號的狀態爲何，正反器將不 ►31 - (28) 1253233 受時脈訊號CK或經過反相的時脈訊號CKB影響。此處，由於Μ η 9關閉，所以，無時脈訊號C K供應給節點A。節點A會由佇鎖區2 2維持在低立準，且佇鎖區2 2的輸出〇U T會維持在1¾位準。在時間14之後，Μ η 9會關閉，因此，閘區2 8的輸出 * 不會影響佇鎖區2 2的操作。亦即，R S正反器會以同於第 , 一實施例中所述的方式操作。 φ 値得注意，於此，合倂圖1的閘區2 8和佇鎖區2 2之圖7中所示的R S正反器之結構可以修改成如圖9所示般，閘區2 8結合圖5所示的佇鎖2 7。在此情形中，圖7中所示的R S正反器中之不同的輸入和輸出訊號之間的關係也保持同於圖9中所示的R S正反器。〔第四實施例〕梦考圖1 0 ’下述將說明根據本發明的又另一實施例之 RS正反器的範例結構。 - 圖10中所不的RS正反器包含二主要部份，閘區21 . 及佇鎖區2 9。關於閘區2 1的結構及操作，由於它們基本上與參考圖1所述的第一實施例之R S正反器中相同，所以，不進一步解釋。佇鎖區2 9類似於第一實施例中所述的任鎖區2 2，但不同之處在於其包含時脈反相器電路24,以取代反相.器24 ’且未包含類比開關ASW2。時脈反相器電路24’構造成進一步在橇成反相器電路 -32 - (29) (29)1253233 24的Mp3和Mn4的二側包含Mp 1 1和Μη 1 1。特別地， Mpl 1配置於Mp3與電源VDD之間，Mnl 1配置於Μη3與電源 V S S之間。Mp 11的閘極直接接收重設訊號R，而 Μη 1 1的閘極在重設訊號R由反相器3 0反相之後接收它。在圖1 0中所示的R S正反器中，當重設訊號R爲高位準時，Mpl 1及Mnl 1會關閉。在此狀態中，Mp3及Μη3 會與電源VDD及VSS斷開，且電路是處於浮動狀態。這等同於類比開關A S W2在圖1中所示的佇鎖區2 2中被關閉之狀態。當重設訊號R爲低位準時，Mpl 1及Mnl 1會開啓，且Mp3及Mn3會連接至電源VDD和VSS。這等同於類比開關A S W 2在圖1中所示的佇鎖電路2 2中被開啓之狀態。以此方式，根據本實施例之 R S正反器會以同於圖1 中所示之R S正反器的方式操作。此外，當使用省略類比開關AS W2之電路結構及時脈反相器電路24’時，rS正反器會要求較小的電路面積。根據本實施例之R S正反器會修改成具有圖1 1及]2 所示的結構。在這些修改實施例中，使用時脈反相器電路 2 5 ’（在圖1 1的情形中）或時脈反相器電路2 5 ”（在圖j 2 的情形中）以取代圖1中所示的結構之反相器電路2 5。時脈反相器電路（N 0 R電路）2 5，包含連接於輸出端 OUT與Mp4之間的Mpl 2、以及在電源VSS與輸出端OUT 之間並聯於Μ η 4之Μ η 1 2。Μ p ] 2及Μ η ] 2的個別閘極接收重設訊號RB。 -33- (30) 1253233 圖]3及1 4分別顯示圖1 1及丨2中所示的RS正反器之輸入訊號和輸出訊號的波形。此處，省略有關這些輸入及輸出訊號的R S正反器之特別說明。〔第五實施例〕 ·· 在上述第一至第三實施例中所述的RS正反器中，以 . 反相器（亦即，反相器電路24 )改進輸出的上升特徵，同 φ 時以輸出端與低電位V S S經由電晶體Μη 6彼此連接之結構，改進下降特徵。相反地，可採用反相器以改進輸出的下降特徵，同時以輸出端out與高電位 VDD經由電晶體彼此連接之結構，改進上升等徵。圖1 5係顯示此RS正反器的舉例說明之結構。圖15中所示的RS正反器包含二主要部份，閘區21 (或者，圖7中所示的閘區2 8 )、及佇鎖區3 1。關於閘 φ 區2 1的結構及操作，由於它們基本上與參考圖1所述的 _ 第一實施例之R S正反器中的結構及操作相同，所以，不進一步說明。佇鎖區2 1類似於第一實施例中所述的佇鎖區2 2，但未包含Mn6。取代地，佇鎖區31包含電源VDD與輸出端 0 U T之間的μ p 1 4。Μ p 1 4的閘極經由反相器2 6而連接至控制端R。圖1 6係顯示圖1 5中所示的R S正反器之輸入及輸出訊號的波形’但是，對於電路的操作’將不作特定說明。 -34- (31) 1253233 在RS正反器中，由於當輸出OUT下降時，ASW2會開啓，所以，藉由將反相器電路設計成偏好下降特徵，可以改進下降特徵。另一方面，由於當輸出OUT上升時，AS W2 關閉，所以，藉由改進 Mp ] 4的驅動能力，可以改進RS 正反器的上升特徵。

如上所述，本發明的實施例之正反器包含：閘區，根據與輸入訊號分別供應的控制訊號，傳送外部供應的輸入訊號給後續的級之佇鎖區；以及，包含佇鎖電路的佇鎖區，佇鎖電路用於佇鎖閘區供應的輸入訊號，其中，佇鎖區又包含佇鎖取消區，以外部供應給佇鎖區之佇鎖電路的佇鎖狀態，取消佇鎖電路的佇鎖狀態，及輸出控制區，用於輸出高電位或低電位，作爲操作正反器的電源供應。藉由此配置，根據佇鎖器中所佇鎖的訊號之變化（從閘區供應的輸入訊號），正反器的輸出訊號變成高位準（或低位準），然而，藉由輸出高電位或低電位作爲操作正反器的電源供應，而提供低位準（或高位準）輸出訊號。舉例而言，正反器的輸出訊號會在佇鎖電路所佇鎖的輸入訊號上升時下降。在以重設訊號取消佇鎖電路的佇鎖狀態時，供應作爲正反器的操作電源之局電位會由輸出控制區輸出作爲輸出訊號。在此情形中，藉由將佇鎖電路設計成偏好下降特徵’ 可以降低輸出訊號的下降時間。另一方面，藉由改進輸出控制區的驅動能力，可以降低輸出訊號的上升時間。亦即，在如上配置的正反器中，輸出訊號的下降及上 -35- (32) (32)1253233 升特徵會分別地取決於佇鎖電路及輸出控制區’允許完全獨立的調整。結果，取得可以同時改進上升及下降特徵的正反器。在根據本發明的實施例之正反器中，佇鎖電路包含二反相器電路，二反相器電路彼此之間個別輸入會連接至它們的個別輸出，以及，佇鎖取消區是類比開關，其開/關會根據重設訊號切換，且配置於正反器的輸出端與二反相器電路中輸出連接至正反器的輸出端之任一反相器電路的輸出之間，以及，輸出控制區是切換元件，其開/關是根據重設訊號切換，且配置於正反器的輸出端與作爲操作正反器的電源之高電位或低電位的輸入端之間。藉由此配置，在實施佇鎖電路之二反相器電路中，輸出會連接至正反器的輸出端之一反相器電路可以用以改進輸出訊號的下降或上升特徵，而其它特徵會由切換元件改進。此外’在根據本發明的實施例之正反器中，類比開關包含經由源極和汲極而彼此連接的p型電晶體及n型電晶體之CMOS類比開關，ρ型電晶體和η型電晶體是根據重設訊號直接切換至開或關。根據此配置，ρ型電晶體及η型電晶體二者的操作均會由重設訊號直接切換。這確保類比開關的操作。此外’根據本發明的實施例之正反器，類比開關是 C Μ 0 S類比開關，C Μ 0 S類比開關包含ρ型電晶體及η型電晶體，Ρ型電晶體及η型電晶體會經由它們的源極和汲 -36 - (33) 1253233 極而彼此連接，且它們會切換至開或關，以致於P型電晶體及η型電晶體之一會根據重設訊號而直接切換，以及p 型電晶體及η型電晶體中的另一者會根據閘極-源極電位相對於供應的固定閘極電位而發生的波動以作切換。

藉由此配置，實施類比開關之ρ型電晶體及η型電晶體，僅有這些電晶體之一的操作會由重設訊號直接切換。相較於二電晶體由重設訊號直接切換之配置，這會減少反相器元件的數目。此外，在根據本發明的實施例之正反器中，佇鎖電路包含二反相器電路，它們彼此之間個別的輸入會連接至它們個別的輸出，且時脈反相器會用於二反相器電路中其輸入連接至正反器的輸出端之一反相器電路，以致於造成佇鎖電路也作爲佇鎖取消區。藉由此配置，時脈反相器會用於實施佇鎖電路的二反相器電路之一，以致於造成佇鎖電路也作爲佇鎖取消區。這會降低電路面積。藉由多級連接正反器，以提供根據本發明的實施例之移位暫存器。藉由此配置，用於移位暫存器中之正反器可以改進它們的上升及下降特徵，藉以降低移位暫存器中的訊號延遲根據本發明的實施例之主動矩陣型顯示裝置包含掃瞄訊號線驅動電路及資料訊號線驅動電路，二者中至少一者使用本發明的實施例之移位暫存器。 - 37- (34) 1253233 藉由此配置，在資料訊號線驅動電路中使用移位暫存器會降低移位暫存器所產生的取樣訊號中的延遲。因此，經由資料饋線饋送之取樣訊號和資料訊號的時序不會有偏移。由於無時序偏移，所需的資料可以穩定地施加至源極線。另一方面，在掃瞄訊號線驅動電路中使用移位暫存器會較容易以供應給源極線的資料訊號來對產生的移位暫存器的掃描訊號計時，藉以實現穩定的操作。如此述明的本發明，顯然可以以很多方式變化相同的方式。這些變化不會被視爲悖離本發明的精神及範圍，且對於習於此技藝者而言顯而易知的所有這些修改係包含於後附申請專利範圍之範圍之內。【圖式簡單說明】圖1係電路圖’顯不根據本發明的第一實施例之RS 正反器的結構。

圖2係顯示影像顯示裝置的結構，在其驅動電路中使用移位暫存器。圖3係影像顯示裝置中的像素結構。圖4係圖1中所示的正反器的輸入及輸出訊號的波形之時序圖。圖5係電路圖，顯示根據本發明的第二實施例之r S 正反器的結構。圖6係時序圖，顯示圖5中所示的正反器之輸入及輸出訊號的波形。 -38- (35) 1253233 圖7係電路圖，顯示根據本發明的第三實施例之Rs 正反器的結構。圖8係時序圖，顯示圖7中所示的正反器的輸入及輸出訊號之波形。圖9係電路圖，顯示根據本發明第三實施例的& δ正反器之另一結構。

圖1 〇係電路圖，顯不根據本發明的第四實施例之R s 正反器的結構。圖1 1係電路圖，顯示根據本發明的第四實施例之Rs 正反器的另一結構。圖1 2係電路圖，顯示根據本發明的第四實施例之R s 正反器的又另一結構。圖1 3係時序圖，顯示圖丨丨中所示的正反器之輸入及輸出訊號的波形。圖14係時序圖，顯示圖12中所示的正反器之輸入及輸出訊號的波形。圖1 5係電路圖，顯示根據本發明的第五實施例之r s 正反器的結構。圖]6係時序圖，顯示圖丨5中所示的正反器之輸入及輸出訊號的波形。圖1 7係顯示重設正反器的基本結構。圖1 8係舉例說明之傳統的r S正反器之結構。圖1 9係時序圖，顯示圖]s中所示的正反器之輸入及輸出訊號的波形。 - 39 - (36) (36)1253233 圖20係電路圖，顯示另一舉例說明之傳統RS正反器的結構。圖2 1係時序圖，顯示圖2 0中所示的正反器之輸入及輸出訊號的波形。圖2 2係方塊圖，顯示舉例說明之使用R s正反器的移位暫存器之結構。圖2 3係時序圖，顯示圖2 2中所示的移位暫存器之輸入及輸出訊號的波形。圖24係代表反相器的輸入及輸出特徵的圖形。圖2 5係代表反相器的暫態特徵（輸出波形）之圖形〇圖2 6係代表圖2 5的反相器之輸出波形的上升波形之圖形。圖2 7係代表圖2 5的反相器之輸出波形的下降波形之圖形。

【主要元件符號說明】 1 移位暫存器 13 掃瞄訊號線驅動電路 14 資料訊號線驅動電路 17 移位暫存器 2 1 閘區 22 佇鎖 24 反相器電路 -40- (37)1253233

24 25 25

25，， 27 28 29 3 1 AS W2 Μη 6 GB CK CKB R OUT 時脈反相器電路（佇鎖取消區）反相器電路時脈反相器電路（佇鎖取消區）時脈反相器電路（佇鎖取消區）佇鎖區鬧區佇鎖區佇鎖區類比開關（佇鎖取消區） η型電晶體控制訊號時脈訊號（輸人訊號）反相的時脈訊號重設訊號輸出訊號 -41 ^

Claims

(1) 1253233 十、申請專利範圍 1 . 一種正反器，包括：閘區，用以接收輸入訊號及根據控制訊號以傳送輸入訊號；及佇鎖區，包含：佇鎖電路，用以接收及佇鎖閘區提供的輸入訊號 Φ 佇鎖取消區，於重設訊號施加至佇鎖區時，取消佇鎖電路的佇鎖狀態，以及輸出控制區，用以輸出高電位或低電位。 2 .如申請專利範圍第1項之正反器，其中，佇鎖電路包含二反相器電路，該二反相器電路彼此之間個別輸入連接至個別輸出，其中，佇鎖取消區包含開關，該開關係根據重設訊號而切換至開及關，且配置於該正反器的輸出端與該二反相器電路中其輸出連接至正反器的輸出端之一反 φ 相器電路的輸出之間，以及，其中，輸出控制區包含切換 . 元件，該切換元件會根據重設訊號而切換至開及關，且配置於該正反器的輸出端與作爲操作正反器的電源之高電位或低電位之輸入端之間。 3 ·如申請專利範圍第2項之正反器，其中，該開關是傳送閘，該傳送閘包含彼此經由個別的源極和汲極而相連接之P型電晶體與η型電晶體，其中，該p型電晶體和^ 型電晶體根據重設訊號而直接切換至開或關。 4.如申請專利範圍第2項之正反器，其中，該開關是 -42 - (2) 1253233 傳送閘，該傳送閘包含彼此經由個別的源極和汲極而相連接之P型電晶體與η型電晶體，其中，該p型電晶體和1Ί 型電晶體切換至開或關以致於該ρ型電晶體和η型電晶體之一根據重設訊號而直接切換至開或關，而該ρ型電晶體和η型電晶體中的另一者會根據閘極一源極電位相對於供應的固定閘極電位之變動而切換。 5 ·如申請專利範圍第1項之正反器，其中，佇鎖電路包含二反相器電路，該二反相器電路之個別輸入係連接至個別輸出，其中，時脈轉換器用於該二反相器電路中輸出連接至正反器的輸出端之一反相器電路，以致於造成佇鎖電路也作爲佇鎖取消區。 6 ·如申請專利範圍第3項之正反器，其中，該傳送閘是CMOS類比開關。 7.如申請專利範圍第4項之正反器，其中，該傳送閘是CMOS類比開關。

8 . —種移位暫存器，包括：複數個正反器，以多級彼此連接，該正反器均包括：閘區，用以接收輸入訊號及根據控制訊號以傳送輸入訊號；及佇鎖區，包含：佇鎖電路，用以接收及佇鎖閘區提供的輸入訊號，佇鎖取消區，於重設訊號施加至佇鎖區時，取消佇鎖電路的佇鎖狀態，以及 -43- (3) 1253233 輸出控制區，用以輸出高電位或低電位。 9. 一種主動矩陣型顯示裝置，包括掃瞄訊號線驅動電路及資料訊號線驅動電路，該掃瞄訊號線驅動電路與資料訊號線驅動電路中至少之一包含移位暫存器，該移位暫存器包括以多級彼此連接之複數個正反器，該正反器均包括閘區，用以接收輸入訊號及根據控制訊號以傳送輸入訊號；及佇鎖區，包含：佇鎖電路，用以接收及佇鎖閘區提供的輸入訊號佇鎖取消區，於重設訊號施加至佇鎖區時，取消佇鎖電路的佇鎖狀態，以及輸出控制區，用以輸出高電位或低電位。 1 0 . —種正反器，包括：

閘機構，用於接收輸入訊號及根據控制訊號以傳送輸入訊號；及佇鎖區，包含：佇鎖電路機構，用於接收及佇鎖閘區提供的輸入訊號，佇鎖取消機構，於重設訊號施加至佇鎖區時，取消佇鎖電路機構的佇鎖狀態，以及輸出控制機構，用以輸出高電位或低電位。 Π .如申請專利範圍第10項之正反器，其中，佇鎖電 -44 - (4) (4)

1253233 路機構包含二反相器電路，該二反相器電路彼此輸入連接至個別輸出，其中，佇鎖取消機構包含開關係根據重設訊號而切換至開及關，且配置於的輸出端與該二反相器電路中其輸出連接至正反端之一反相器電路的輸出之間，以及，其中，輸構包含切換元件，該切換元件會根據重設訊號而及關，且配置於該正反器的輸出端與作爲操作正源之高電位或低電位之輸入端之間。 1 2 ·如申請專利範圍第1 1項之正反器，其中是傳送閘，該傳送閘包含彼此經由個別的源極和連接之P型電晶體與η型電晶體，其中，該p型 η型電晶體根據重設訊號而直接切換至開或關。 1 3 .如申請專利範圍第1 1項之正反器，其中是傳送閘，該傳送閘包含彼此經由個別的源極和連接之Ρ型電晶體與η型電晶體，其中，該ρ型 η型電晶體切換至開或關以致於該ρ型電晶體和體之一根據重設訊號而直接切換至開或關，而該體和η型電晶體中的另一者會根據閘極-源極電供應的固定閘極電位之變動而切換。 1 4 ·如申請專利範圍第1 2項之正反器，其中閘是CMOS類比開關。 ]5 .如申請專利範圍第1 3項之正反器，其中閘是CMOS類比開關。 ]6 .如申請專利範圍第]0項之正反器，其中之間個別開關，該該正反器器的輸出出.控制機切換至開反器的電，該開關汲極而相電晶體和，該開關汲極而相電晶體和 η型電晶 Ρ型電晶位相對於，該傳送，該傳送佇鎖電 - 45- (5) 1253233 路機構包含二反相器電路，該二反相器電路之個別輸入係連接至個別輸出，其中，時脈轉換器用於該二反相器電路中輸出連接至該正反器的輸出端之一反相器電路，以致於造成佇鎖電路也作爲佇鎖取消區。 1 7 . —種移位暫存器，包括：複數個正反器，以多級彼此連接，該正反器均包括：閘機構，用於接收輸入訊號及根據控制訊號以傳送輸入訊號；及佇鎖區，包含：佇鎖電路機構，用於接收及佇鎖閘區提供的輸入訊號，佇鎖取消機構，於重設訊號施加至佇鎖區時，取消佇鎖電路機構的佇鎖狀態，以及輸出控制機構，用以輸出高電位或低電位。

1 8 . —種主動矩陣型顯示裝置，包括掃瞄訊號線驅動電路及資料訊號線驅動電路，該掃瞄訊號線驅動電路與資料訊號線驅動電路中至少之一包含移位暫存器，該移位暫存器包括以多級彼此連接之複數個正反器，該正反器均包括：閘機構，用於接收輸入訊號及根據控制訊號以傳送輸入訊號；及佇鎖區，包含：佇鎖電路機構，用於接收及佇鎖閘區提供的輸入訊號， -46 - (6) 1253233 佇鎖取消機構，於重設訊號施加至佇鎖區時，取消佇鎖電路機構的佇鎖狀態，以及輸出控制機構，用以輸出高電位或低電位。 ]9 . 一種正反器，包括：複數個反相器，用以佇鎖收到的輸入訊號；開關，配置於該複數個反相器之一與輸出端之間，其中，該開關用以根據輸入重設訊號而切換；及切換元件，配置於該輸出端與用於接收作爲正反器的電源之低電位的輸入之間，其中，該切換元件用以根據該重設訊號而切換。 2 0. —種移位暫存器，包括彼此多級連接之複數個如申請專利範圍第1 9項之正反器。

2 1 . —種主動矩陣列顯示裝置，包括掃瞄訊號線驅動電路及資料訊號線驅動電路，該掃瞄訊號線驅動電路與資料訊號線驅動電路中至少之一包含如申請專利範圍第20 項之移位暫存器。 2 2 . —種正反器，包括：佇鎖機構，用於佇鎖收到的輸入訊號’ 第一切換機構，配置於該佇鎖機構的至少部份與輸出端之間，用於根據輸入重設訊號而在二狀態之間切換，及第二切換機構，配置於該輸出端與用於接收作爲正反器的電源之低電位的輸入之間，用於根據該重設訊號而在二狀態之間切換。 2 3 · —種移位暫存器，包括彼此多級連接之複數個如 -47- (7) 1253233 申請專利範圍第2 2項之正反器。 2 4 . —種主動矩陣列顯示裝置，包括掃瞄訊號線驅動電路及資料訊號線驅動電路，該掃瞄訊號線驅動電路與資料訊號線驅動電路中至少之一包含如申請專利範圍第2 3 項之移位暫存器。 2 5 . —種正反器，包括：

佇鎖電路，用以接收及佇鎖閘區所提供的輸入訊，該佇鎖電路包含至少二反相器電路，該至少二反相器電路彼此之間個別輸入會連接至個別輸出；及佇鎖取消區，於重設訊號施加至該佇鎖區時，取消該佇鎖電路的佇鎖狀態，該佇鎖取消電路包含根據該重設訊號而切換至開和關之開關，該開關係配置於該正反器的輸出端與該反相器電路之一的輸出，該反相器電路之一的輸出係連接至該正反器的輸出端。 2 6 ·如申請專利範圍第2 5項之正反器，又包括：閘區，用以接收該輸入訊號及根據分別供應的控制訊號以傳送該輸入訊號給該佇鎖電路。 2 7 · —種移位暫存器，包括彼此多級連接之複數個如申請專利範圍第2 5項之正反器。 2 8 · —種移位暫存器，包括彼此多級連接之複數個如申請專利範圍第2 6項之正反器。 2 9 . —種主動矩陣列顯示裝置，包括掃瞄訊號線驅動電路及資料訊號線驅動電路，該掃瞄訊號線驅動電路與資料訊號線驅動電路中至少之一包含如申請專利範圍第2 7 -48- (8) 1253233 項之移位暫存器。 3 0 . —種主動矩陣列顯示裝置，包括掃瞄訊號線驅動電路及資料訊號線驅動電路，該掃瞄訊號線驅動電路與資料訊號線驅動電路中至少之一包含如申請專利範圍第2 8 項之移位暫存器。 3 1 . —種正反器，包括：

佇鎖電路，包含佇鎖取消區以在重設訊號被施加時，取消該佇鎖電路的佇鎖狀態；及輸出控制區，用以輸出用於操作該正反器的高電位或低電位電源，其中，該輸出控制區包含切換元件，該切換元件根據該重設訊號而切換至開及關且配置於該正反器的輸出端與供應作爲操作正反器的電源之高電位或低電位的輸入端之間。 3 2 .如申請專利範圍第3 1項之正反器，又包括：閘區，用以接收該輸入訊號及根據控制訊號以傳送該輸入訊號給該佇鎖電路。 3 3 · —種移位暫存器，包括彼此多級連接之複數個如申請專利範圍第3 1項之正反器。 3 4 · —種移位暫存器，包括彼此多級連接之複數個如申請專利範圍第3 2項之正反器。 3 5 · —種主動矩陣列顯示裝置，包括掃瞄訊號線驅動電路及資料訊號線驅動電路，該掃瞄訊號線驅動電路與資料訊號線驅動電路中至少之一包含如申請專利範圍第3 3 項之移位暫存器。 -49- 1253233 ⑼ 3 6 . —種主動矩陣列顯示裝置，包括掃瞄訊號線驅動電路及資料訊號線驅動電路，該掃瞄訊號線驅動電路與資料訊號線驅動電路中至少之一包含如申請專利範圍第3 4 項之移位暫存器。 3 7 . —種正反器，包括：閘機構，用於接收輸入訊號及根據控制訊號以傳送該輸入訊號；及佇鎖電路，包括強化機構，用於強化該佇鎖電路輸出的控制訊號之上升及下降邊緣特徵至少之一。 3 8 ·如申請專利範圍第3 7項之正反器，又包括：延遲降低機構，用於降低該佇鎖電路中的延遲。 3 9 ·如申請專利範圍第3 7項之正反器，又包括：佇鎖取消機構，於重設訊號施加至該佇鎖電路時取消該佇鎖電路的佇鎖狀態；及輸出控制機構，用於輸出用於操作正反器的高電位或

低電位電源。 4 0 .如申請專利範圍第3 7項之正反器，其中，該強化機構包含至少二反相器電路，該至少二反相器電路彼此之間個別輸入會連接至個別輸出。 4 1 .如申請專利範圍第3 8項之正反器，其中，該降低延遲機構包含切換元件，該切換元件根據該重設訊號而切換至開及關且配置於該正反器的輸出端與供應作爲操作正反器的電源之高電位或低電位的輸入端之間。 4 2 .如申請專利範圍第3 8項之正反器，又包括： -50- (10) 1253233 佇鎖取消機構，在重設訊號施加至該佇鎖電路時’取消該佇鎖電路的佇鎖狀態；及輸出控制機構，用於輸出用於操作該正反器的高電位或低電位電源。 4 3.如申請專利範圍第42項之正反器，其中，該強化機構包含至少二反相器電路，該至少二反相器電路彼此之間個別輸入會連接至個別輸出。 4 4.如申請專利範圍第42項之正反器，其中，該降低延遲機構包含切換元件，該切換元件根據該重設訊號而切換至開及關且配置於該正反器的輸出端與供應作爲操作正反器的電源之高電位或低電位的輸入端之間。 4 5 . —種移位暫存器，包括彼此多級連接之複數個如申請專利範圍第3 7項之正反器。 4 6 . —種主動矩陣列顯示裝置，包括掃瞄訊號線驅動電路及資料訊號線驅動電路，該掃瞄訊號線驅動電路與資料訊號線驅動電路中至少之一包含如申請專利範圍第4 5 項之移位暫存器。移種圍範利專請串如個數複之接連級多此彼 ο 括口 fp 包反，正器之存項暫 8 . 3 位第裝示顯列 131 陣矩動主二 3二種 - 路之電少動至 S3 驅中線路。號電器訊動存料驅暫資線位及號移路訊之電料項置一包動資驅與線路訊動瞄驅掃線括包訊廿田 9 PMM 第圍範利專請串如含 -51 -