JPH0691427B2 - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPH0691427B2 JPH0691427B2 JP62260084A JP26008487A JPH0691427B2 JP H0691427 B2 JPH0691427 B2 JP H0691427B2 JP 62260084 A JP62260084 A JP 62260084A JP 26008487 A JP26008487 A JP 26008487A JP H0691427 B2 JPH0691427 B2 JP H0691427B2
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- JP
- Japan
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- gate
- output
- inverter
- circuit
- input
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はフリップフロップ回路に関し，特に,MOSFETを
用いたフリップフロップ回路の改良に関する。
用いたフリップフロップ回路の改良に関する。
（従来の技術） 第２図に示されているのは，従来のフリップフロップ回
路の一例であり，これは,CMOSFETで構成されているダイ
レクトリセット付スタティック型Ｄ−フリップフロップ
回路である。入力端子としては，データ入力端子D,クロ
ック端子CK,およびリセット端子Ｒの３個の端子が設け
られており，出力端子としてはデータ出力端子Ｑおよび
反転データ出力端子の２個の端子が設けられている。
路の一例であり，これは,CMOSFETで構成されているダイ
レクトリセット付スタティック型Ｄ−フリップフロップ
回路である。入力端子としては，データ入力端子D,クロ
ック端子CK,およびリセット端子Ｒの３個の端子が設け
られており，出力端子としてはデータ出力端子Ｑおよび
反転データ出力端子の２個の端子が設けられている。
マスタ部は，入力データ端子Ｄに接続されているトラン
スファゲートSW1と，トランスファゲートSW1の出力側に
接続されているインバータ11と，インバータ11の出力を
その入力側へ帰還するNORゲート12とから構成されてい
る。トランスファゲートSW1の一方のゲートはインバー
タ１を介してクロック端子CKに接続されており，他方の
ゲートはインバータ１およびインバータ２を介して端子
CKに接続されている。NORゲート12の一方の入力部はイ
ンバータ17を介してリセット端子Ｒに接続されている。
スファゲートSW1と，トランスファゲートSW1の出力側に
接続されているインバータ11と，インバータ11の出力を
その入力側へ帰還するNORゲート12とから構成されてい
る。トランスファゲートSW1の一方のゲートはインバー
タ１を介してクロック端子CKに接続されており，他方の
ゲートはインバータ１およびインバータ２を介して端子
CKに接続されている。NORゲート12の一方の入力部はイ
ンバータ17を介してリセット端子Ｒに接続されている。
スレーブ部は，マスタ部のインバータ11の出力側に接続
されているトランスファゲートSW2と，トランスファゲ
ートSW2の出力側に接続されているNORゲート13と,NORゲ
ート13の出力を入力側へ帰還するインバータ14と，トラ
ンスファゲートSW2の出力を反転して出力端子Ｑへ出力
するインバータ16と,NORゲート13の出力を反転して反転
出力端子へ出力するインバータ15とから構成されてい
る。トランスファゲートSW2の２個のゲートはトランス
ファゲートSW1の場合とは逆にインバータ１の出力およ
びインバータ２の出力に接続されている。NORゲート13
の一方の入力部はNORゲート12の入力部と同様にインバ
ータ17を介してリセット端子Ｒに接続されている。
されているトランスファゲートSW2と，トランスファゲ
ートSW2の出力側に接続されているNORゲート13と,NORゲ
ート13の出力を入力側へ帰還するインバータ14と，トラ
ンスファゲートSW2の出力を反転して出力端子Ｑへ出力
するインバータ16と,NORゲート13の出力を反転して反転
出力端子へ出力するインバータ15とから構成されてい
る。トランスファゲートSW2の２個のゲートはトランス
ファゲートSW1の場合とは逆にインバータ１の出力およ
びインバータ２の出力に接続されている。NORゲート13
の一方の入力部はNORゲート12の入力部と同様にインバ
ータ17を介してリセット端子Ｒに接続されている。
第２図の回路の動作を説明する。通常は，リセット端子
ＲはＨレベルにされる。この場合,NORゲート12および13
は単なるインバータとして機能する。クロック端子CKか
ら入力されるクロック信号がＬレベルの時，トランスフ
ァゲートSW1はオンであり，トランスファゲートSW2はオ
フである。したがって，端子Ｄから入力されているデー
タx2がマスタ部に取り込まれる。インバータ11はマスタ
部に取り込まれたデータを反転して を出力する。インバータ12はインバータ11の出力を反転
してx2を入力側へ帰還する。このようにして，取り込ま
れたデータはマスタ部によって保持される。
ＲはＨレベルにされる。この場合,NORゲート12および13
は単なるインバータとして機能する。クロック端子CKか
ら入力されるクロック信号がＬレベルの時，トランスフ
ァゲートSW1はオンであり，トランスファゲートSW2はオ
フである。したがって，端子Ｄから入力されているデー
タx2がマスタ部に取り込まれる。インバータ11はマスタ
部に取り込まれたデータを反転して を出力する。インバータ12はインバータ11の出力を反転
してx2を入力側へ帰還する。このようにして，取り込ま
れたデータはマスタ部によって保持される。
クロック信号がＬレベルからＨレベルへ変化すると，ト
ランスファゲートSW2がオンとなり，インバータ11の がスレーブ部のNORゲート13へ入力される。一方，トラ
ンスファゲートSW1はオフとなるので，クロック信号が
Ｈレベルの間マスタ部に保持されたデータは変化しな
い。NORゲート13は入力されたデータを反転してx2を出
力する。インバータ14はNORゲート13の出力を反転した を入力側へ帰還するので，データは保持される。インバ
ータ16はトランスファゲートSW2の出力を反転してx2と
し，出力端子Ｑへ出力する。インバータ15はNORゲート1
3の出力x2を反転して とし，反転出力端子へ出力する。
ランスファゲートSW2がオンとなり，インバータ11の がスレーブ部のNORゲート13へ入力される。一方，トラ
ンスファゲートSW1はオフとなるので，クロック信号が
Ｈレベルの間マスタ部に保持されたデータは変化しな
い。NORゲート13は入力されたデータを反転してx2を出
力する。インバータ14はNORゲート13の出力を反転した を入力側へ帰還するので，データは保持される。インバ
ータ16はトランスファゲートSW2の出力を反転してx2と
し，出力端子Ｑへ出力する。インバータ15はNORゲート1
3の出力x2を反転して とし，反転出力端子へ出力する。
クロック信号がＬレベルに戻ると，トランスファゲート
SW2がオフとなり，トランスファゲートSW1がオンとな
る。従って，次のデータが端子Ｄからマスタ部に取り込
まれるが，スレーブ部へは伝わらず，端子Q,からの出
力は保持される。
SW2がオフとなり，トランスファゲートSW1がオンとな
る。従って，次のデータが端子Ｄからマスタ部に取り込
まれるが，スレーブ部へは伝わらず，端子Q,からの出
力は保持される。
リセットはリセット端子ＲをＬレベルにすることによっ
て行われる。端子ＲがＬレベルになるとNORゲート12お
よび13の一方の入力部にはそれぞれインバータ17で反転
されたＨレベルが入力され，それらのNORゲートの出力
は，他方の入力部の電圧レベルにかかわらずＬレベルと
なる。その結果インバータ11およびインバータ14の出力
はクロック信号のレベルにかかわらずＨレベルになるの
で，端子Ｑおよび端子はそれぞれＬレベル,Hレベルに
ダイレクトにリセットされる。リセット端子ＲがＬレベ
ルからＨレベルへ戻っても，クロック信号がＬレベルか
らＨレベルへと変化するまでは，スレーブ部のNORゲー
ト13および帰還用インバータ14によって端子Q,の出力
はそれぞれＬレベル,Hレベルに保持される。
て行われる。端子ＲがＬレベルになるとNORゲート12お
よび13の一方の入力部にはそれぞれインバータ17で反転
されたＨレベルが入力され，それらのNORゲートの出力
は，他方の入力部の電圧レベルにかかわらずＬレベルと
なる。その結果インバータ11およびインバータ14の出力
はクロック信号のレベルにかかわらずＨレベルになるの
で，端子Ｑおよび端子はそれぞれＬレベル,Hレベルに
ダイレクトにリセットされる。リセット端子ＲがＬレベ
ルからＨレベルへ戻っても，クロック信号がＬレベルか
らＨレベルへと変化するまでは，スレーブ部のNORゲー
ト13および帰還用インバータ14によって端子Q,の出力
はそれぞれＬレベル,Hレベルに保持される。
以上に説明した回路の動作を下記第１表にまとめる。
（発明が解決しようとする問題点） 上述した従来のフリップフロップ回路においては，クロ
ック信号が立ち上がってトランスファゲートSW2がオン
となりマスタ部のデータが出力端子に出力されるまでの
間，インバータ11はNORゲート13およびインバータ14を
駆動せねばならないが，出力がスイッチする際には，イ
ンバータ11の出力とインバータ14の出力とが相反するの
でこれらがかち合うことになる。この影響と，インバー
タ14の負荷の影響とにより，端子Ｑの出力のスイッチに
遅延が生じ，高速動作が阻害されていた。また端子へ
の出力についても,NORゲート13とインバータ15とを通過
しなければならないために遅れが生じていた。
ック信号が立ち上がってトランスファゲートSW2がオン
となりマスタ部のデータが出力端子に出力されるまでの
間，インバータ11はNORゲート13およびインバータ14を
駆動せねばならないが，出力がスイッチする際には，イ
ンバータ11の出力とインバータ14の出力とが相反するの
でこれらがかち合うことになる。この影響と，インバー
タ14の負荷の影響とにより，端子Ｑの出力のスイッチに
遅延が生じ，高速動作が阻害されていた。また端子へ
の出力についても,NORゲート13とインバータ15とを通過
しなければならないために遅れが生じていた。
また，リセット動作においては，リセット端子Ｒと出力
端子Ｑとの間にインバータ17,NORゲート13,インバータ1
4およびインバータ16の計４段のゲートが介在してお
り，この間の遅延が無視できないものであるという問題
があった。
端子Ｑとの間にインバータ17,NORゲート13,インバータ1
4およびインバータ16の計４段のゲートが介在してお
り，この間の遅延が無視できないものであるという問題
があった。
本発明は上記問題点に鑑みてなされたものであり，その
目的は，従来のフリップフロップ回路よりも動作が高速
で，なおかつ従来の回路よりも素子数が低減したフリッ
プフロップ回路を提供することにある。
目的は，従来のフリップフロップ回路よりも動作が高速
で，なおかつ従来の回路よりも素子数が低減したフリッ
プフロップ回路を提供することにある。
（問題点を解決するための手段） 本発明のフリップフロップ回路は，少なくともデータ，
クロック信号およびリセット信号が入力され，入力デー
タを取り込むマスタ部と取り込まれたデータを出力する
スレーブ部とを備えたフリップフロップ回路であって，
該マスタ部が，該クロック信号が２個の電圧レベルの内
の一方のレベルにあるときに開状態となり入力データを
通過せしめる第１のトランスファゲートと，該第１のト
ランスファゲートの出力側に接続され，該リセット信号
が入力されていないときにインバータとして動作するゲ
ート回路と，該ゲート回路の出力を入力側へ帰還する第
２のインバータと，該リセット信号が入力されたときに
該ゲート回路の出力側を所定レベルにリセットする第１
のトランジスタとを備え，該スレーブ部が，該クロック
信号が該２個の電圧レベル内の他方のレベルにある時に
開状態となり該ゲート回路の出力を通過せしめる第２の
トランスファゲートと，該第２のトランスファゲートの
出力側に接続される増幅用インバータと，該リセット信
号が入力されたときに該第２のトランスファゲートの出
力側を該所定レベルにリセットする第２のトランジスタ
とを備え，該第２のトランジスタをダイレクトリセット
用ｐチャンネルトランジスタとし該スレーブ部をダイナ
ミック型に構成したものであり，そのことにより上記目
的が達成される。
クロック信号およびリセット信号が入力され，入力デー
タを取り込むマスタ部と取り込まれたデータを出力する
スレーブ部とを備えたフリップフロップ回路であって，
該マスタ部が，該クロック信号が２個の電圧レベルの内
の一方のレベルにあるときに開状態となり入力データを
通過せしめる第１のトランスファゲートと，該第１のト
ランスファゲートの出力側に接続され，該リセット信号
が入力されていないときにインバータとして動作するゲ
ート回路と，該ゲート回路の出力を入力側へ帰還する第
２のインバータと，該リセット信号が入力されたときに
該ゲート回路の出力側を所定レベルにリセットする第１
のトランジスタとを備え，該スレーブ部が，該クロック
信号が該２個の電圧レベル内の他方のレベルにある時に
開状態となり該ゲート回路の出力を通過せしめる第２の
トランスファゲートと，該第２のトランスファゲートの
出力側に接続される増幅用インバータと，該リセット信
号が入力されたときに該第２のトランスファゲートの出
力側を該所定レベルにリセットする第２のトランジスタ
とを備え，該第２のトランジスタをダイレクトリセット
用ｐチャンネルトランジスタとし該スレーブ部をダイナ
ミック型に構成したものであり，そのことにより上記目
的が達成される。
（実施例） 以下に本発明を実施例について説明する。
本発明のフリップフロップ回路の一実施例を第１図に示
す。第２図に示した従来の回路と同様の構成要素には同
じ参照番号を付している。本実施例の回路は第２図の回
路と同じ入出力端子および同じ機能を有するダイレクト
リセット付Ｄ−フリップフロップ回路である。
す。第２図に示した従来の回路と同様の構成要素には同
じ参照番号を付している。本実施例の回路は第２図の回
路と同じ入出力端子および同じ機能を有するダイレクト
リセット付Ｄ−フリップフロップ回路である。
この回路も第２図の回路と同様に基本的にマスタ部とス
レーブ部とによって構成されている。マスタ部は，デー
タ入力端子Ｄに接続されているトランスファゲートSW1
と，トランスファゲートSW1の出力側に接続されている
ゲート回路３と，ゲート回路３の出力を入力側へ帰還す
るインバータ４と，ゲートがリセット端子Ｒに接続さ
れ，リセット時にゲート回路３の出力側をプルアップす
るためのｐ−チャネルプルアップトランジスタP2とを含
んでいる。ゲート回路３は,p−チャネルトランジスタP1
とｎ−チャネルトランジスタN1とでなる通常のインバー
タに，ゲートがリセット端子Ｒに接続されているｎ−チ
ャネルプルダウントランジスタN2が付加された構成を有
している。
レーブ部とによって構成されている。マスタ部は，デー
タ入力端子Ｄに接続されているトランスファゲートSW1
と，トランスファゲートSW1の出力側に接続されている
ゲート回路３と，ゲート回路３の出力を入力側へ帰還す
るインバータ４と，ゲートがリセット端子Ｒに接続さ
れ，リセット時にゲート回路３の出力側をプルアップす
るためのｐ−チャネルプルアップトランジスタP2とを含
んでいる。ゲート回路３は,p−チャネルトランジスタP1
とｎ−チャネルトランジスタN1とでなる通常のインバー
タに，ゲートがリセット端子Ｒに接続されているｎ−チ
ャネルプルダウントランジスタN2が付加された構成を有
している。
スレーブ部には，マスタ部のゲート回路３の出力側に接
続されているトランスファゲートSW2と，トランスファ
ゲートSW2の出力を反転増幅して出力端子Ｑへ出力する
インバータ５と，同じくトランスファゲートSW2の出力
を反転増幅するインバータ６と，インバータ６の出力を
反転増幅して反転出力端子へ出力するインバータ７
と，ゲートがリセット端子Ｒに接続され，リセット時に
トランスファゲートSW2の出力側をプルアップするため
のダイレクトリセット用ｐ−チャネルプルアップトラン
ジスタP3とが含まれている。トランスファゲートSW1,SW
2のゲートは，第２図の回路の場合と同様にインバータ
１および２を介してクロック端子CKに接続されている。
続されているトランスファゲートSW2と，トランスファ
ゲートSW2の出力を反転増幅して出力端子Ｑへ出力する
インバータ５と，同じくトランスファゲートSW2の出力
を反転増幅するインバータ６と，インバータ６の出力を
反転増幅して反転出力端子へ出力するインバータ７
と，ゲートがリセット端子Ｒに接続され，リセット時に
トランスファゲートSW2の出力側をプルアップするため
のダイレクトリセット用ｐ−チャネルプルアップトラン
ジスタP3とが含まれている。トランスファゲートSW1,SW
2のゲートは，第２図の回路の場合と同様にインバータ
１および２を介してクロック端子CKに接続されている。
このように本実施例のフリップフロップ回路のスレーブ
部は帰還用のインバータを有しておらず，いわゆるダイ
ナミック型となっており，主にそのことによって回路全
体の素子数が従来の回路に比して低減している。
部は帰還用のインバータを有しておらず，いわゆるダイ
ナミック型となっており，主にそのことによって回路全
体の素子数が従来の回路に比して低減している。
回路の動作を以下に説明する。通常の動作時にはリセッ
ト端子ＲはＨレベルに保たれる。リセット端子ＲがＨレ
ベルの場合，ゲート回路３のプルダウントランジスタN2
がオンとなるので，ゲート回路３はインバータとして機
能する。また，プルアップトランジスタP2およびP3はオ
フであるので，これらは回路の他の部分に影響を及ぼさ
ない。
ト端子ＲはＨレベルに保たれる。リセット端子ＲがＨレ
ベルの場合，ゲート回路３のプルダウントランジスタN2
がオンとなるので，ゲート回路３はインバータとして機
能する。また，プルアップトランジスタP2およびP3はオ
フであるので，これらは回路の他の部分に影響を及ぼさ
ない。
クロック端子CKに入力されるクロック信号がＬレベルの
時には，第２図の従来の回路と同じくトランスファゲー
トSW1はオン，トランスファゲートSW2はオフであるの
で，データ入力端子Ｄから入力データx1がトランスファ
ゲートSW1を通過してマスタ部へ取り込まれ，従来例と
同様にゲート回路３およびインバータ４で保持される。
ゲート回路３の出力は となっている。
時には，第２図の従来の回路と同じくトランスファゲー
トSW1はオン，トランスファゲートSW2はオフであるの
で，データ入力端子Ｄから入力データx1がトランスファ
ゲートSW1を通過してマスタ部へ取り込まれ，従来例と
同様にゲート回路３およびインバータ４で保持される。
ゲート回路３の出力は となっている。
クロック信号がＬレベルからＨレベルへ変化すると，ト
ランスファゲートSW1はオフになり，トランスファゲー
トSW2はオンになる。従ってマスタ部は端子Ｄから切り
離されるが，帰還用インバータ４の働きにより，トラン
スファゲートSW1が再びオンになるまでデータは保持さ
れる。マスタ部のゲート回路３の出力データ はトランスファゲートSW2を通過してスレーブ部の出力
のための増幅用インバータ５および６に入力される。イ
ンバータ５に入力されたデータは反転されてx1となり出
力端子Ｑへ出力される。インバータ６に入力されたデー
タはインバータ６と７とによって２度反転されて となり，反転出力端子へ出力される。本実施例の回路
のスレーブ部は前述したように帰還用インバータを持た
ないので，出力のスイッチが従来よりも高速に行われ
る。
ランスファゲートSW1はオフになり，トランスファゲー
トSW2はオンになる。従ってマスタ部は端子Ｄから切り
離されるが，帰還用インバータ４の働きにより，トラン
スファゲートSW1が再びオンになるまでデータは保持さ
れる。マスタ部のゲート回路３の出力データ はトランスファゲートSW2を通過してスレーブ部の出力
のための増幅用インバータ５および６に入力される。イ
ンバータ５に入力されたデータは反転されてx1となり出
力端子Ｑへ出力される。インバータ６に入力されたデー
タはインバータ６と７とによって２度反転されて となり，反転出力端子へ出力される。本実施例の回路
のスレーブ部は前述したように帰還用インバータを持た
ないので，出力のスイッチが従来よりも高速に行われ
る。
クロック信号がＨレベルからＬレベルへ変化すると，ト
ランスファゲートSW1はオンに，トランスファゲートSW2
はオフになる。従ってマスタ部へは次のデータが取り込
まれる。スレーブ部はマスタ部から切り離されるが，ク
ロック信号が比較的高い周波数を有する場合は，スレー
ブ部の状態は，インバータ５および６を構成するトラン
ジスタのゲート容量によって，クロック信号が次にＨレ
ベルに切り換わるまで保持されるので，端子Ｑおよび
の出力データもそれぞれ に保たれる。
ランスファゲートSW1はオンに，トランスファゲートSW2
はオフになる。従ってマスタ部へは次のデータが取り込
まれる。スレーブ部はマスタ部から切り離されるが，ク
ロック信号が比較的高い周波数を有する場合は，スレー
ブ部の状態は，インバータ５および６を構成するトラン
ジスタのゲート容量によって，クロック信号が次にＨレ
ベルに切り換わるまで保持されるので，端子Ｑおよび
の出力データもそれぞれ に保たれる。
リセット動作はリセット端子ＲをＬレベルにすることに
よって行われる。これによってゲート回路３に付属して
いるｎ−チャネルプルダウントランジスタN2はオフに，
マスタ部およびスレーブ部のｐ−チャネルプルアップト
ランジスタP2およびP3はいずれもオンになる。プルアッ
プトランジスタP3がオンになることによって，スレーブ
部のインバータ5,6の入力はトランスファゲートSW2のオ
ン／オフにかかわらずＨレベルに引き上げられる。その
結果出力端子ＱはＬレベルに，反転出力端子はＨレベ
ルにそれぞれダイレクトにリセットされる。リセット信
号はプルアップトランジスタP3および１個または２個の
インバータを介して出力端子へ到達するのでリセット動
作が従来に比べて高速に行われる。マスタ部について
は，ゲート回路３のプルダウントランジスタN2がオフで
あることにより，ゲート回路３の出力はその入力がＨレ
ベルであってもＬレベルにはならないので，ゲート回路
３の出力部すなわちインバータ４の入力部はプルアップ
トランジスタP2によってＨレベルにリセットされる。ゲ
ート回路３の入力部はトランスファゲートSW1がオフの
間インバータ４によってＬレベルに保たれるのでより安
定したリセット状態が保持される。
よって行われる。これによってゲート回路３に付属して
いるｎ−チャネルプルダウントランジスタN2はオフに，
マスタ部およびスレーブ部のｐ−チャネルプルアップト
ランジスタP2およびP3はいずれもオンになる。プルアッ
プトランジスタP3がオンになることによって，スレーブ
部のインバータ5,6の入力はトランスファゲートSW2のオ
ン／オフにかかわらずＨレベルに引き上げられる。その
結果出力端子ＱはＬレベルに，反転出力端子はＨレベ
ルにそれぞれダイレクトにリセットされる。リセット信
号はプルアップトランジスタP3および１個または２個の
インバータを介して出力端子へ到達するのでリセット動
作が従来に比べて高速に行われる。マスタ部について
は，ゲート回路３のプルダウントランジスタN2がオフで
あることにより，ゲート回路３の出力はその入力がＨレ
ベルであってもＬレベルにはならないので，ゲート回路
３の出力部すなわちインバータ４の入力部はプルアップ
トランジスタP2によってＨレベルにリセットされる。ゲ
ート回路３の入力部はトランスファゲートSW1がオフの
間インバータ４によってＬレベルに保たれるのでより安
定したリセット状態が保持される。
（発明の効果） 本発明によれば，クロックからデータ出力までの遅延期
間が短縮され，また，従来の帰還回路との間で生じてい
た貫通電流もなくなるため，従来のフリップフロップ回
路よりもより高速な動作をさせることができ，かつ消費
電流も大幅に低減することができる。また，スレーブ部
にダイレクトリセット用ｐチャンネルトランジスタを設
けたため，リセット動作に要する期間をより縮小するこ
とができる。さらに，また，本発明のフリップフロップ
回路は，使用素子が従来の回路に比べて少なくなってお
り，集積化する場合特に有効である。
間が短縮され，また，従来の帰還回路との間で生じてい
た貫通電流もなくなるため，従来のフリップフロップ回
路よりもより高速な動作をさせることができ，かつ消費
電流も大幅に低減することができる。また，スレーブ部
にダイレクトリセット用ｐチャンネルトランジスタを設
けたため，リセット動作に要する期間をより縮小するこ
とができる。さらに，また，本発明のフリップフロップ
回路は，使用素子が従来の回路に比べて少なくなってお
り，集積化する場合特に有効である。
第１図は本発明のフリップフロップ回路の一実施例の回
路図，第２図は従来のフリップフロップ回路の一例の回
路図である。 1,2,4,5,6,7……インバータ,3……ゲート回路,P1,P2,P3
……ｐ−チャネルトランジスタ,N1.N2……ｎ−チャネル
トランジスタ,SW1,SW2……トランスファゲート,D……デ
ータ入力端子,R……リセット端子,CK……クロック端子,
Q……出力端子，……反転出力端子。
路図，第２図は従来のフリップフロップ回路の一例の回
路図である。 1,2,4,5,6,7……インバータ,3……ゲート回路,P1,P2,P3
……ｐ−チャネルトランジスタ,N1.N2……ｎ−チャネル
トランジスタ,SW1,SW2……トランスファゲート,D……デ
ータ入力端子,R……リセット端子,CK……クロック端子,
Q……出力端子，……反転出力端子。
Claims (1)
- 【請求項１】少なくともデータ，クロック信号およびリ
セット信号が入力され，入力データを取り込むマスタ部
と取り込まれたデータを出力するスレーブ部とを備えた
フリップフロップ回路であって， 該マスタ部が，該クロック信号が２個の電圧レベルの内
の一方のレベルにあるときに開状態となり入力データを
通過せしめる第１のトランスファゲートと，該第１のト
ランスファゲートの出力側に接続され、該リセット信号
が入力されていないときにインバータとして動作するゲ
ート回路と，該ゲート回路の出力を入力側へ帰還する第
２のインバータと，該リセット信号が入力されたときに
該ゲート回路の出力側を所定レベルにリセットする第１
のトランジスタとを備え， 該スレーブ部が，該クロック信号が該２個の電圧レベル
の内の他方のレベルにある時に開状態となり該ゲート回
路の出力を通過せしめる第２のトランスファゲートと，
該第２のトランスファゲートの出力側に接続される増幅
用インバータと，該リセット信号が入力されたときに該
第２のトランスファゲートの出力側を該所定レベルにリ
セットする第２のトランジスタとを備え， 該第２のトランジスタをダイレクトリセット用ｐチャン
ネルトランジスタとし該スレーブ部をダイナミック型に
構成したフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260084A JPH0691427B2 (ja) | 1987-10-14 | 1987-10-14 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260084A JPH0691427B2 (ja) | 1987-10-14 | 1987-10-14 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01101724A JPH01101724A (ja) | 1989-04-19 |
| JPH0691427B2 true JPH0691427B2 (ja) | 1994-11-14 |
Family
ID=17343079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62260084A Expired - Lifetime JPH0691427B2 (ja) | 1987-10-14 | 1987-10-14 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691427B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3958322B2 (ja) | 2004-01-28 | 2007-08-15 | シャープ株式会社 | シフトレジスタ、およびアクティブマトリクス型表示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62190918A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electric Ind Co Ltd | フリツプフロツプ回路 |
-
1987
- 1987-10-14 JP JP62260084A patent/JPH0691427B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01101724A (ja) | 1989-04-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |