JPS62190918A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPS62190918A JPS62190918A JP61034519A JP3451986A JPS62190918A JP S62190918 A JPS62190918 A JP S62190918A JP 61034519 A JP61034519 A JP 61034519A JP 3451986 A JP3451986 A JP 3451986A JP S62190918 A JPS62190918 A JP S62190918A
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- JP
- Japan
- Prior art keywords
- circuit
- reset
- inverter
- channel
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、フリップフロップ（以下、ＦＦと略す）回路
、とりわけ、集積回路装置でよく用いられるシフトレジ
スタ回路や同期式分周回路のリセット回路に有用なＦＦ
回路に関する。
、とりわけ、集積回路装置でよく用いられるシフトレジ
スタ回路や同期式分周回路のリセット回路に有用なＦＦ
回路に関する。
従来の技術
従来、たとえば、第２図のシフトレジスタで用いられる
リセット機能付ＦＦ回路６０は、ＣＭＯ３形ＦＦ回路で
構成される場合、第３図に示すように、マスタ（ｉｌｌ
Ｆ Ｆ回路３０とスレーブ側ＦＦ回路３１とから構成
され、データの転送ゲート回路１〜４′の状態に関係な
くリセットできるようにマスク側、スレーブ側の両方に
リセット信号を入力とするＮＯＲ回路２０．２１を有し
、ＦＦ回路の出力Ｑをロウレベルに初期状態を定める。
リセット機能付ＦＦ回路６０は、ＣＭＯ３形ＦＦ回路で
構成される場合、第３図に示すように、マスタ（ｉｌｌ
Ｆ Ｆ回路３０とスレーブ側ＦＦ回路３１とから構成
され、データの転送ゲート回路１〜４′の状態に関係な
くリセットできるようにマスク側、スレーブ側の両方に
リセット信号を入力とするＮＯＲ回路２０．２１を有し
、ＦＦ回路の出力Ｑをロウレベルに初期状態を定める。
なお、第３図中、符号１０〜１４はインバータである０
発明が解決しようとする問題点 このＣＭＯ８形ＦＦ回路によると、マスク側、スレーブ
側の両方にリセット用の論理回路を有しているため、リ
セット回路を簡略化し素子数の囲域が望まれているもの
には不向きである。また、ＣＭＯ３集積回路装置におい
ては、カスタムＬＳＩの大規模回路化が進められ、特に
シフトレジスタ回路や同期式分周回路に多く用いられる
基本回路であるＦＦ回路の高密度化もその解決策が望ま
れている。
発明が解決しようとする問題点 このＣＭＯ８形ＦＦ回路によると、マスク側、スレーブ
側の両方にリセット用の論理回路を有しているため、リ
セット回路を簡略化し素子数の囲域が望まれているもの
には不向きである。また、ＣＭＯ３集積回路装置におい
ては、カスタムＬＳＩの大規模回路化が進められ、特に
シフトレジスタ回路や同期式分周回路に多く用いられる
基本回路であるＦＦ回路の高密度化もその解決策が望ま
れている。
問題点を解決するだめの手段
本発明は、上記問題点を解消するもので、リセット機能
のないＦＦ回路を基本に、転送ゲートの状態’ｆ ＩＪ
上セット時固定するＮチャネルトランジスタを有し、マ
スク側ＦＦ回路にリセット回路を付加する手段をそなえ
たものである。
のないＦＦ回路を基本に、転送ゲートの状態’ｆ ＩＪ
上セット時固定するＮチャネルトランジスタを有し、マ
スク側ＦＦ回路にリセット回路を付加する手段をそなえ
たものである。
作 用
本発明によると、リセット機能のないＦＦ回路のデータ
入力部の転送ゲートヲ、リセット時にオフ状態とし、マ
スク側ＦＦ回路のフィードバックループをオン状態とす
ると同時に、リセット信号を入力とするＮチャネルトラ
ンジスタによりマスタｆｌｔ１１のデータを強制的にロ
ウレベルにホールドさせる。このとき、スレーブ側はマ
スク側のデータがそのまま転送されているため、ＦＦ回
路のリセットが可能となる。
入力部の転送ゲートヲ、リセット時にオフ状態とし、マ
スク側ＦＦ回路のフィードバックループをオン状態とす
ると同時に、リセット信号を入力とするＮチャネルトラ
ンジスタによりマスタｆｌｔ１１のデータを強制的にロ
ウレベルにホールドさせる。このとき、スレーブ側はマ
スク側のデータがそのまま転送されているため、ＦＦ回
路のリセットが可能となる。
実施例
第１図は本発明の実施例による（ＭＯＳ形ＦＦ回路の概
略構成を示すものである。本発明のＣＭＯ８形ＦＦ回路
はリセット回路のあるマスタ側ＦＦ回路３０内にＮチャ
ーネルトランジスタ４゜を有し、これらとリセット回路
のないスレーブ側ＦＦ回路３１とにより構成されている
。制御クロック信号の反転信号とリセット信号とを入力
とするＮＯＲ回路２２により転送ゲート１，４をオフ状
態、転送ゲー）２，３ｆ！ｆ：オン状態とする。このと
き、マスク側ＦＦ回路３ｏはホールド状態であり、リセ
ット信号を入力とするＮチャネルトランジスタ４０がオ
ンするため、ＦＦ回路出力Ｑはロウレベルになる。ここ
で初期値がハイレベルのとき、インバータ１６のＰチャ
ネルトランジスタがオンしているため、Ｎチャネルトラ
ンジスタ４０は駆動能力を十分に大きくして、インバー
タ１゜のスイッチング電圧よりも圓い電圧を入力する。
略構成を示すものである。本発明のＣＭＯ８形ＦＦ回路
はリセット回路のあるマスタ側ＦＦ回路３０内にＮチャ
ーネルトランジスタ４゜を有し、これらとリセット回路
のないスレーブ側ＦＦ回路３１とにより構成されている
。制御クロック信号の反転信号とリセット信号とを入力
とするＮＯＲ回路２２により転送ゲート１，４をオフ状
態、転送ゲー）２，３ｆ！ｆ：オン状態とする。このと
き、マスク側ＦＦ回路３ｏはホールド状態であり、リセ
ット信号を入力とするＮチャネルトランジスタ４０がオ
ンするため、ＦＦ回路出力Ｑはロウレベルになる。ここ
で初期値がハイレベルのとき、インバータ１６のＰチャ
ネルトランジスタがオンしているため、Ｎチャネルトラ
ンジスタ４０は駆動能力を十分に大きくして、インバー
タ１゜のスイッチング電圧よりも圓い電圧を入力する。
図中、符号１５〜１９はインバータである。
発明の効果
本発明ＯＦＦ回路を用いれば、従来の回路よりもトラン
ジスタで３個の素子数の低減化が図られる。また、多段
構成のシフトレジスタ回路や同期式分周回路に適用する
と大幅な素子数の囲域ならびにＬＳＩチップを縮小化す
る効果を有する。
ジスタで３個の素子数の低減化が図られる。また、多段
構成のシフトレジスタ回路や同期式分周回路に適用する
と大幅な素子数の囲域ならびにＬＳＩチップを縮小化す
る効果を有する。
第１図は本発明の実施例を示すＣＭＯ３形ＦＦ回路の回
路図、第２図は従来のシフトレジスタ回路図、第３図は
従来のＣＭＯ８形ＦＦ回路の回路図である。 １〜４・・・・・・・データ転送ゲート、１０〜１９・
・川・インバータ回路、２０〜２２・曲−Ｎ ＯＲ回路
、３０・・・・・・マスタ側ＦＦ回路、３１・・・・・
・スレーブ側ＦＦ回路、４０曲−・Ｎチャンネルトラン
ジスタ、６０・・・・・・リセット付ＦＦ回路。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第２
図
路図、第２図は従来のシフトレジスタ回路図、第３図は
従来のＣＭＯ８形ＦＦ回路の回路図である。 １〜４・・・・・・・データ転送ゲート、１０〜１９・
・川・インバータ回路、２０〜２２・曲−Ｎ ＯＲ回路
、３０・・・・・・マスタ側ＦＦ回路、３１・・・・・
・スレーブ側ＦＦ回路、４０曲−・Ｎチャンネルトラン
ジスタ、６０・・・・・・リセット付ＦＦ回路。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第２
図
Claims (1)
- 複数の転送ゲートを用いたフリップフロップ回路で、互
いの転送ゲート間結合部に、リセット信号を入力とする
Ｎチャンネルトランジスタを有し、制御クロック信号を
リセット状態のときに特定の状態とする構成をそなえた
フリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034519A JPS62190918A (ja) | 1986-02-18 | 1986-02-18 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034519A JPS62190918A (ja) | 1986-02-18 | 1986-02-18 | フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62190918A true JPS62190918A (ja) | 1987-08-21 |
Family
ID=12416511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61034519A Pending JPS62190918A (ja) | 1986-02-18 | 1986-02-18 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62190918A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01101724A (ja) * | 1987-10-14 | 1989-04-19 | Sharp Corp | フリップフロップ回路 |
-
1986
- 1986-02-18 JP JP61034519A patent/JPS62190918A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01101724A (ja) * | 1987-10-14 | 1989-04-19 | Sharp Corp | フリップフロップ回路 |
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