CN101882470B - 移位寄存装置 - Google Patents
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Abstract
本发明提供了一种移位寄存装置。本发明的移位寄存装置内的每一级移位寄存器仅需由少数几个有源元件和无源元件构成即可，甚至在某些条件下并不需要利用无源元件，且更不需利用传统的数字逻辑元件。因此，本发明的每一级移位寄存器相比较于传统的CMOS D型触发器所构成的移位寄存器而言，其所需占据/耗费的布局面积相对较小，从而可以达到降低生产成本的目的。
Description
技术领域
本发明涉及一种平面显示器的驱动装置，且尤其涉及一种液晶显示器的移位寄存装置。
背景技术
近年来，随着半导体科技的蓬勃发展，携带型电子产品及平面显示器产品也随之兴起。而在众多平面显示器的类型当中，液晶显示器(LiquidCrystal Display，LCD)基于其低电压操作、无辐射线散射、重量轻以及体积小等多项优点，已成为显示器产品的主流。
传统上，用以开启液晶显示面板内各列像素的有源元件，且制作在Y侧控制板(Y-Board，即印刷电路板)上的栅极驱动器(gate driver)主要由多级移位寄存器(shift register)彼此串接所构成。一般而言，每一级移位寄存器是利用互补式金氧半导体(以下简称为CMOS)D型触发器(flip-flop)来实现的。
然而，众所周知的是，每一级CMOS D型触发器都需要大量的数字逻辑元件(digital logic element)，例如：与非门(NAND gate)、非门(NOT gate)、传输门(transmission gate)等。如此一来，当液晶显示面板的分辨率(resolution)越高时，制作在Y侧控制板上的栅极驱动器会占据/耗费越大的布局面积，从而增加生产成本。
发明内容
本发明提供一种移位寄存装置，其每一级移位寄存器仅需由少数几个有源元件和无源元件构成即可，由此来大幅度地降低所需占据/耗费的布局面积。
本发明提供一种移位寄存装置，其包括有多级串接在一起的移位寄存器。每一级移位寄存器都具有第一输入端与输出端，其中第i级移位寄存器的输出端连接至第(i+1)级移位寄存器的第一输入端，且i为正整数。
在本发明的一实施例中，第i级移位寄存器包括第一晶体管至第四晶体管以及电容。其中，第一晶体管的栅极用于接收第一时钟脉冲信号，而第一晶体管的第一漏/源极则用于接收一第一电压。第二晶体管的栅极用于作为第i级移位寄存器的第一输入端，且连接第(i-1)级移位寄存器的输出端，第二晶体管的第一漏/源极连接第一晶体管的第二漏/源极，而第二晶体管的第二漏/源极则连接至一第二电压。
电容的第一端连接第一晶体管的第二漏/源极，而电容的第二端则连接至所述第二电压。第三晶体管的栅极连接电容的第一端，第三晶体管的第一漏/源极用于接收第二时钟脉冲信号，而第三晶体管的第二漏/源极则用于作为第i级移位寄存器的输出端。第四晶体管的栅极连接第三晶体管的栅极，第四晶体管的第一漏/源极连接第三晶体管的第二漏/源极，而第四晶体管的第二漏/源极则连接至所述第二电压。
在本发明的一实施例中，第一与第三晶体管为第一型晶体管，而第二与第四晶体管为第二型晶体管。
在本发明的一实施例中，所述第一时钟脉冲信号的周期至少为所述第二时钟脉冲信号的周期的两倍。
本发明另提供一种具有上述移位寄存装置的栅极驱动器，以及具有此栅极驱动器的液晶显示器。
基于上述，本发明的移位寄存装置内的每一级移位寄存器仅需由少数几个有源元件和无源元件(即P、N型晶体管与电容)构成即可，甚至在某些条件下并不需要利用无源元件(之后再详加介绍)，且更不需利用传统的数字逻辑元件。因此，本发明的每一级移位寄存器相比较于传统的CMOS D型触发器所构成的移位寄存器而言，其所需占据/耗费的布局面积相对较小，从而可以达到降低生产成本的目的。
应了解的是，上述一般描述及以下具体实施方式仅作为例示性及阐释性的描述，其并不能限制本发明所欲保护的范围。
附图说明
图1为本发明一实施例的液晶显示器100的结构示意图；
图2为本发明第一实施例的移位寄存装置201的示意图；
图3为本发明第一实施例的移位寄存器SRj的内部电路图；
图4为本发明第一实施例的移位寄存器SRj的操作时序图；
图5为本发明第二实施例的移位寄存装置501的示意图；
图6为本发明第二实施例的移位寄存器SRj’的内部电路图；
图7为本发明第三实施例的移位寄存装置701的示意图；
图8为本发明第三实施例的移位寄存器SRj”的内部电路图；
图9为本发明第四实施例的移位寄存装置901的示意图；
图10为本发明第四实施例的移位寄存器SRj”’的内部电路图；
图11为本发明第四实施例的移位寄存器SRj”’的操作时序图；
图12为本发明第五实施例的移位寄存装置1201的示意图；
图13为本发明第五实施例的移位寄存器SRj””的内部电路图；
附图中主要元件符号说明：
100-液晶显示器； 101-液晶显示面板；
103-栅极驱动器； 105-源极驱动器；
107-时序控制器； 109-背光模组；
201、501、701、901、1201-移位寄存装置；
SR1～SRn、SR1’～SRn’、SR1”～SRn”、SR1”’～SRn”’、
SR1””～SRn””-移位寄存器；
MP1～MP3-P型晶体管； MN1～MN7-N型晶体管；
C-电容； C’-寄生电容；
SS1～SSn、SS1’～SSn’、SS1”～SSn”、SS1”’～SSn”’、
SS1””～SSn””-扫描信号；
A-节点；
INj-1、INj、INj+1、INj-1’、INj’、INj+1’、IN1j-1”、IN1j”、IN1j+1”、
IN2j-1”、IN2j”、IN2j+1”、INj-1”’、INj”’、INj+1”’、
IN1j-1””、IN1j””、IN1j+1””、IN2j-1””、IN2j””、
IN2j+1””-输入端；
OUTj-1、OUTj、OUTj+1、OUTj-1’、OUTj’、OUTj+1’、OUTj-1”、OUTj”、
OUTj+1”、OUTj-1”’、OUTj”’、OUTj+1”’、OUTj-1’”’、
OUTj””、OUTj+1””-输出端；
CLK1～CLK3-时钟脉冲信号； RSTB-复位信号；
D2U、U2D-方向信号； VDD-系统电压；
GND-接地电压(参考电压)； T1～T4-时序。
具体实施方式
现将详细参考本发明的几个实施例，在附图中说明所述几个实施例的实例。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构件代表相同或类似部分。
图1为本发明一实施例的液晶显示器100的结构示意图。请参照图1，液晶显示器100包括液晶显示面板(LCD panel)101、栅极驱动器(gatedriver)103、源极驱动器(source driver)105、时序控制器(timingcontroller)107，以及背光模组(backlight module)109。其中，液晶显示面板101内具有多个以矩阵方式排列的像素(pixel，图中未示出)。
栅极驱动器103连接液晶显示面板101，用于序列产生扫描信号(scansignal)以开启液晶显示面板101内的每一列像素的有源元件(例如薄膜晶体管，TFT)。源极驱动器105连接液晶显示面板101，用于提供对应的数据电压(也可称为像素电压)给被栅极驱动器103开启的列像素。时序控制器107连接栅极驱动器103与源极驱动器105，用于控制栅极驱动器103与源极驱动器105的运作。
由背景技术中所描述的内容大致可知，传统的每一级移位寄存器是利用CMOS D型触发器来实现的，但是由于每一级CMOS D型触发器都需要大量的数字逻辑元件，所以当液晶显示面板的分辨率越高时，制作栅极及源极驱动器会占据/耗费越大的布局面积，从而大幅增加生产成本。有鉴于此，为了降低生产成本，本发明提供了简化的移位寄存器，使布局面积可以大幅减少。
图2为本发明第一实施例的移位寄存装置201的示意图。移位寄存装置201内具有多级串接在一起的移位寄存器(图2仅示出3级移位寄存器SRj-1、SRj、SRj+1以方便做说明)，且每一级移位寄存器都具有输入端与输出端。其中，第i级移位寄存器的输出端连接至第(i+1)级移位寄存器的输入端。举例来说，移位寄存器SRj-1的输出端OUTj-1会连接至移位寄存器SRj的输入端INj，而移位寄存器SRj的输出端OUTj会连接至移位寄存器SRj+1的输入端INj+1，请依此类推，故不再赘述。
另外，在本实施例中，由于移位寄存装置201内的每一级移位寄存器的电路架构与运作原理类似，因此以下仅以单一级移位寄存器来进行说明及解释。
图3为本发明第一实施例的移位寄存器SRj的内部电路图。请合并参照图1～图3，移位寄存器SRj包括P型晶体管MP1与MP2、N型晶体管MN1与MN2，以及电容C。其中，P型晶体管MP1的栅极用于接收时钟脉冲信号CLK1，而P型晶体管MP1的第一漏/源极则用于接收液晶显示器100的系统电压(systemvoltage)VDD。
N型晶体管MN1的栅极用于作为移位寄存器SRj的输入端INj，且连接移位寄存器SRj-1的输出端OUTj-1，N型晶体管MN1的第一漏/源极连接P型晶体管MP1的第二漏/源极，而N型晶体管MN1的第二漏/源极则连接至一参考电压(例如为接地电压GND，但并不限制于此)。电容C的第一端连接P型晶体管MP1的第二漏/源极，而电容C的第二端则连接至参考电压(即接地电压GND)。
P型晶体管MP2的栅极连接电容C的第一端，P型晶体管MP2的第一漏/源极用于接收时钟脉冲信号CLK2，而P型晶体管MP2的第二漏/源极则用于作为移位寄存器SRj的输出端OUTj。N型晶体管MN2的栅极连接P型晶体管MP2的栅极，N型晶体管MN2的第一漏/源极连接P型晶体管MP2的第二漏/源极，而N型晶体管MN2的第二漏/源极则连接至参考电压(即接地电压GND)。
通过参照上述对于移位寄存器SRj的电路架构的描述后，本发明领域具有通常知识者应当可以自行推演/类推出移位寄存装置201整体的架构，因此在此并不再加以赘述。
另外，图4为本发明第一实施例的移位寄存器SRj的操作时序图。请合并参照图3与图4，从图4所示的操作时序图中应可轻易看出，时钟脉冲信号CLK1的周期为时钟脉冲信号CLK2的周期的两倍，且在液晶显示器100的一个帧周期(frame period)中的时序T1内，时钟脉冲信号CLK1为低电平、时钟脉冲信号CLK2为高电平，而移位寄存器SRj-1所输出的扫描信号SSj-1为低电平。
如此一来，P型晶体管MP1会被导通，以至于系统电压VDD会对电容C进行充电，由此致使P型晶体管MP1的第二漏/源极与P型晶体管MP2的栅极的连接路径上的节点A的电平会被拉升至高电平，从而使得P型晶体管MP2会被截止，而N型晶体管MN2会被导通，并致使移位寄存器SRj在时序T1内所输出的扫描信号SSj为低电平。
紧接着，在相同帧周期中的时序T2内，时钟脉冲信号CLK1为高电平、时钟脉冲信号CLK2为低电平，而移位寄存器SRj-1所输出的扫描信号SSj-1为高电平。如此一来，P型晶体管MP1会被截止，而N型晶体管MN1会被导通，从而使得电容C在时序T1内所储存的电荷会被释放掉，且节点A的电平会被拉降至低电平。由于节点A的电平在时序T2内会被拉降至低电平，所以此时P型晶体管MP2会被导通，而N型晶体管MN2会被截止，致使移位寄存器SRj在时序T2内所输出的扫描信号SSj为低电平。
之后，在相同帧周期中的时序T3内，时钟脉冲信号CLK1为高电平、时钟脉冲信号CLK2为高电平，而移位寄存器SRj-1所输出的扫描信号SSj-1为低电平。如此一来，P型晶体管MP1与N型晶体管MN1都会被截止，从而使得节点A的电平在时序T3内会持续维持在低电平。由于节点A的电平在时序T3内会持续维持在低电平，所以此时P型晶体管MP2还是会被导通，而N型晶体管MN2还是会被截止，致使移位寄存器SRj在时序T3内所输出的扫描信号SSj为高电平。
随后，在相同帧周期中的时序T4内，时钟脉冲信号CLK1与CLK2都为低电平，而移位寄存器SRj-1所输出的扫描信号SSj-1也为低电平。如此一来，P型晶体管MP1会被导通，以至于系统电压VDD会再次对电容C进行充电，致使节点A的电平会被拉升至高电平，从而使得P型晶体管MP2会被截止，而N型晶体管MN2会被导通，由此致使移位寄存器SRj在时序T4内所输出的扫描信号SSj为低电平。
由于在相同帧周期中的时序T4之后，N型晶体管MN1并无被导通的条件存在，因此节点A的电平会持续维持在高电平，从而使得P型晶体管MP2持续被截止，而N型晶体管MN2持续被导通，由此致使移位寄存器SRj在时序T4之后所输出的扫描信号SSj都为低电平，直至下一帧周期的时序T2为止，这是因为下一帧周期的时序T2时，N型晶体管MN1有被导通的条件存在。
通过参照上述对于移位寄存器SRj的运作原理的描述后，本发明领域具有通常知识者应当可以自行推演/类推出移位寄存装置201整体的运作方式，因此在此并不再加以赘述。
基于上述实施例所描述的内容可知，移位寄存装置201内的每一级移位寄存器仅需由4个有源元件(即两个P型晶体管与两个N型晶体管)以及1个无源元件(即电容)构成即可，而不需利用传统的数字逻辑元件。因此，上述实施例的每一级移位寄存器相比较于传统的CMOS D型触发器所构成的移位寄存器而言，其所需占据/耗费的布局面积相对较小。
图5为本发明第二实施例的移位寄存装置501的示意图。与图2相较，图5多了一复位信号RSTB输入至移位寄存装置501。
图6为本发明第二实施例的移位寄存器SRj’的内部电路图。请合并参照图3与图6，从图3与图6中应可轻易看出，图6所示的移位寄存器SRj’比图3所示的移位寄存器SRj多了一个P型晶体管MP3。其中，P型晶体管MP3的栅极用于接收复位信号RSTB，P型晶体管MP3的第一漏/源极用于接收系统电压VDD，而P型晶体管MP3的第二漏/源极则连接至电容C的第一端。
图6所示的移位寄存器SRj’的运作原理实质上与图3所示的移位寄存器SRj类似，只不过P型晶体管MP3可以让图6所示的移位寄存器SRj’具备有复位(reset)的功能。更清楚来说，只要时序控制器107(但并不限制于此)提供一个低电平的复位信号RSTB至P型晶体管MP3的栅极，即可使图6所示的移位寄存器SRj’所输出的扫描信号SSj’为低电平。
由于移位寄存装置501内的每一级移位寄存器的电路架构与运作原理都类似，因此时序控制器107可以同时发送一个低电平的复位信号RSTB给每一级移位寄存器内的P型晶体管MP3的栅极，由此先对移位寄存装置501进行初始化的动作。如此一来，即可确保移位寄存装置501整体的运作可以正确无误。
图7为本发明第三实施例的移位寄存装置701的示意图。与图5相较，图7多了方向信号D2U与U2D输入至移位寄存装置701。
图8为本发明第三实施例的移位寄存器SRj”的内部电路图。请合并参照图6与图8，从图6与图8中应可轻易看出，图8所示的移位寄存器SRj”比图6所示的移位寄存器SRj’多了三个N型晶体管MN3～MN5。其中，N型晶体管MN1的栅极用于作为移位寄存器SRj”的第一输入端IN1j”。N型晶体管MN3的栅极用于接收方向信号D2U，N型晶体管MN3的第一漏/源极连接P型晶体管MP1的第二漏/源极，而N型晶体管MN3的第二漏/源极则连接N型晶体管MN1的第一漏/源极。
N型晶体管MN4的栅极用于接收与方向信号D2U相位差180度的方向信号U2D，而N型晶体管MN4的第一漏/源极则连接P型晶体管MP3的第二漏/源极。N型晶体管MN5的栅极用于作为移位寄存器SRj”的第二输入端IN2j”，且连接移位寄存器SRj+1”的输出端OUTj+1”，N型晶体管MN5的第一漏/源极连接N型晶体管MN4的第二漏/源极，而N型晶体管MN5的第二漏/源极则连接至参考电压(即接地电压GND)。
图8所示的移位寄存器SRj”的运作原理实质上与图6所示的移位寄存器SRj’类似，只不过N型晶体管MN3～MN5可以让图8所示的移位寄存器SRj”还具备有双向传输扫描信号SS1”～SSn”的功能。更清楚来说，由于方向信号D2U与U2D的相位差为180度，所以当方向信号D2U致能(enable)时，方向信号U2D会禁能(disable)，由此使得移位寄存器SRj”所输出的扫描信号SSj”可以传递至下一级移位寄存器SRj+1”的第一输入端IN1j+1”。然而，当方向信号D2U禁能时，方向信号U2D会致能，由此使得移位寄存器SRj”所输出的扫描信号SSj”可以传递至上一级移位寄存器SRj-1”的第二输入端IN2j-1”。
由于移位寄存装置701内的每一级移位寄存器的电路架构与运作原理都类似，因此时序控制器107可以同时发送一个处于致能状态的方向信号D2U给每一级移位寄存器内的N型晶体管MN3的栅极，此时每一级移位寄存器内的N型晶体管MN5的栅极也会同时接收到由时序控制器107所发送的处于禁能状态的方向信号U2D。如此一来，移位寄存装置701便可依序产生扫描信号SS1”～SSn”。
相反地，时序控制器107也可同时发送一个处于禁能状态的方向信号D2U给每一级移位寄存器内的N型晶体管MN3的栅极，此时每一级移位寄存器内的N型晶体管MN5的栅极也会同时接收到由时序控制器107所发送的处于致能状态的方向信号U2D。如此一来，移位寄存装置701便可转为依序产生扫描信号SSn”～SS1”。
除此之外，时序控制器107还可以在发送方向信号D2U与U2D给每一级移位寄存器内的N型晶体管MN3与MN5的栅极之前(但并不限制于此条件)，同时发送一个低电平的复位信号RSTB给每一级移位寄存器内的P型晶体管MP3的栅极，由此先对移位寄存装置701进行初始化的动作。如此一来，便可确保移位寄存装置701整体的运作可以正确无误。
图9为本发明第四实施例的移位寄存装置901的示意图。与图5相较，图9多了时钟脉冲信号CLK3输入至移位寄存装置901。
图10为本发明第四实施例的移位寄存器SRj”’的内部电路图。请合并参照图1、图2及图9，移位寄存器SRj”’包括P型晶体管MP1～MP3、N型晶体管MN1～MN4，以及电容C’。其中，P型晶体管MP1的栅极用于接收时钟脉冲信号CLK1，而P型晶体管MP1的第一漏/源极则用于接收液晶显示器100的系统电压VDD。
N型晶体管MN1的栅极用于作为移位寄存器SRj”’的输入端INj”’，且连接移位寄存器SRj-1”’的输出端OUTj-1”’，N型晶体管MN1的第一漏/源极连接P型晶体管MP1的第二漏/源极，而N型晶体管MN1的第二漏/源极则连接至一参考电压(例如为接地电压GND，但并不限制于此)。
P型晶体管MP2的栅极连接P型晶体管MP1的第二漏/源极，P型晶体管MP2的第一漏/源极用于接收时钟脉冲信号CLK2，而P型晶体管MP2的第二漏/源极则用于作为移位寄存器SRj”’的输出端OUTj”’。N型晶体管MN2的栅极连接P型晶体管MP2的栅极，N型晶体管MN2的第一漏/源极连接P型晶体管MP2的第二漏/源极，且N型晶体管MN2的第二漏/源极则连接至参考电压(即接地电压GND)。
在本实施例中，P型晶体管MP1的第二漏/源极与P型晶体管MP2的栅极的连接路径上具有一节点A，且电容C’为节点A相对于参考电压(即接地电压GND)间的寄生电容(parasitic capacitor)。其中，电容C’的第一端连接P型晶体管MP1的第二漏/源极，而电容C’的第二端则连接至参考电压(即接地电压GND)。此外，P型晶体管MP3的栅极用于接收复位信号RSTB，P型晶体管MP3的第一漏/源极用于接收系统电压VDD，而P型晶体管MP3的第二漏/源极则连接至电容C’的第一端。
N型晶体管MN3的栅极连接P型晶体管MP2的第二漏/源极，而N型晶体管MN3的第一漏/源极则连接P型晶体管MP1的第二漏/源极。N型晶体管MN4的栅极用于接收时钟脉冲信号CLK3，N型晶体管MN4的第一漏/源极连接N型晶体管MN3的第二漏/源极，且N型晶体管MN4的第二漏/源极则连接至参考电压(即接地电压GND)。
通过参照上述对于移位寄存器SRj”’的电路架构的描述后，本发明领域具有通常知识者应当可以自行推演/类推出移位寄存装置901整体的架构，因此在此并不再加以赘述。
另外，图11为本发明第四实施例的移位寄存器SRj”’的操作时序图。请合并参照图10与图11，从图11所示的操作时序图中应可轻易看出，时钟脉冲信号CLK1与CLK3的工作周期相同，但时钟脉冲信号CLK3的相位落后时钟脉冲信号CLK1的相位90度、时钟脉冲信号CLK1与CLK3的周期为时钟脉冲信号CLK2之周期的两倍。与图4相较，在时序T1及时序T2区间的操作类似，在此不再赘述。
在帧周期中的时序T3内，时钟脉冲信号CLK1～CLK3都为高电平，而移位寄存器SRj-1”’所输出的扫描信号SSj-1”’为低电平。如此一来，P型晶体管MP1与N型晶体管MN1都会被截止，从而使得节点A的电平在时序T3内会持续维持在低电平。由于节点A的电平在时序T3内会持续维持在低电平，所以此时P型晶体管MP2还是会被导通，而N型晶体管MN2还是会被截止，由此致使移位寄存器SRj”’在时序T3内所输出的扫描信号SSj”’为高电平，从而使得N型晶体管MN3会被导通，由此确保节点A的电平在时序T3时会持续维持在低电平。
随后，在相同帧周期中的时序T4内，时钟脉冲信号CLK1与CLK2都为低电平、时钟脉冲信号CLK3为高电平，而移位寄存器SRj-1”’所输出的扫描信号SSj-1”’也为低电平。如此一来，P型晶体管MP1会被导通，以至于节点A的电平会被拉升至高电平，从而使得P型晶体管MP2会被截止，而N型晶体管MN2会被导通，由此致使移位寄存器SRj”’在时序T4内所输出的扫描信号SSj”’为低电平。
由于在相同帧周期中的时序T4之后，N型晶体管MN1并无被导通的条件存在，因此节点A的电平会持续维持在高电平，从而使得P型晶体管MP2持续被截止，而N型晶体管MN2持续被导通，从而致使移位寄存器SRj”’在时序T4之后所输出的扫描信号SSj”’都为低电平，直至下一帧周期的时序T2为止，这是因为下一帧周期的时序T2时，N型晶体管MN1有被导通的条件存在。
图12为本发明第五实施例的移位寄存装置1201的示意图。与图7相较，图12多了时钟脉冲信号CLK3输入至移位寄存装置1201。
图13为本发明第五实施例的移位寄存器SRj””的内部电路图。请合并参照图8与图10，图13结合此两者的特性，从而可以具有双向传输及利用时钟脉冲信号CLK3来控制电容C’(即寄生电容)的功能。实际操作细节如图10及图13所示，本领域的普通技术人员应可从前述实施例推知其操作原理，故在此不再赘述。
综上所述，在本发明的移位寄存装置内的每一级移位寄存器仅需由少数几个有源元件和无源元件(即P、N型晶体管与电容)构成即可，甚至在某些条件下并不需要利用无源元件，且更不需利用传统的数字逻辑元件。因此，本发明的每一级移位寄存器相比较于传统的CMOS D型触发器所构成的移位寄存器而言，其所需占据/耗费的布局面积相对较小，从而可以达到降低生产成本的目的。
除此之外，只要是应用上述任一实施例的移位寄存装置就属于本发明所欲保护的范畴之一。另外，图3、图6、图8、图10及图13中所示的N型晶体管可改为P型晶体管，且P型晶体管可改为N型晶体管等，只需搭配相应的操作时序即可，而该变形的实施方式也属本发明所欲保护的范畴之一。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换(例如可以依实际设计需求来改变移位寄存器的操作时序及电平)；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (17)
1.一种移位寄存装置，其特征在于，包括：
多级串接在一起的移位寄存器，各自具有第一输入端与输出端，第i级移位寄存器的输出端连接至第(i+1)级移位寄存器的第一输入端，i为正整数，且第i级移位寄存器包括：
一第一晶体管，其栅极用于接收一第一时钟脉冲信号，而其第一漏/源极则用于接收一第一电压；
一第二晶体管，其栅极用于作为第i级移位寄存器的第一输入端，且连接第(i-1)级移位寄存器的输出端，其第一漏/源极连接该第一晶体管的第二漏/源极，而其第二漏/源极则连接至一第二电压；
一电容，其第一端连接该第一晶体管的第二漏/源极，而其第二端则连接至该第二电压；
一第三晶体管，其栅极连接该电容的第一端，其第一漏/源极用于接收一第二时钟脉冲信号，而其第二漏/源极则用于作为第i级移位寄存器的输出端；以及
一第四晶体管，其栅极连接该第三晶体管的栅极，其第一漏/源极连接该第三晶体管的第二漏/源极，而其第二漏/源极则连接至该第二电压，
其中，该第一晶体管及该第三晶体管都为一第一型晶体管，而该第二晶体管及该第四晶体管都为一第二型晶体管。
2.根据权利要求1所述的移位寄存装置，其特征在于，其中第i级移位寄存器还包括：
一第五晶体管，其栅极用于接收一复位信号，其第一漏/源极用于接收该第一电压，而其第二漏/源极则连接至该电容的第一端，其中该第五晶体管为该第一型晶体管。
3.根据权利要求2所述的移位寄存装置，其特征在于，其中该第一时钟脉冲信号的周期至少为该第二时钟脉冲信号的周期的两倍。
4.根据权利要求2所述的移位寄存装置，其特征在于，其中所述多级串接在一起的移位寄存器各自还具有第二输入端。
5.根据权利要求4所述的移位寄存装置，其特征在于，其中第i级移位寄存器还包括：
一第六晶体管，其栅极用于接收一第一方向信号，其第一漏/源极连接该第一晶体管的第二漏/源极，而其第二漏/源极则连接该第二晶体管的第一漏/源极；
一第七晶体管，其栅极用于接收一第二方向信号，而其第一漏/源极则连接该第五晶体管的第二漏/源极；以及
一第八晶体管，其栅极用于作为第i级移位寄存器的第二输入端，且连接第(i+1)级移位寄存器的输出端，其第一漏/源极连接该第七晶体管的第二漏/源极，而其第二漏/源极则连接至该第二电压，
其中，该第六晶体管、该第七晶体管与该第八晶体管都为该第二型晶体管。
6.根据权利要求5所述的移位寄存装置，其特征在于，其中该第一方向信号与该第二方向信号的相位差为180度。
7.根据权利要求2所述的移位寄存装置，其特征在于，其中该第一晶体管的第二漏/源极与该第三晶体管的栅极的连接路径上具有一节点，且该电容为该节点相对于该第二电压间的一寄生电容。
8.根据权利要求7所述的移位寄存装置，其特征在于，其中第i级移位寄存器还包括：
一第六晶体管，其栅极连接该第三晶体管的第二漏/源极，而其第一漏/源极则连接该第一晶体管的第二漏/源极；以及
一第七晶体管，其栅极用于接收一第三时钟脉冲信号，其第一漏/源极连接该第六晶体管的第二漏/源极，而其第二漏/源极则连接至该第二电压，
其中，该第六晶体管与该第七晶体管都为该第二型晶体管。
9.根据权利要求8所述的移位寄存装置，其特征在于，其中该第三时钟脉冲信号的工作周期与该第一时钟脉冲信号的工作周期相同，且该第三时钟脉冲信号的相位落后该第一时钟脉冲信号的相位90度。
10.根据权利要求8所述的移位寄存装置，其特征在于，其中所述多级串接在一起的移位寄存器各自还具有第二输入端。
11.根据权利要求10所述的移位寄存装置，其特征在于，其中第i级移位寄存器还包括：
一第八晶体管，其栅极用于接收一第一方向信号，其第一漏/源极连接该第一晶体管的第二漏/源极，而其第二漏/源极则连接该第二晶体管的第一漏/源极；
一第九晶体管，其栅极用于接收一第二方向信号，而其第一漏/源极则连接该第五晶体管的第二漏/源极；以及
一第十晶体管，其栅极用于作为第i级移位寄存器的第二输入端，且连接第(i+1)级移位寄存器的输出端，其第一漏/源极连接该第九晶体管的第二漏/源极，而其第二漏/源极则连接至该第二电压，
其中，该第八晶体管、该第九晶体管与该第十晶体管都为该第二型晶体管。
12.根据权利要求11所述的移位寄存装置，其特征在于，其中该第一方向信号与该第二方向信号的相位差为180度。
13.根据权利要求1所述的移位寄存装置，其特征在于，其中该第一电压至少包括一系统电压，而该第二电压至少包括一接地电压。
14.根据权利要求1所述的移位寄存装置，其特征在于，其中该第一型晶体管为一P型晶体管，而该第二型晶体管为一N型晶体管。
15.根据权利要求1所述的移位寄存装置，其中该第一型晶体管为一N型晶体管，而该第二型晶体管为一P型晶体管。
16.一种具有如权利要求第1至15任一项所述的移位寄存装置的栅极驱动器，用于驱动一液晶显示面板。
17.一种具有如权利要求第16项所述的栅极驱动器的液晶显示器。
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