CN108847174B - 移位寄存器电路及其驱动方法、栅极驱动电路、显示面板 - Google Patents

Abstract

本公开的实施例涉及一种移位寄存器电路及其驱动方法、栅极驱动电路、显示面板。该移位寄存器电路包括上拉控制子电路，所述上拉控制子电路包括第一输入端、第二输入端、第三输入端、第四输入端以及第一输出端；上拉子电路，所述上拉子电路包括第一输入端、第二输入端以及第一输出端，所述上拉子电路的第一输入端配置为接收时钟信号；下拉控制子电路，所述下拉控制子电路包括第一输入端、第二输入端、第三输入端、第四输入端以及第一输出端；下拉子电路，所述下拉子电路包括第一输入端、第二输入端以及第一输出端。

Description

移位寄存器电路及其驱动方法、栅极驱动电路、显示面板

技术领域

本公开涉及显示技术领域，尤其涉及一种移位寄存器电路及其驱动方法、栅极驱动电路、显示面板。

背景技术

随着光学技术与半导体技术的发展，以液晶显示器(Liquid Crystal Display，LCD)和有机发光二极管显示器(Organic Light Emitting Diode， OLED)为代表的平板显示器具有形体轻薄、能耗低、反应速度快、色纯度佳、以及对比度高等特点，被广泛地应用于各类电子显示产品中。

在薄膜晶体管显示器中，通常通过栅极驱动电路向像素区域的各个薄膜晶体管(TFT，Thin Film Transistor)的栅极提供栅极驱动信号。栅极驱动电路可以通过阵列工艺形成在液晶显示器的阵列基板上，即阵列基板行驱动(Gate Driver on Array，GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到液晶面板(Panel)两边对称的美观设计，同时，也省去了栅极集成电路(IC，Integrated Circuit)的绑定(Bonding)区域以及扇出(Fan-out)的布线空间，从而可以实现窄边框的设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。

目前，现有的栅极驱动电路由多个移位寄存器级联组成，各级移位寄存器主要是通过时钟信号和上一级移位寄存器发送的扫描触发信号的控制向显示面板上对应的栅极扫描线上输入栅极驱动信号。但是，随着显示技术的发展，人们对显示面板的像素的要求越来越高，从而向显示面板上的栅极扫描线发送栅极驱动信号的栅极驱动电路中的移位寄存器的数量也越来越多。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种移位寄存器电路及其驱动方法、栅极驱动电路、显示面板，进而至少在一定程度上克服由于相关技术的限制和缺陷而导致的一个或者多个问题。

本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。

根据本公开的第一方面，提供一种移位寄存器电路，包括：

上拉控制子电路，所述上拉控制子电路包括第一输入端、第二输入端、第三输入端、第四输入端以及第一输出端，所述上拉控制子电路的第一输入端配置为接收第一电源信号，所述上拉控制子电路的第二输入端配置为接收第一移位输出信号，所述上拉控制子电路的第三输入端配置为接收第二电源信号；

上拉子电路，所述上拉子电路包括第一输入端、第二输入端以及第一输出端，所述上拉子电路的第一输入端配置为接收时钟信号；

下拉控制子电路，所述下拉控制子电路包括第一输入端、第二输入端、第三输入端、第四输入端以及第一输出端，所述下拉控制子电路的第一输入端配置为接收所述第一电源信号，所述下拉控制子电路的第二输入端配置为接收第二移位输出信号，所述下拉控制子电路的第三输入端配置为接收所述第二电源信号；

下拉子电路，所述下拉子电路包括第一输入端、第二输入端以及第一输出端，所述下拉子电路的第一输入端配置为接收所述第二电源信号；

其中，所述上拉控制子电路的第一输出端、所述下拉控制子电路的第四输入端、所述上拉子电路的第二输入端均与第一节点电连接；

所述下拉控制子电路的第一输出端、所述上拉控制子电路的第四输入端、所述下拉子电路的第二输入端均与第二节点电连接；

所述上拉子电路的第一输出端与所述下拉子电路的第一输出端电连接至所述移位寄存器电路的输出端。

在本公开的一种示例性实施例中，所述上拉控制子电路包括：

第一晶体管，所述第一晶体管的控制端电连接所述上拉控制子电路的第二输入端以接收所述第一移位输出信号，所述第一晶体管的第一端电连接所述上拉控制子电路的第一输入端以接收所述第一电源信号；

第二晶体管，所述第二晶体管的控制端电连接所述第二节点，所述第二晶体管的第一端电连接所述第一晶体管的第二端，所述第二晶体管的第二端电连接所述第一节点；

第三晶体管，所述第三晶体管的控制端电连接所述上拉控制子电路的第二输入端以接收所述第一移位输出信号，所述第三晶体管的第一端电连接所述上拉控制子电路的第三输入端以接收所述第二电源信号，所述第三晶体管的第二端电连接所述第一节点；

第四晶体管，所述第四晶体管的控制端电连接所述第二节点，所述第四晶体管的第一端电连接所述上拉控制子电路的第三输入端以接收所述第二电源信号，所述第四晶体管的第二端电连接所述第一节点。

在本公开的一种示例性实施例中，所述第一晶体管和所述第二晶体管为P型晶体管，所述第三晶体管和所述第四晶体管为N型晶体管；或者，

所述第一晶体管和所述第二晶体管为N型晶体管，所述第三晶体管和所述第四晶体管为P型晶体管。

在本公开的一种示例性实施例中，所述下拉控制子电路包括：

第五晶体管，所述第五晶体管的控制端电连接所述下拉控制子电路的第二输入端以接收所述第二移位输出信号，所述第五晶体管的第一端电连接所述下拉控制子电路的第一输入端以接收所述第一电源信号；

第六晶体管，所述第六晶体管的控制端电连接所述第一节点，所述第六晶体管的第一端电连接所述第五晶体管的第二端，所述第六晶体管的第二端电连接所述第二节点；

第七晶体管，所述第七晶体管的控制端电连接所述下拉控制子电路的第二输入端以接收所述第二移位输出信号，所述第七晶体管的第一端电连接所述下拉控制子电路的第三输入端以接收所述第二电源信号，所述第七晶体管的第二端电连接所述第二节点；

第八晶体管，所述第八晶体管的控制端电连接所述第一节点，所述第八晶体管的第一端电连接所述下拉控制子电路的第三输入端以接收所述第二电源信号，所述第八晶体管的第二端电连接所述第二节点。

在本公开的一种示例性实施例中，所述第五晶体管和所述第六晶体管为P型晶体管，所述第七晶体管和所述第八晶体管为N型晶体管；或者，

所述第五晶体管和所述第六晶体管为N型晶体管，所述第七晶体管和所述第八晶体管为P型晶体管。

在本公开的一种示例性实施例中，所述上拉子电路包括：

第九晶体管，所述第九晶体管的控制端电连接所述第一节点，所述第九晶体管的第一端电连接所述移位寄存器电路的输出端，所述第九晶体管的第二端电连接所述上拉子电路的第一输入端以接收所述时钟信号；

所述下拉子电路包括：

第十晶体管，所述第十晶体管的控制端电连接所述第二节点，所述第十晶体管的第一端电连接所述下拉子电路的第一输入端以接收所述第二电源信号，所述第十晶体管的第二端电连接所述移位寄存器电路的输出端。

根据本公开的第二方面，提供一种栅极驱动电路，包括N个级联的如上任一实施例所述的移位寄存器电路，其中，N为大于等于1的正整数；

其中，第m1级移位寄存器电路中的上拉控制子电路的第二输入端电连接第m1+1级移位寄存器电路的输出端以接收所述第一移位输出信号，其中，0<m1<N的正整数；

第m2级移位寄存器电路中的下拉控制子电路的第二输入端电连接第m2-1级移位寄存器电路的输出端以接收所述第二移位输出信号，其中，1<m2<N+1的正整数。

在本公开的一种示例性实施例中，第N级移位寄存器电路中的上拉控制子电路的第二输入端电连接第一空移位寄存器电路的输出端以接收所述第一移位输出信号；

第1级移位寄存器电路中的下拉控制子电路的第二输入端电连接第二空移位寄存器电路的输出端以接收所述第二移位输出信号。

根据本公开的第三方面，提供一种显示面板，包括上述的栅极驱动电路。

根据本公开的第三方面，提供一种移位寄存器电路的驱动方法，用于驱动上述第一方面的移位寄存器电路；所述驱动方法包括：

置位阶段，所述下拉控制子电路通过所述第二移位输出信号将所述第二电源信号传输至所述第二节点，所述上拉控制子电路通过所述第一移位输出信号将所述第一电源信号传输至所述第一节点，通过所述第一节点控制所述上拉子电路导通以将第一电平的所述时钟信号传输至所述移位寄存器电路的输出端；

输出阶段，维持所述第一节点的电压信号保持不变，通过所述第一节点控制所述上拉子电路导通以将第二电平的所述时钟信号传输至所述移位寄存器电路的输出端；

复位阶段，所述上拉控制子电路通过所述第一移位输出信号将所述第二电源信号传输至所述第一节点，所述下拉控制子电路通过所述第二移位输出信号将所述第一电源信号传输至所述第二节点，通过所述第二节点控制所述下拉子电路导通以将所述第二电源信号传输至所述移位寄存器电路的输出端。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示意性示出相关技术中的移位寄存器电路的示意图；

图2示意性示出图1所示的移位寄存器电路的驱动时序图；

图3示意性示出本公开示例性实施例中的移位寄存器电路的示意图一；

图4示意性示出本公开示例性实施例中的移位寄存器电路的示意图二；

图5示意性示出本公开示例性实施例中的移位寄存器电路的驱动时序图；

图6-8示意性示出图4所示的移位寄存器电路在各个时段的等效电路图；

图9示意性示出本公开示例性实施例中的栅极驱动电路的示意图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。

此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

在显示领域例如OLED显示中，栅极驱动电路一般都集成在GATE IC(栅极芯片)中，IC设计中芯片的面积是影响芯片成本的主要因素。

因此，如何有效的降低GATE IC的芯片面积是本领域技术人员亟待解决的技术问题。

图1示意性示出相关技术中的移位寄存器电路的示意图。

如图1所示，相关技术中的GOA电路共需要8个TFT和一个存储电容C1。栅极驱动电路中的移位寄存器电路通常需要设计一个连接如图 1中Q点和OUT点的存储电容C1来保持Q点的高电平。

但是，芯片中存储电容C1的设计需要占用芯片的大片面积，所以如果能够有效的降低芯片设计中存储电容的面积，则可以较大地降低芯片面积，从而可以降低芯片的设计成本。

图2示意性示出图1所示的移位寄存器电路的驱动时序图。

图1所示GOA电路的具体工作过程如下：

(1)t1阶段：前一级移位寄存器电路的输出信号G(N-1)和外部时钟信号CLKA为高电平，后一级移位寄存器电路的输出信号G(N+1)和外部时钟信号CLKB为低电平，外部时钟信号CLKM和CLKN始终保持一个为高电平或者其中一个工作。

当G(N-1)和CLKA为高电平使得M1导通，Q点电平被抬高；M4 的栅极电平被置高，M4导通把NQ点拉低。C1中存储了G(N-1)输入的高电平。CLKB为低电平使得输出的OUT为低电平。

(2)t2阶段：CLKB为高电平，G(N-1)、G(N+1)、CLKA都为低电平，CLKM和CLKN始终保持一个为高或者其中一个工作。

此时Q点因为C1的存在保持为高电平，M7导通，CLKB为高电平使得OUT输出高电平。

(3)t3阶段：G(N+1)和CLKA为高电平，G(N-1)和CLKB都为低电平，CLKM和CLKN始终保持一个为高或者其中一个工作。

此时G(N+1)为高电平使得M2导通，Q点被拉至低电平，复位完成， NQ被CLKM拉至高电平并进一步对Q点放噪，M8导通使得OUT输出低电平。

需要说明的是，图1中M2和M5、M4和M8的第二端均电连接至低电平的VGL信号，图示中未示出。

图3示意性示出本公开示例性实施例中的移位寄存器电路的示意图一。

本示例实施方式中提出了一种移位寄存器电路，如图3所示，该移位寄存器电路300可以包括：上拉控制子电路310、上拉子电路320、下拉控制子电路330以及下拉子电路340。

其中，上拉控制子电路310可以包括第一输入端、第二输入端、第三输入端、第四输入端以及第一输出端。

在示例性实施例中，上拉控制子电路310的第一输入端可以配置为接收第一电源信号VGH。上拉控制子电路310的第二输入端可以配置为接收第一移位输出信号G(N+1)。上拉控制子电路310的第三输入端可以配置为接收第二电源信号VGL。

其中，上拉子电路320可以包括第一输入端、第二输入端以及第一输出端。

在示例性实施例中，上拉子电路320的第一输入端可以配置为接收时钟信号CLKA。

其中，下拉控制子电路330可以包括第一输入端、第二输入端、第三输入端、第四输入端以及第一输出端。

在示例性实施例中，下拉控制子电路330的第一输入端可以配置为接收第一电源信号VGH。下拉控制子电路330的第二输入端可以配置为接收第二移位输出信号G(N-1)。下拉控制电路330的第三输入端可以配置为接收第二电源信号VGL。

其中，下拉子电路340可以包括第一输入端、第二输入端以及第一输出端。

在示例性实施例中，下拉子电路340的第一输入端可以配置为接收第二电源信号VGL。

其中，上拉控制子电路310的第一输出端、下拉控制子电路330的第四输入端、上拉子电路320的第二输入端均与第一节点Q电连接。

其中，下拉控制子电路330的第一输出端、上拉控制子电路310的第四输入端、下拉子电路340的第二输入端均与第二节点NQ电连接。

其中，上拉子电路320的第一输出端与下拉子电路340的第一输出端电连接至移位寄存器电路300的输出端VOUT。

本公开实施例中，对当前级移位寄存器电路而言，第二移位输出信号G(N-1)为上一级移位寄存器电路的输出信号(例如第3级移位寄存器电路A3的G(2)为第2级移位寄存器电路A2的输出信号。

本公开实施例中，若当前级移位寄存器电路为第一级移位寄存器电路，针对第一级移位寄存器电路的G(0)信号利用前一级的dummy移位寄存器电路输出信号作为第一级移位寄存器电路即A1移位寄存器电路的 G(0)信号。

本公开实施例中，第一移位输出信号G(N+1)信号为后一级移位寄存器电路的输出信号(例如第3级移位寄存器电路A3的G4为第4级移位寄存器电路A4的输出信号。

本公开实施例中，若当前级移位寄存器电路为栅极驱动电路(假设一共有N级移位寄存器)的最后一级移位寄存器电路，针对最后一级移位寄存器电路的G(N)信号利用后一级的dummy移位寄存器电路输出信号作为最后一级移位寄存器电路即AN移位寄存器电路的G(N+1)信号。

需要说明的是，dummy移位寄存器电路可以与栅极驱动电路中的任意一级移位寄存器电路的结构完全相同，只是不对外输出信号。

本公开实施例中，CLKA为外部控制的时钟信号。

本示例实施方式所提供的移位寄存器电路，包括上拉控制子电路、上拉子电路、下拉控制子电路以及下拉子电路，利用上拉控制子电路和下拉控制子电路之间的锁存关系，使得在不加存储电容的情况下，依靠上拉控制子电路和下拉控制子电路之间的锁存维持Q点的高压特性，能够保证移位寄存器电路输出高电压时M9栅极的高压导通，从而可以降低该移位寄存器电路的面积，并进一步降低该移位寄存器的成本。同时，电路结构相对简单，因此该移位寄存器电路以及由该移位寄存器电路组成的栅极驱动电路不仅可以有效的减小线路布局的占用面积，从而有利于窄边框显示面板的设计，同时还能够简化制备工艺，从而降低成本。

图4示意性示出本公开示例性实施例中的移位寄存器电路的示意图二。

在示例性实施例中，上拉控制子电路310可以包括：第一晶体管M1、第二晶体管M2、第三晶体管M3以及第四晶体管M4。

其中，第一晶体管M1可以具有一控制端、第一端和第二端。第一晶体管M1的控制端可以电连接上拉控制子电路310的第二输入端以接收第一移位输出信号G(N+1)。第一晶体管M1的第一端电连接上拉控制子电路310的第一输入端以接收第一电源信号VGH。

其中，第二晶体管M2可以具有一控制端、第一端和第二端。第二晶体管M2的控制端可以电连接第二节点NQ。第二晶体管M2的第一端可以电连接第一晶体管M1的第二端。第二晶体管M2的第二端可以电连接第一节点Q。

其中，第三晶体管M3可以具有一控制端、第一端和第二端。第三晶体管M3的控制端可以电连接上拉控制子电路310的第二输入端以接收第一移位输出信号G(N+1)。第三晶体管M3的第一端可以电连接上拉控制子电路310的第三输入端以接收第二电源信号VGL。第三晶体管 M3的第二端可以电连接第一节点Q。

其中，第四晶体管M4可以具有一控制端、第一端和第二端。第四晶体管M4的控制端可以电连接第二节点NQ。第四晶体管M4的第一端可以电连接上拉控制子电路310的第三输入端以接收第二电源信号 VGL。第四晶体管M4的第二端可以电连接第一节点Q。

在示例性实施例中，第二晶体管M2和第四晶体管M4可以组成第一非门。

在示例性实施例中，下拉控制子电路330可以包括：第五晶体管M5、第六晶体管M6、第七晶体管M7以及第八晶体管M8。

其中，第四晶体管M5可以具有一控制端、第一端和第二端。第五晶体管M5的控制端可以电连接下拉控制子电路330的第二输入端以接收第二移位输出信号G(N-1)。第五晶体管M5的第一端可以电连接下拉控制子电路330的第一输入端以接收第一电源信号VGH。

其中，第六晶体管M6可以具有一控制端、第一端和第二端。第六晶体管M6的控制端可以电连接第一节点Q。第六晶体管M6的第一端可以电连接第五晶体管M5的第二端。第六晶体管M6的第二端可以电连接第二节点NQ。

其中，第七晶体管M7可以具有一控制端、第一端和第二端。第七晶体管M7的控制端可以电连接下拉控制子电路330的第二输入端以接收第二移位输出信号G(N-1)。第七晶体管M7的第一端可以电连接下拉控制子电路330的第三输入端以接收第二电源信号VGL。第七晶体管 M7的第二端可以电连接第二节点NQ。

其中，第八晶体管M8可以具有一控制端、第一端和第二端。第八晶体管M8的控制端可以电连接第一节点Q。第八晶体管M8的第一端可以电连接下拉控制子电路330的第三输入端以接收第二电源信号VGL。第八晶体管M8的第二端可以电连接第二节点NQ。

在示例性实施例中，第六晶体管M6和第八晶体管M8可以组成第二非门。

在示例性实施例中，上拉子电路320可以包括第九晶体管M9。

其中，第九晶体管M9可以具有一控制端、第一端和第二端。第九晶体管M9的控制端可以电连接第一节点Q。第九晶体管M9的第一端可以电连接移位寄存器电路的输出端VOUT。第九晶体管M9的第二端可以电连接上拉子电路320的第一输入端以接收时钟信号CLKA。

在示例性实施例中，下拉子电路340可以包括第十晶体管M10。

其中，第十晶体管M10可以具有一控制端、第一端和第二端。第十晶体管M10的控制端可以电连接第二节点NQ。第十晶体管M10的第一端可以电连接下拉子电路的第一输入端以接收第二电源信号VGL。第十晶体管M10的第二端可以电连接移位寄存器电路的输出端VOUT。

具体的，上述第一至第十晶体管M1-M10的控制端可以为栅极、第一端可以为源极、第二端可以为漏极，或者，上述第一至第十晶体管 M1-M10的控制端可以为栅极、第一端可以为漏极、第二端可以为源极，本示例实施方式对此不作具体限定。此外，本示例实施方式中的上述第一至第十晶体管M1-M10可以为增强型晶体管或者耗尽型晶体管。

在示例性实施例中，第一晶体管M1和第二晶体管M2可以为P型晶体管，第三晶体管M3和第四晶体管M4可以为N型晶体管；或者，第一晶体管M1和第二晶体管M2可以为N型晶体管，第三晶体管M3和第四晶体管M4可以为P型晶体管。

在示例性实施例中，第五晶体管M5和第六晶体管M6可以为P型晶体管，第七晶体管M7和第八晶体管M8可以为N型晶体管；或者，

第五晶体管M5和第六晶体管M6可以为N型晶体管，第七晶体管 M7和第八晶体管M8可以为P型晶体管。

在本示例实施方式中，M1、M2、M5和M6为P型MOS晶体管或P 型TFT晶体管，M3、M4、M7、M8、M9、M10为N型MOS晶体管或 N型TFT晶体管，此时第二电源信号VGL为一低电平信号，第一电源信号VGH为一高电平信号。在其他实施方式中，M1、M2、M5和M6也可以为N型MOS晶体管或N型TFT晶体管，M3、M4、M7、M8、M9、 M10相应的为P型MOS晶体管或P型TFT晶体管，相应的改变的时序控制电平即可，此时第二电源信号VGL为一高电平信号，第一电源信号 VGH为一低电平信号。

需要说明的是：针对不同类型的晶体管，各个信号端输入的电平信号及其时序状态会发生相应的变化。

下面以第一晶体管M1、第二晶体管M2、第五晶体管M5和第六晶体管M6为P型晶体管，第三晶体管M3、第四晶体管M4、第七晶体管 M7、第八晶体管M8、第九晶体管M9、第十晶体管M10为N型晶体管为例，结合图5对本示例实施方式中的移位寄存器电路进行说明。其中，第二电源信号VGL为一直流低电平信号，第一电源信号VGH为一直流高电平信号。第一节点Q为图4中所示的M9的栅极电平。VOUT 为图4所示的M9的源极电平。

图5示意性示出本公开示例性实施例中的移位寄存器电路的驱动时序及信号波形图。

下面结合图5中的驱动时序图对本示例实施方式中的移位寄存器电路的工作原理加以详细的说明。在本示例实施方式中，该移位寄存器电路的工作过程可以包括以下阶段：

假设初始状态NQ为高电平，Q点为低电平。

第一时段t1：置位阶段，下拉控制子电路330通过第二移位输出信号G(N-1)将第二电源信号VGL传输至第二节点NQ，上拉控制子电路 310通过第一移位输出信号G(N+1)将第一电源信号VGH传输至第一节点Q，通过第一节点Q控制上拉子电路320导通以将第一电平的时钟信号CLKA传输至移位寄存器电路的输出端VOUT。

参考图5和图6所示，第二移位输出信号G(N-1)为高电平，由于M7为N型晶体管，所以M7导通，VGL将NQ拉低，NQ变为低电平。由于M2为P型晶体管，所以NQ控制M2导通。第一移位输出信号G(N+1) 为低电平使得M1导通，所以第一节点Q跳变为高电平。此时，CLKA 为低电平，Q点高电平使得M9导通，将CLKA的低电平输出至VOUT，完成Q点置位。

第二时段t2：输出阶段，维持第一节点Q的电压信号保持不变，通过第一节点Q控制上拉子电路320导通以将第二电平的时钟信号CLKA 传输至移位寄存器电路的输出端VOUT。

参考图5和图7所示，G(N-1)为低电平，G(N+1)为低电平；CLKA 为高电平。此时Q点为高电平，NQ为低电平，所以使得M2一直处于导通状态，Q点也会一直维持在高电平，M9栅极一直保持高电平；M9导通将CLKA的高电平输出到VOUT。完成高电平输出。

第三时段t3：复位阶段，上拉控制子电路310通过第一移位输出信号G(N+1)将第二电源信号VGL传输至第一节点Q，下拉控制子电路330 通过第二移位输出信号G(N-1)将第一电源信号VGH传输至第二节点 NQ，通过第二节点NQ控制下拉子电路340导通以将第二电源信号VGL 传输至移位寄存器电路的输出端VOUT。

参考图5和图8所示，G(N-1)，CLKA低电平；G(N+1)为高电平。 G(N+1)跳变为高电平使得M3导通，Q点跳变为低电平；M5，M6导通使得NQ为高电平，NQ高电平使得M10导通，VOUT被VGL拉至低电平。完成Q复位。

需要说明的是，本公开所要保护的移位寄存器电路不限于本实施例提供的实现方式，其还可以包括根据该移位寄存器电路所做的简单变化，这里不再赘述。

本公开实施例中，在版图设计中需要输出端的TFT/MOS晶体管(例如，图4中的M9和M10)是W/L(沟道宽度/长度)很大的(提高驱动能力，例如W/L＝1500u/6u)，其余的TFT/MOS晶体管(例如M1-M8) 尺寸都可以很小(只需要传递信号不需要驱动，例如W/L＝50u/6u)。

基于以上描述可知，本示例实施方式中的移位寄存器电路和相关技术GOA电路图1相比，具有以下技术效果：

一方面，本公开实施方式提供的移位寄存器电路无需存储电容C1，利用两个非门即M2和M4组成的第一非门、M6和M8组成的第二非门之间的锁存关系使得在不加电容的情况下依靠两个门电路之间的锁存维持Q点的高压特性。由于在版图设计中存储电容需要的面积是非常大的 (基本上比大管子的晶体管例如M9和M10面积要大两倍及以上)，所以本公开实施方式提供的移位寄存器电路省去存储电容的面积对于版图面积的降低是重要的。

另一方面，本公开实施方式提供的移位寄存器电路只需要用一个外部时钟信号CLKA和一个第一电源信号VGH以及一个第二电源信号 VGL；但是图1中的GOA电路中的每一级移位寄存器电路需要用四个时钟信号即CLKA、CLKB、CLKM和CLKN，以及一个电源信号VGL。由于信号线在版图中占用面积也远大于小管子的TFT/MOS晶体管，所以本公开实施方式提供的移位寄存器电路可以降低版图面积。

此外，本公开实施方式提供的移位寄存器电路是利用电路正反馈来保持Q点电平的，相关技术中的电路结构利用存储电容保持Q点电平，在Q点发生漏电时存储电容存储的电荷量逐渐减小，Q点电平降低容易造成输出异常。但是由于本公开实施方式利用电路正反馈结构来保持Q 点电平，这样当Q点发生漏电时由于正反馈使得VGH继续补偿Q点电荷使得Q点更稳定，输出更稳定。因为NQ点是低电平，当Q点发生漏电时，M1和M2导通，M4关断，所以VGH会通过M1和M2向Q点补充电荷。

图9示意性示出本公开示例性实施例中的栅极驱动电路的示意图。

本示例实施方式还提供一种栅极驱动电路，如图9所示，包括N个级联的上述的移位寄存器电路。其中，N为大于等于1的正整数；

本公开实施方式中，第m1级移位寄存器电路中的上拉控制子电路的第二输入端电连接第m1+1级移位寄存器电路的输出端以接收第一移位输出信号G(N+1)，其中，0<m1<N的正整数。

本公开实施方式中，第m2级移位寄存器电路中的下拉控制子电路的第二输入端电连接第m2-1级移位寄存器电路的输出端以接收第二移位输出信号G(N-1)，其中，1<m2<N+1的正整数。

本公开实施方式中，第N级移位寄存器电路中的上拉控制子电路的第二输入端电连接第一空移位寄存器电路(第一dummy移位寄存器电路) 的输出端以接收第一移位输出信号G(N+1)。

本公开实施方式中，第1级移位寄存器电路中的下拉控制子电路的第二输入端电连接第二空移位寄存器电路(第二dummy移位寄存器电路) 的输出端以接收第二移位输出信号G(N-1)。

具体而言，该栅极驱动电路可以包括第一级移位寄存器电路A1、第二级移位寄存器电路A2、以及第三级移位寄存器电路A3等N个移位寄存器电路(其余更多移位寄存器电路未示出)；在本示例实施方式中，第 m2级移位寄存器电路中的其中一个输入信号为第m2-1级移位寄存器电路中的输出信号，其中，1<m2<N+1的正整数；第m1级移位寄存器电路中的输出信号为第m1+1级移位寄存器电路中的输入信号，其中，0<m1<N 的正整数。

示例的，参考图9所示，第一级移位寄存器电路A1的一个输入信号 G(0)可以为一起始信号STV，第一级移位寄存器电路A1的另一个输入信号可以为第二级移位寄存器电路A2的输出信号G(2)，第一级移位寄存器电路A1的输出信号G(1)可以为第二级移位寄存器电路A2的一个输入信号；第二级移位寄存器电路A2的一个输入信号可以为第一级移位寄存器电路A1的输出信号G(1)，第二级移位寄存器电路A2的另一个输入信号可以为第三级移位寄存器电路A3的输出信号G(3)，第二级移位寄存器电路A2的输出信号G(2)可以为第三级移位寄存器电路A3的一个输入信号；第三级移位寄存器电路A3的一个输入信号可以为第二级移位寄存器电路A2的输出信号G(2)，第三级移位寄存器电路A3的另一个输入信号可以为第四级移位寄存器电路A4的输出信号G(4)，第三级移位寄存器电路A3的输出信号G(3)可以为第四级移位寄存器电路A4的一个输入信号；以此类推……

本公开实施方式提供的栅极驱动电路利用两个非门之间的锁存关系，使得能够在无存储电容的情况下维持Q点的高压特性，保证输出高电压时M9栅极的高电压导通，当该栅极驱动电路集成于GATE IC中时，可以降低GATE IC设计面积，降低IC成本。

本示例实施方式还提供一种显示面板，包括上述的栅极驱动电路。由于所包括的栅极驱动电路不需存储电容、占用版图面积较小，因此该显示面板的有效显示面积得以增加，这样有利于提升显示面板的分辨率，同时还可将显示面板的边框设计的更窄，成本较低。

进一步的，本示例实施方式中的显示面板可以为液晶显示面板、 OLED(OrganicLight Emitting Diode，有机发光二极管)显示面板、PLED (Polymer Light-EmittingDiode，高分子发光二极管)显示面板、PDP (Plasma Display Panel，等离子显示)显示面板等多种平板显示面板，这里对于显示面板的适用不做具体限制。

需要说明的是：所述显示面板中各模块单元的具体细节已经在对应的移位寄存器电路中进行了详细的描述，因此这里不再赘述。

应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。

此外，尽管在附图中以特定顺序描述了本公开中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。

通过以上的实施方式的描述，本领域的技术人员易于理解，这里描述的示例实施方式可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。因此，根据本公开实施方式的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中或网络上，包括若干指令以使得一台计算设备(可以是个人计算机、服务器、移动终端、或者网络设备等) 执行根据本公开实施方式的方法。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (8)

1.一种移位寄存器电路，其特征在于，包括：

上拉控制子电路，所述上拉控制子电路包括第一输入端、第二输入端、第三输入端、第四输入端以及第一输出端，所述上拉控制子电路的第一输入端配置为接收第一电源信号，所述上拉控制子电路的第二输入端配置为接收第一移位输出信号，所述上拉控制子电路的第三输入端配置为接收第二电源信号；

上拉子电路，所述上拉子电路包括第一输入端、第二输入端以及第一输出端，所述上拉子电路的第一输入端配置为接收时钟信号；

下拉控制子电路，所述下拉控制子电路包括第一输入端、第二输入端、第三输入端、第四输入端以及第一输出端，所述下拉控制子电路的第一输入端配置为接收所述第一电源信号，所述下拉控制子电路的第二输入端配置为接收第二移位输出信号，所述下拉控制子电路的第三输入端配置为接收所述第二电源信号；

下拉子电路，所述下拉子电路包括第一输入端、第二输入端以及第一输出端，所述下拉子电路的第一输入端配置为接收所述第二电源信号；

其中，所述上拉控制子电路的第一输出端、所述下拉控制子电路的第四输入端、所述上拉子电路的第二输入端均与第一节点电连接；

所述下拉控制子电路的第一输出端、所述上拉控制子电路的第四输入端、所述下拉子电路的第二输入端均与第二节点电连接；

所述上拉子电路的第一输出端与所述下拉子电路的第一输出端电连接至所述移位寄存器电路的输出端；

其中，所述上拉控制子电路包括：第一晶体管至第四晶体管，所述下拉控制子电路包括：第五晶体管至第八晶体管，所述上拉子电路包括：第九晶体管，所述下拉子电路包括：第十晶体管；

其中，当所述第一晶体管、所述第二晶体管、所述第五晶体管和所述第六晶体管为P型晶体管，所述第三晶体管、所述第四晶体管、所述第七晶体管、所述第八晶体管、所述第九晶体管和所述第十晶体管为N型晶体管；当所述第一晶体管、所述第二晶体管、所述第五晶体管和所述第六晶体管为N型晶体管，所述第三晶体管、所述第四晶体管、所述第七晶体管、所述第八晶体管、所述第九晶体管和所述第十晶体管为P型晶体管。

2.根据权利要求1所述的移位寄存器电路，其特征在于，所述第一晶体管的控制端电连接所述上拉控制子电路的第二输入端以接收所述第一移位输出信号，所述第一晶体管的第一端电连接所述上拉控制子电路的第一输入端以接收所述第一电源信号；

所述第二晶体管的控制端电连接所述第二节点，所述第二晶体管的第一端电连接所述第一晶体管的第二端，所述第二晶体管的第二端电连接所述第一节点；

所述第三晶体管的控制端电连接所述上拉控制子电路的第二输入端以接收所述第一移位输出信号，所述第三晶体管的第一端电连接所述上拉控制子电路的第三输入端以接收所述第二电源信号，所述第三晶体管的第二端电连接所述第一节点；

所述第四晶体管的控制端电连接所述第二节点，所述第四晶体管的第一端电连接所述上拉控制子电路的第三输入端以接收所述第二电源信号，所述第四晶体管的第二端电连接所述第一节点。

3.根据权利要求1或2任一项所述的移位寄存器电路，其特征在于，所述第五晶体管的控制端电连接所述下拉控制子电路的第二输入端以接收所述第二移位输出信号，所述第五晶体管的第一端电连接所述下拉控制子电路的第一输入端以接收所述第一电源信号；

所述第六晶体管的控制端电连接所述第一节点，所述第六晶体管的第一端电连接所述第五晶体管的第二端，所述第六晶体管的第二端电连接所述第二节点；

所述第七晶体管的控制端电连接所述下拉控制子电路的第二输入端以接收所述第二移位输出信号，所述第七晶体管的第一端电连接所述下拉控制子电路的第三输入端以接收所述第二电源信号，所述第七晶体管的第二端电连接所述第二节点；

所述第八晶体管的控制端电连接所述第一节点，所述第八晶体管的第一端电连接所述下拉控制子电路的第三输入端以接收所述第二电源信号，所述第八晶体管的第二端电连接所述第二节点。

4.根据权利要求1所述的移位寄存器电路，其特征在于，所述第九晶体管的控制端电连接所述第一节点，所述第九晶体管的第一端电连接所述移位寄存器电路的输出端，所述第九晶体管的第二端电连接所述上拉子电路的第一输入端以接收所述时钟信号；

所述第十晶体管的控制端电连接所述第二节点，所述第十晶体管的第一端电连接所述下拉子电路的第一输入端以接收所述第二电源信号，所述第十晶体管的第二端电连接所述移位寄存器电路的输出端。

5.一种栅极驱动电路，其特征在于，包括N个级联的如权利要求1-4任一项所述的移位寄存器电路，其中，N为大于等于1的正整数；

其中，第m1级移位寄存器电路中的上拉控制子电路的第二输入端电连接第m1+1级移位寄存器电路的输出端以接收所述第一移位输出信号，其中，0<m1<N的正整数；

第m2级移位寄存器电路中的下拉控制子电路的第二输入端电连接第m2-1级移位寄存器电路的输出端以接收所述第二移位输出信号，其中，1<m2<N+1的正整数。

6.根据权利要求5所述的栅极驱动电路，其特征在于，第N级移位寄存器电路中的上拉控制子电路的第二输入端电连接第一空移位寄存器电路的输出端以接收所述第一移位输出信号；

第1级移位寄存器电路中的下拉控制子电路的第二输入端电连接第二空移位寄存器电路的输出端以接收所述第二移位输出信号。

7.一种显示面板，其特征在于，包括权利要求5或6所述的栅极驱动电路。

8.一种移位寄存器电路的驱动方法，用于驱动权利要求1-4任一项所述的移位寄存器电路；其特征在于，所述驱动方法包括：

置位阶段，所述下拉控制子电路通过所述第二移位输出信号将所述第二电源信号传输至所述第二节点，所述上拉控制子电路通过所述第一移位输出信号将所述第一电源信号传输至所述第一节点，通过所述第一节点控制所述上拉子电路导通以将第一电平的所述时钟信号传输至所述移位寄存器电路的输出端；

输出阶段，维持所述第一节点的电压信号保持不变，通过所述第一节点控制所述上拉子电路导通以将第二电平的所述时钟信号传输至所述移位寄存器电路的输出端；

复位阶段，所述上拉控制子电路通过所述第一移位输出信号将所述第二电源信号传输至所述第一节点，所述下拉控制子电路通过所述第二移位输出信号将所述第一电源信号传输至所述第二节点，通过所述第二节点控制所述下拉子电路导通以将所述第二电源信号传输至所述移位寄存器电路的输出端。

Images