JP2009211732A - シフトレジスタ回路および表示装置 - Google Patents

Abstract

【課題】シフトレジスタ回路の製作を容易にする。
【解決手段】クロック信号に同期して入力信号をラッチして出力するラッチ回路１２を複数カスケード接続してシフトレジスタ回路１０を構成する。各ラッチ回路１２には、互いに位相の反転した２つの入力信号ＩＮ，／ＩＮが入力され、制御入力に入力されてくるクロック信号ＣＬＫに同期して入力信号ＩＮ，／ＩＮをラッチし、ラッチした反転・非反転信号／ＯＵＴ，ＯＵＴを出力する。
【選択図】図１Ａ

Description

本発明は、シフトレジスタ回路およびシフトレジスタ回路を用いた表示装置に関する。

フラットパネルディスプレイ基板上にシフトレジスタなどの駆動回路を形成すると、ディスプレイ基板の外部に駆動回路形成する必要がなく、外部電子部品やインターフェース信号線数を減らし、コスト削減を図ることができる。

ここで、通常シフトレジスタは、クロックドインバータをカスケード接続し、外部から相補的な２つのクロック信号を、カスケード接続されたインバータのクロック入力に交互に入力することで構成する。クロックドインバータは、ＣＭＯＳを用いて構成される場合が多く、主に次の２つの回路構成が知られている。

１つは、ＣＭＯＳインバータと正電源との間に反転クロックを接続したＰＭＯＳゲートを挿入し、ＣＭＯＳインバータと負電源との間に非反転クロックを接続したＮＭＯＳゲートを挿入する構成、もう１つは、正負電源間に接続したＣＭＯＳインバータの入力または出力に直列にパスゲート回路を接続し、パスゲート回路のＮＭＯＳゲートに非反転クロックを入力し、ＰＭＯＳゲートに反転クロックを入力する構成である。なお、入力を待つ間において状態を保持するために、シフトレジスタを構成するクロックドインバータの入力と出力の間に、出力を反転して入力側に戻すクロックドインバータを追加する場合もある。

一方、フラットパネルディスプレイ基板は、コストの観点からＰＭＯＳまたはＮＭＯＳのいずれか一方のみのトランジスタで構成したいという要請がある。このためには、ＰＭＯＳまたはＮＭＯＳトランジスタのみでシフトレジスタを構成する必要がある。今までにいくつかＰＭＯＳまたはＮＭＯＳのみで動作するシフトレジスタ回路が提案されてきている。

特開２００７−２１３０６２号公報 特開２００７−１３３３５８号公報

簡単には、ＣＭＯＳシフトレジスタのインバータ部を、ＰＭＯＳトランジスタのみで構成されるインバータに置換してシフトレジスタを実現することが考えられる。従来技術では、ＰＭＯＳインバータとして、例えば、ＣＭＯＳインバータのＮＭＯＳトランジスタをＰＭＯＳゲーティッドダイオード負荷で置換する構成が提案されている。この例では、入力がＬｏｗレベルのときトランジスタとゲーティッドダイオードを介して、正負電源間に貫通電流が流れ、消費電力が大きくなるという問題点がある。

これを解消するため、従来から他にも様々なインバータ回路が提案されている。例えば、特許文献１では、ダイオード負荷型のＰＭＯＳインバータの入力トランジスタが導通するタイミングで、入力トランジスタのドレインに接続されたクロック信号をＨｉｇｈレベルに上げることにより、ゲーティッドダイオードを通して貫通電流が流れることを防ぐ構成を提案している。

特許文献２によると、出力段のＰＭＯＳトランジスタを駆動するインバータとして、ＣＭＯＳインバータのＮＭＯＳトランジスタをＰＭＯＳで置換し、電源と置換したＰＭＯＳゲート入力に反転クロック信号を、出力段のＮＭＯＳトランジスタの代わりに、ゲート・ソースをインバータの入力・出力端子に接続し、ドレインに非反転クロック信号を接続して、ゲート・ソース間容量によって出力端をＨｉｇｈレベルにブートストラップする回路を用いてシフトレジスタを構成する提案がなされている。

上記特許文献１，２の例では、いずれもクロック信号がシフトレジスタの出力段トランジスタや出力負荷を直接駆動するため、クロック信号の電流容量や遅延時間に注意する必要がある。

本発明は、クロック信号に同期して入力信号をラッチして出力するラッチ回路が複数カスケード接続されたシフトレジスタ回路であって、各ラッチ回路には、互いに位相の反転した２つの入力信号である反転および非反転信号が入力され、制御入力に入力されてくるクロック信号に同期して入力されてくる反転および非反転信号をラッチし、ラッチした反転・非反転信号を出力することを特徴とする。

また、初段のラッチ回路には、入力信号である反転および非反転信号が入力され、次段以降のラッチ回路の非反転入力にはカスケード接続された前段の反転出力が、反転入力には前段の非反転出力が入力され、カスケード接続されたラッチ回路の制御入力には前記互いに位相の異なる２つのクロック信号が交互に入力されることが好適である。

また、前記ラッチ回路は、制御入力に入力されてくるクロック信号に同期して入力されてくる反転および非反転信号を伝達または遮断するパスゲート回路と、このパスゲート回路の出力である反転および非反転信号の２信号を入力して、非反転および反転信号の２信号を出力する２入力２出力インバータ回路と、を含むことが好適である。

前記ラッチ回路は、制御入力に入力されてくるクロック信号に同期して入力されてくる反転および非反転信号を伝達または遮断するパスゲート回路と、このパスゲート回路の出力である反転および非反転信号の２信号を入力して、非反転および反転信号の２信号を出力する第１の２入力２出力インバータ回路と、この第１の２入力２出力インバータ回路の反転および非反転入力に反転および非反転出力が接続され、第１の２入力２出力インバータ回路の反転および非反転出力に非反転および反転入力がそれぞれ接続された第２の２入力２出力インバータ回路と、を含み、ラッチ回路内で反転・非反転信号に関する二重の正帰還ループが構成されることが好適である。

また、前記２入力２出力インバータ回路は、少なくとも、反転・非反転信号を入力し反転信号を出力する２入力１出力インバータ２つを含み、ラッチされた非反転信号が第１の２入力１出力インバータの反転入力端子に接続され、ラッチされた反転信号が第２の２入力１出力インバータの反転入力端子に接続され、ラッチされた反転信号と同相の信号が第１の２入力１出力インバータの非反転入力端子に接続され、ラッチされた非反転信号と同相の信号が第２の２入力１出力インバータの非反転入力端子に接続されることが好適である。

また、前記第１の２入力１出力インバータに入力されるラッチされた反転信号と同相の信号が、第２の２入力１出力インバータの反転出力であるか、もしくは、前記第２の２入力１出力インバータに入力されるラッチされた非反転信号と同相の信号が、第１の２入力１出力インバータの反転出力であることが好適である。

また、前記第１の２入力１出力インバータに入力されるラッチされた反転信号と同相の信号が、第２の２入力１出力インバータの反転出力であり、かつ、前記第２の２入力１出力インバータに入力されるラッチされた非反転信号と同相の信号が、第１の２入力１出力インバータの反転出力であることが好適である。

また、前記パスゲート回路は、ゲート端子を制御クロック入力として、ドレイン・ソース端子にそれぞれ信号入出力を接続したパストランジスタであることが好適である。

また、前記パスゲート回路は、ゲート端子を信号入力として、ドレイン・ソース端子にそれぞれクロック入力、信号出力が接続されたトランジスタであることが好適である。

また、前記２入力１出力インバータ回路は、非反転入力がゲートに、電源１と反転出力がそれぞれドレインとソースに接続された第１トランジスタと、反転入力がゲートに、電源２と反転出力がそれぞれドレインとソースに接続された第２トランジスタと、を含むことが好適である。

また、前記パスゲート回路および２入力１出力インバータ回路を構成するトランジスタが、Ｐ型ＴＦＴまたはＮ型ＴＦＴのいずれか一方のみであることが好適である。

また、前記２つの２入力１出力インバータ回路の反転入力を構成する第２トランジスタをそれぞれＭ２，Ｍ４、前記パスゲート回路を構成する２つのトランジスタをそれぞれＬ１，Ｌ２とし、Ｍｉ（ｉ＝２，４）Ｌｊ（ｊ＝１，２）のチャネル面積を（ＷＬ）Ｍｉ，（ＷＬ）Ｌｉと書くとき、
１．５＊（ＷＬ）Ｌ１＜（ＷＬ）Ｍ２
かつ、
１．５＊（ＷＬ）Ｌ２＜（ＷＬ）Ｍ４
となるように構成されることが好適である。さらに、
（ＷＬ）Ｍ２＜７５０＊（ＷＬ）Ｌ１
または、
（ＷＬ）Ｍ４＜７５０＊（ＷＬ）Ｌ２
となるように構成されることが好適である。

また、本発明は、上記シフトレジスタ回路を利用する表示装置に関する。

このように、本発明によれば、ラッチ回路を利用してシフトレジスタを構成することができる。そこで、ＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタのいずれか一方を用いてシフトレジスタ回路を構成することができる。

以下、本発明の実施形態に係るシフトレジスタについて、図面に基づいて説明する。図１Ａは、実施形態によるシフトレジスタ１０の構成を示す。

このように、本実施形態では、ラッチ回路１２を複数個カスケード接続することでシフトレジスタ１０を構成している。１段目のラッチ回路１２−１は、入力信号（ｓ０）とその反転入力信号（／ｓ０）を第１の位相のクロック（ｃｌｋ１）に同期してラッチし、非反転出力信号（ｓ１）とその反転出力信号（／ｓ１）を出力する２入力２出力型のクロックドインバータ（２−２ｃＩＮＶ）により構成される。２段目のラッチ回路１２−２は、１段目の非反転出力を非反転入力に受け、１段目の反転出力を反転入力に受け、これら入力信号を第２の位相のクロック（ｃｌｋ２）に同期してラッチし、非反転出力（ｓ２）、反転出力（／ｓ２）を出力する。以降、各ラッチ回路１２は、前段の非反転出力を非反転入力に受け、前段の反転出力を反転入力に受け、非反転出力（ｓｉ）、反転出力（／ｓｉ）を出力する。ここで、ｉは、ラッチ回路１２の段数を示す。また、クロック（ＣＬＫ）は、奇数段目のラッチ回路１２の制御入力に第１の位相のクロック（ｃｌｋ１）、偶数段目のラッチ回路１２の制御入力に第２の位相のクロック（ｃｌｋ２）が供給される。すなわち、カスケード接続されたラッチ回路１２に対し、互いに位相の異なるクロック信号１（ｃｌｋ１）とクロック信号２（ｃｌｋ２）が交互に供給されている。なお、第１の位相のクロック（ｃｌｋ１）と、第２の位相のクロック（ｃｌｋ２）とは、位相が反対のクロックである。

図１Ｂには、２入力２出力型クロックドインバータ（２−２ｃＩＮＶ）で構成された１つのラッチ回路１２を示す。このように、ラッチ回路１２は、制御入力端に供給されるクロックに応じて、非反転入力（ＩＮ）と、反転入力（／ＩＮ）に供給される信号をラッチし、反転出力（／ＯＵＴ）と、非反転出力（ＯＵＴ）から出力する。図において、○印は、反転を意味し、反転入力（／ＩＮ）は入力信号を反転してラッチさせる。また反転出力（／ＯＵＴ）は、ラッチされている信号を反転して出力する。

図２に図１の回路の駆動波形を示す。入力信号（ｓ０）が、クロックｃｌｋ１，ｃｌｋ２に従って、次々に次段のラッチ回路１２に送られて、各ラッチ回路１２から信号ｓ１，ｓ２，ｓ３，ｓ４が順次出力され、シフトレジスタとして動作することが分かる。

ここで、図１Ｂに示す２入力２出力型クロックドインバータ（２−２ｃＩＮＶ）で構成されたラッチ回路１２は、パスゲート回路（Ｌ）と、反転・非反転入力に対し反転信号を出力する２入力１出力型のインバータ（２−１ＩＮＶ）２つを用いて構成することができる。なお、図３Ｂには、２入力１出力型のインバータ（２−１ＩＮＶ）の構成が示されている。このように、非反転入力（ＩＮ）と反転入力（／ＩＮ）の２つの入力と、１つの反転出力（／ＯＵＴ）を有している。

図３Ａの例では、非反転入力（ＩＮ）と反転入力（／ＩＮ）の２つの入力がパスゲート回路（Ｌ）に接続され、パスゲート回路（Ｌ）からの非反転出力は、インバータＩＮＶ１の非反転入力と、インバータＩＮＶ２の反転入力に接続されている。また、パスゲート回路（Ｌ）からの反転出力は、インバータＩＮＶ１の反転入力と、インバータＩＮＶ２の非反転入力に接続されている。インバータＩＮＶ１，ＩＮＶ２はともに１つの反転出力を有しているため、インバータＩＮＶ１の出力が反転出力（／ＯＵＴ）、インバータＩＮＶ２の出力が非反転出力（ＯＵＴ）となる。

この図３Ａの動作を説明する。パスゲート回路（Ｌ）が非反転・反転の２入力信号をラッチすると、インバータＩＮＶ１の非反転入力端子には非反転信号が、反転入力端子には反転信号が入力され、反転出力端子には反転信号が出力される。同様に、インバータＩＮＶ２には、非反転・反転入力端子に反転・非反転信号が入力され、反転出力端子に非反転信号が出力される。インバータＩＮＶ１の反転出力を反転出力端子、インバータＩＮＶ２の反転出力を非反転出力端子とすることで、２入力２出力のクロックドインバータ（２−２ｃＩＮＶ）を構成することができる。

同様にして、図４Ａ，５も２入力２出力型クロックドインバータ（２−２ｃＩＮＶ）を構成する。

図４Ａの例では、パスゲート回路（Ｌ）からの非反転出力は、インバータＩＮＶ２の反転入力に接続され、パスゲート回路（Ｌ）からの反転出力は、インバータＩＮＶ１の非反転入力と、インバータＩＮＶ２の非反転入力に接続されている。インバータＩＮＶ１の反転出力は、インバータＩＮＶ２の非反転入力に接続されている。

従って、インバータＩＮＶ２の反転出力には、非反転出力（ＯＵＴ）が得られ、インバータＩＮＶ１の反転出力には、反転出力（／ＯＵＴ）が得られる。

図５の例では、パスゲート回路（Ｌ）からの非反転出力は、インバータＩＮＶ２の反転入力に接続され、パスゲート回路（Ｌ）からの反転出力は、インバータＩＮＶ１の反転入力に接続されている。そして、インバータＩＮＶ２の反転出力がインバータＩＮＶ１の非反転入力に接続され、インバータＩＮＶ１の反転出力が、インバータＩＮＶ２の非反転入力に接続されている。

従って、インバータＩＮＶ２の反転出力には、非反転出力（ＯＵＴ）が得られ、インバータＩＮＶ１の反転出力には、反転出力（／ＯＵＴ）が得られ、パスゲート回路（Ｌ）がオフした場合にその時の状態がラッチされる。

図６には、図３Ａに示した２入力２出力型クロックドインバータ（２−２ｃＩＮＶ）の回路構成例を示す。このように、パスゲートＬは、２つのパストランジスタ（Ｌ１，Ｌ２）により構成され、インバータＩＮＶ１は、正電源ＶＤＤと負電源ＶＳＳの間に直列接続されたＰＭＯＳトランジスタＭ１，Ｍ２、インバータＩＮＶ２は、正電源ＶＤＤと負電源ＶＳＳの間に直列接続されたＰＭＯＳトランジスタＭ３，Ｍ４から構成されている。この例では、パストランジスタ（Ｌ１）の入力端子がラッチ回路１２の非反転入力（ＩＮ）、パストランジスタ（Ｌ２）の入力端子がラッチ回路１２の反転入力になっている。

非反転・反転入力信号が２つのパストランジスタ（Ｌ１，Ｌ２）の入力端子にそれぞれ供給される。パストランジスタ（Ｌ１）の出力端子は、インバータＩＮＶ２の下側トランジスタＭ４とインバータＩＮＶ１の上側トランジスタＭ１のゲートに接続され、パストランジスタ（Ｌ２）の出力端子は、インバータＩＮＶ２の上側トランジスタＭ３とインバータＩＮＶ１の下側トランジスタＭ２のゲートに接続されている。従って、パストランジスタＬ１の入出力がＨレベル、パストランジスタＬ２の入出力がＬレベルであれば、トランジスタＭ２，Ｍ３がオンし、トランジスタＭ１，Ｍ４がオフし、インバータＩＮＶ１のトランジスタＭ１，Ｍ２（インバータＩＮＶ１の出力端子）の中点からＬレベルが出力され、インバータＩＮＶ２のトランジスタＭ３，Ｍ４（インバータＩＮＶ２の出力端子）の中点からＨレベルが出力される。そこで、インバータＩＮＶ１の出力端子がラッチ回路１２の反転出力（／ＯＵＴ）、ＩＮＶ２の出力端子がラッチ回路１２の非反転出力（ＯＵＴ）になる。

図７は、図４Ａに記載された例と同等な２入力２出力型クロックドインバータ（２−２ｃＩＮＶ）の回路構成例である。

パストランジスタ（Ｌ１）の出力端子は、インバータＩＮＶ２のトランジスタＭ２のゲートと、インバータＩＮＶ１のトランジスタＭ１のゲートに接続されている。また、パストランジスタ（Ｌ２）の出力端子は、インバータＩＮＶ１のトランジスタＭ２のゲートに接続されている。そして、トランジスタＭ１，Ｍ２の接続点がトランジスタＭ３のゲートに接続されている。従って、パストランジスタＬ１の入出力がＨレベル、パストランジスタＬ２の入出力がＬレベルであれば、トランジスタＭ２がオンし、トランジスタＭ１，Ｍ４がオフする。これによって、インバータＩＮＶ１の出力がＬレベルとなり、トランジスタＭ３がオンする。そこで、インバータＩＮＶ１の出力端子がラッチ回路１２の反転出力（／ＯＵＴ）、ＩＮＶ２の出力端子がラッチ回路１２の非反転出力（ＯＵＴ）になる。

図８は、図５記載された例における２入力２出力型クロックドインバータ（２−２ｃＩＮＶ）の回路構成例である。

パストランジスタ（Ｌ１）の出力端子は、インバータＩＮＶ２のトランジスタＭ４のゲートに接続され、パストランジスタ（Ｌ２）の出力端子は、インバータＩＮＶ１のトランジスタＭ２のゲートに接続されている。そして、トランジスタＭ１，Ｍ２の接続点がトランジスタＭ３のゲートに接続され、トランジスタＭ１，Ｍ２の接続点がトランジスタＭ３のゲートに接続されている。従って、パストランジスタＬ１の入出力がＨレベル、パストランジスタＬ２の入出力がＬレベルであれば、トランジスタＭ２がオンし、トランジスタＭ４がオフする。これによって、インバータＩＮＶ１の出力がＬレベルとなり、またインバータＩＮＶ２の出力がＨレベルとなる。また、これによって、トランジスタトランジスタＭ３がオンし、トランジスタＭ１がオフする。従って、インバータＩＮＶ１の出力がＬレベル、インバータＩＮＶ２の出力がＨレベルという状態がラッチされる。

レジスタ回路を構成する各ラッチ回路の出力負荷によっては、ラッチ回路を構成する２入力１出力インバータの段数を増やしてラッチ回路の出力インピーダンスを下げる必要がある場合もある。図４Ｂは、図４Ａのラッチ回路を構成する２入力１出力インバータの段数がｎの場合の回路構成例である。図４Ｂでは、２つの２入力１出力インバータで構成される各２入力２出力インバータの反転・非反転出力を次段の２入力２出力インバータの反転・非反転入力にカスケード接続している。２入力２出力インバータの構成は、図３Ａ，図５の回路構成例に示される２つの２入力１出力インバータで置換しても同様である。図４Ｂの構成例では２入力１出力インバータの段数は偶数であるが、奇数段で構成しても良い。

図９Ａ，図９Ｂには、パスゲート回路（Ｌ）と、２入力１出力インバータの構成を示してある。このようにパスゲート回路（Ｌ）は、１つのＰＭＯＳトランジスタから構成される。２入力１出力インバータは、２つのＰＭＯＳトランジスタを正電源ＶＤＤと負電源ＶＳＳの間に配置することによって得られる。

図１０Ａには、２入力２出力型クロックドインバータ（２−２ｃＩＮＶ）の他の構成例を示す。この例では、図１０Ｂに示すように、４つの２入力１出力インバータＩＮＶ１〜ＩＮＶ４を有している。２つのインバータＩＮＶ１，ＩＮＶ２は、図３Ａと対応しており、インバータＩＮＶ１の出力がインバータＩＮＶ３の非反転入力およびインバータＩＮＶ４の反転入力に接続されており、インバータＩＮＶ２の出力（反転出力）がインバータＩＮＶ４の非反転入力およびインバータＩＮＶ３の反転入力に接続されている。そして、インバータＩＮＶ３の出力（反転出力）がインバータＩＮＶ１の非反転入力端子およびインバータＩＮＶ２の反転入力端子に接続され、インバータＩＮＶ４の出力（反転出力）がインバータＩＮＶ１の反転入力端子およびインバータＩＮＶ２の非反転入力端子に接続されている。従って、インバータＩＮＶ１の出力端子が非反転出力（ＯＵＴ）となり、インバータＩＮＶ２の出力が反転出力（／ＯＵＴ）となる。

図１０Ａには、図１０Ｂに対応する回路が示されている。このように、インバータＩＮＶ１〜ＩＮＶ４は、それぞれ正電源ＶＤＤと負電源ＶＳＳとの間に直列接続された２つのＰＭＯＳトランジスタ（Ｍ１，Ｍ２）、（Ｍ３，Ｍ４）、（Ｍ５，Ｍ６）、（Ｍ７，Ｍ８）から構成されている。非反転入力（ＩＮ）は、パストランジスタＬ１を介し、インバータＩＮＶ１のトランジスタＭ２と、インバータＩＮＶ２のトランジスタＭ３のゲートに接続されている。反転入力（／ＩＮ）は、パストランジスタＬ２を介し、インバータＩＮＶ１のトランジスタＭ１と、インバータＩＮＶ２のトランジスタＭ４のゲートに接続されている。従って、インバータＩＮＶ１の出力端子が非反転出力（ＯＵＴ）、インバータＩＮＶ２の出力端子が反転出力（／ＯＵＴ）となる。また、非反転入力（ＯＵＴ）は、インバータＩＮＶ３のトランジスタＭ５と、インバータＩＮＶ４のトランジスタＭ８のゲートに接続されて、反転出力（／ＯＵＴ）は、インバータＩＮＶ３のトランジスタＭ６と、インバータＩＮＶ４のトランジスタＭ７のゲートに接続されている。そして、インバータＩＮＶ３の出力は、インバータＩＮＶ１のトランジスタＭ２と、インバータＩＮＶ２のトランジスタＭ４のゲートに接続されている。従って、インバータＩＮＶ３の出力が非反転出力となり、インバータＩＮＶ４の出力が反転出力になり、これがインバータＩＮＶ１，ＩＮＶ２にそれぞれ非反転入力、反転入力として入力される。従って、インバータＩＮＶ１〜ＩＮＶ４について正帰還ループが構成されて、入力信号がラッチされる。

このように、図１０Ａの回路では、パストランジスタＬ１，Ｌ２がそのゲート（制御入力）に入力されてくるクロック信号に同期して入力されてくる反転および非反転信号を伝達または遮断する。また、２つのパストランジスタＬ１，Ｌ２の出力である反転および非反転信号の２信号を入力して、インバータＩＮＶ１，ＩＮＶ２の２つの２入力１出力インバータからなる２入力２出力インバータに入力する。この２入力２出力インバータは、非反転および反転信号の２信号を出力する。

また、インバータＩＮＶ３，ＩＮＶ４も２入力２出力インバータ回路を構成しており、この２入力２出力インバータ回路の反転および非反転入力にインバータＩＮＶ１，ＩＮＶ２からなる２入力２出力インバータ回路の反転および非反転出力が接続されている。そこで、インバータＩＮＶ１，ＩＮＶ２からなる２入力２出力インバータ回路の反転および非反転出力に、インバータＩＮＶ３，ＩＮＶ４からなる第２の２入力２出力インバータ回路非反転および反転入力がそれぞれ接続され、ラッチ回路１２内で反転・非反転信号に関する二重の正帰還ループが構成される。

図１０Ｂ中の２入力２出力インバータは、図３Ａに示した２つの２入力１出力インバータ構成で構成されているが、これを、図４Ａまたは図５に示す２入力２出力インバータで置換して構成しても同様に動作する。ここでは詳しい説明は省略する。

ここで、上記例のいずれも、回路図中のトランジスタを全てＰＭＯＳトランジスタとしたが、これらＰＭＯＳトランジスタを全てＮＭＯＳトランジスタに置き換えても、電圧の極性を反転させるだけで、全く同様に動作することができる。

また、上述したシフトレジスタは、有機ＥＬや、液晶などの表示装置などに好適である。すなわち、アクティブマトリクス型表示装置においては、各画素毎にスイッチングトランジスタを有し、このスイッチングトランジスタを介し、各画素毎にデータを書き込むためにシフトレジスタが利用される。例えば、図１１には、有機ＥＬパネルの例が示してある。表示パネル３０の表示領域３２には、マトリクス状に画素が配置されている。各画素には、例えばスイッチングトランジスタ、駆動トランジスタ、保持容量、有機ＥＬ素子が備えられている。

データドライバ３４には、各画素のデータおよび画素クロックが供給され、データドライバ３４が列毎に設けられたデータラインに順次データを供給する。一方、ゲートドライバ３６には、水平同期信号が供給され、表示すべき行のゲートラインを順次活性化する。

これによって、各画素では、ゲートラインの信号によりスイッチングトランジスタをオンされ、データラインのデータが保持容量に書き込まれ、書き込まれたデータに応じた電流が駆動トランジスタを介し有機ＥＬ素子に供給され、有機ＥＬ素子がデータに応じて発光する。

データドライバ３４は、データラインを１本ずつ順番にデータを供給する。画素毎のデータは、１つのビデオ信号として供給されるため、そのビデオ信号ラインを各データラインに１本ずつ接続するためのスイッチが必要であり、通常そのスイッチについてシフトレジスタを用いて制御する。すなわち、シフトレジスタに選択信号を画素クロックに応じて転送し、選択信号によってスイッチのオンを制御する。また、ゲートドライバ３６は、ゲートラインを１本毎に活性化するため、この場合にもシフトレジスタを利用する。このように、表示装置のデータドライバ３４や、ゲートドライバ３６では、シフトレジスタを必要とする。これらシフトレジスタに、上述した本実施形態に係るシフトレジスタを採用することが好適である。特に、表示パネル３０に画素のスイッチングトランジスタと同一のプロセスでデータドライバ３４やゲートドライバ３６を形成する場合、本実施形態では、ＰＭＯＳあるいはＮＭＯＳのいずれか一方でシフトレジスタを構成できる。そこで、画素部の形成とともにドライバ部も形成する表示パネル３０を作製するプロセスを簡略化して、コストの削減を図ることができる。

ディスプレイの高精細化に伴い、シフトレジスタは高い周波数で安定して動作することが求められる。例えば、図６〜８の回路構成では、下側（ＶＳＳ側）に接続されるＰＭＯＳトランジスタＭ２とＭ４のスイッチングスピードが、このシフトレジスタの動作周波数を決める。このため、Ｍ２，Ｍ４のゲート端子にＬレベルが入力され、Ｍ２，Ｍ４のソース側出力にＬレベルが出力されるとき、Ｍ２，Ｍ４のゲート・ソース間容量によるブートストラップにより、Ｍ２，Ｍ４のゲート電位がＶＳＳを下回って押し下げられ、Ｍ２，Ｍ４が線形領域で動作するよう回路設計されることが望ましい。また、図６〜８の回路構成では、パスゲートＬ１，Ｌ２を遮断することでラッチした信号レベルを保持するため、Ｌ１，Ｌ２のリーク電流に比較して、Ｍ２，Ｍ４のゲートに接続する寄生容量が十分大きいことが望ましい。このため、Ｍ２，Ｍ４のゲート・ソース間に容量成分を付加するか、もしくは、Ｍ２，Ｍ４のトランジスタサイズをＬ１，Ｌ２に比較して十分大きくすればよい。一方、高い周波数でスイッチングを行うためには、Ｌ１，Ｌ２はＭ２，Ｍ４のゲートまわりの容量に高速にチャージできる十分のスイッチング能力を持つ必要がある。

以下、図７の回路構成について好適な設計条件を求める。Ｍ２，Ｍ４のゲート・ソース間容量によるブートストラップでＭ２，Ｍ４が線形領域で動作するための条件は、
Ｃｇｓ／Ｃａｌｌ・ΔＶ＞（α＋β）ΔＶ ・・・（１）

その後、Ｌレベル出力期間、Ｍ２，Ｍ４の線形領域動作条件が保持される条件は、
αΔＶ−ＩｏｆｆΔＴ／Ｃａｌｌ＞０ ・・・（２）

また、Ｌ１，Ｌ２のスイッチングが選択期間内に十分高速に行われるための条件は、
ＣａｌｌΔＶ／Ｉｏｎ＜γΔＴ ・・・（３）
となる。

ただし、Ｍ２またはＭ４のゲート・ソース間容量をＣｇｓ、ゲート端子に接続する全容量の和をＣａｌｌ、Ｌ１，Ｌ２の単位チャネル幅・単位チャネル長あたりのオン電流・オフ電流をＩｏｎ，Ｉｏｆｆ、クロック信号電圧振幅をΔＶ、シフトレジスタを構成するラッチ回路のＬレベル信号保持時間をΔＴとした。α，β，γは設計パラメータで、０〜１の間の実数である。

これらを、各トランジスタのチャネル幅とチャネル長の比を用いて書き直すと、それぞれ、
（ＷＬ）Ｍ２ｉ＞（β＋α）／（１−β―α）・｛（ＷＬ）Ｌｉ＋（ＷＬ）Ｍ（２ｉ−１）｝ ・・・（４）
（ＷＬ）Ｌｉ＜１／｛ＩｏｆｆΔＴ／（Ｌｃｈ＾２αＣｏｘΔＶ）−１｝・｛（ＷＬ）Ｍ２ｉ＋（ＷＬ）Ｍ（２ｉ−１）｝ ・・・（５）
（ＷＬ）Ｌｉ＞１／｛μα２ΔＶγΔＴ／（２Ｌｃｈ＾２）−１｝・｛（ＷＬ）Ｍ２ｉ＋（ＷＬ）Ｍ（２ｉ−１）｝ ・・・（６）
となる。

ただし、トランジスタの単位面積あたりゲート容量をＣｏｘ、トランジスタの移動度をμ、Ｍｉ（ｉ＝１，２，３，４）Ｌｊ（ｊ＝１，２）のチャネル面積を（ＷＬ）Ｍｉ，（ＷＬ）Ｌｉ、Ｌｉのチャネル長をＬｃｈとした。

これらを、各パラメータに適当な値を想定して計算すると、この回路が動作する好適な条件として、
（ＷＬ）Ｍ２ｉ＞１．５＊｛（ＷＬ）Ｌｊ＋（ＷＬ）Ｍ（２ｉ−１）｝・・・（７）
（ＷＬ）Ｌｊ＞０．００１３＊｛（ＷＬ）Ｍ２ｉ＋（ＷＬ）Ｍ（２ｉ−１）｝・・・（８）
を得る。式（７）はＭ２，Ｍ４両方に関して成立することが好適であり、式（８）は、Ｌ１，Ｌ２両方もしくは、いずれか一方に関して成り立つことが好適である。

したがって、図７から、
１．５＊（ＷＬ）Ｌ１＜（ＷＬ）Ｍ２＜７５０＊（ＷＬ）Ｌ１ ・・・（９）
１．５＊｛（ＷＬ）Ｌ２＋（ＷＬ）Ｍ１｝＜（ＷＬ）Ｍ４＜７５０＊（ＷＬ）Ｌ２−（ＷＬ）Ｍ１ ・・・（１０）
となることが好適である。

すなわち、（ＷＬ）Ｍ２は（ＷＬ）Ｌ１の１．５倍から７５０倍の間、（ＷＬ）Ｍ４は、（ＷＬ）Ｌ２と（ＷＬ）Ｍ１の和の１．５倍から７５０倍の間に設定されることが好適である。

図４ｂに示すように２入力１出力インバータを２段以上の多段に組んだ場合には、上と同様にして、ｎ＝１，２，３、・・・について、
１．５＊｛（ＷＬ）Ｍ（４ｎ−３）＋（ＷＬ）Ｍ（４ｎ−２）＋（ＷＬ）Ｍ（４ｎ−１）｝＜Ｍ（４ｎ＋２）＜７５０＊Ｍ（４ｎ−２）−｛（ＷＬ）Ｍ（４ｎ−３）＋（ＷＬ）Ｍ（４ｎ−１）｝ ・・・（１１）
１．５＊｛（ＷＬ）Ｍ（４ｎ−１）＋（ＷＬ）Ｍ（４ｎ）＋（ＷＬ）Ｍ（４ｎ＋１）｝＜Ｍ（４ｎ＋４）＜７５０＊Ｍ（４ｎ）−｛（ＷＬ）Ｍ（４ｎ−１）＋（ＷＬ）Ｍ（４ｎ＋１）｝ ・・・（１２）
を得る。

同様に、図６の回路構成について、
１．５＊｛（ＷＬ）Ｌ１＋（ＷＬ）Ｍ３｝＜（ＷＬ）Ｍ２＜７５０＊（ＷＬ）Ｌ１−（ＷＬ）Ｍ３ ・・・（１３）
１．５＊｛（ＷＬ）Ｌ２＋（ＷＬ）Ｍ１｝＜（ＷＬ）Ｍ４＜７５０＊（ＷＬ）Ｌ２−（ＷＬ）Ｍ１ ・・・（１４）
１．５＊｛（ＷＬ）Ｍ（４ｎ−３）＋（ＷＬ）Ｍ（４ｎ−２）＋（ＷＬ）Ｍ（４ｎ＋３）｝＜（ＷＬ）Ｍ（４ｎ＋２）＜７５０＊（ＷＬ）Ｍ（４ｎ−２）−｛（ＷＬ）Ｍ（４ｎ−３）＋（ＷＬ）Ｍ（４ｎ＋３）｝ ・・・（１５）
１．５＊｛（ＷＬ）Ｍ（４ｎ−１）＋（ＷＬ）Ｍ（４ｎ）＋（ＷＬ）Ｍ（４ｎ＋１）｝＜（ＷＬ）Ｍ（４ｎ＋４）＜７５０＊（ＷＬ）Ｍ（４ｎ）−｛（ＷＬ）Ｍ（４ｎ−１）＋（ＷＬ）Ｍ（４ｎ＋１）｝ ・・・（１６）
となることが好適である。

図８の回路構成について、
１．５＊（ＷＬ）Ｌ１＜（ＷＬ）Ｍ２＜７５０＊（ＷＬ）Ｌ１ ・・・（１７）
１．５＊（ＷＬ）Ｌ２＜（ＷＬ）Ｍ４＜７５０＊（ＷＬ）Ｌ２ ・・・（１８）
１．５＊｛（ＷＬ）Ｍ（４ｎ−３）＋（ＷＬ）Ｍ（４ｎ−２）＋（ＷＬ）Ｍ（４ｎ−１）｝＜（ＷＬ）Ｍ（４ｎ＋２）＜７５０＊（ＷＬ）Ｍ（４ｎ−２）−｛（ＷＬ）Ｍ（４ｎ−３）＋（ＷＬ）Ｍ（４ｎ−１）｝ ・・・（１９）
１．５＊｛（ＷＬ）Ｍ（４ｎ−３）＋（ＷＬ）Ｍ（４ｎ−１）＋（ＷＬ）Ｍ（４ｎ）｝＜（ＷＬ）Ｍ（４ｎ＋２）＜７５０＊（ＷＬ）Ｍ（４ｎ）−｛（ＷＬ）Ｍ（４ｎ−３）＋（ＷＬ）Ｍ（４ｎ−１）｝ ・・・（２０）
となることが好適である。

図１２Ａには、図７の構成において、トランジスタＭ２，Ｍ４のゲート・ソース間に容量（寄生容量でもよい）ｃを付加した構成を示してある。また、図１２Ｂには、クロックＣＬＫ，／ＣＬＫ、入力ＩＮ，／ＩＮ、出力ＯＵＴ，／ＯＵＴ、およびトランジスタＭ２およびＭ４のゲート（ａ），（ｂ）の信号波形が示されている。トランジスタＭ２，Ｍ４のゲート・ソース間の容量によって、Ｌ１，Ｌ２がオフされても、出力信号ＯＵＴ，／ＯＵＴのレベルを維持することができる。

実施形態に係るシフトレジスタ回路構成図である。 １つのラッチ回路の構成を示す図である。 実施形態に係るシフトレジスタ動作波形図である。 実施形態に係るラッチ回路の構成例を示す図である。 実施形態に係るインバータの構成を示す図である。 ラッチ回路の構成例を示す図である。 ラッチ回路を複数段接続した構成例を示す図である。 実施形態に係るラッチ回路の他の構成例を示す図である。 実施形態に係るラッチ回路の回路構成例を示す図である。 実施形態に係るラッチ回路の他の回路構成例を示す図である。 実施形態に係るラッチ回路の他の回路構成例を示す図である。 パスゲート回路の構成を示す図である。 ２入力１出力インバータの構成を示す図である。 実施形態に係るラッチ回路の他の回路構成例を示す図である。 実施形態に係るラッチ回路の他の構成例を示す図である。 表示装置の構成を示す図である。 容量を付加したラッチ回路の構成例を示す図である。 各部に信号波形を示す図である。

符号の説明

１０ シフトレジスタ、１２ ラッチ回路、３０ 表示パネル、３２ 表示領域、３４ データドライバ、３６ ゲートドライバ。

Claims (14)

1. クロック信号に同期して入力信号をラッチして出力するラッチ回路が複数カスケード接続されたシフトレジスタ回路であって、
   各ラッチ回路には、互いに位相の反転した２つの入力信号である反転および非反転信号が入力され、制御入力に入力されるクロック信号に同期して反転および非反転信号をラッチし出力するシフトレジスタ回路。
2. 請求項１に記載のシフトレジスタ回路であって、
   初段のラッチ回路には、入力信号である反転および非反転信号が入力され、次段以降のラッチ回路の非反転入力にはカスケード接続された前段の反転出力が、反転入力には前段の非反転出力が入力され、
   カスケード接続されたラッチ回路の制御入力には前記互いに位相の異なる２つのクロック信号が交互に入力されるシフトレジスタ回路。
3. 請求項２に記載のシフトレジスタ回路であって、
   前記ラッチ回路は、
   入力信号である反転および非反転信号を、制御入力端子に入力されるクロック信号に同期してラッチするパスゲート回路と、
   このパスゲート回路の出力であるラッチされた反転および非反転信号の２信号を入力して、非反転および反転信号の２信号を出力する２入力２出力インバータ回路と、
   を含むシフトレジスタ回路。
4. 請求項２に記載のシフトレジスタ回路であって、
   前記ラッチ回路は、
   入力信号である反転および非反転信号を、制御入力端子に入力されるクロック信号に同期してラッチするパスゲート回路と、
   このパスゲート回路の出力であるラッチされた反転および非反転信号の２信号を入力して、非反転および反転信号の２信号を出力する第１の２入力２出力インバータ回路と、
   この第１の２入力２出力インバータ回路の反転および非反転入力に反転および非反転出力が接続され、第１の２入力２出力インバータ回路の反転および非反転出力に非反転および反転入力がそれぞれ接続された第２の２入力２出力インバータ回路と、
   を含み、
   ラッチ回路内で反転・非反転信号に関する二重の正帰還ループが構成されるシフトレジスタ回路。
5. 請求項３または４に記載のシフトレジスタ回路であって、
   前記２入力２出力インバータ回路は、
   少なくとも、反転・非反転信号を入力し反転信号を出力する２入力１出力インバータ２つを含み、
   ラッチされた非反転信号が第１の２入力１出力インバータの反転入力端子に接続され、ラッチされた反転信号が第２の２入力１出力インバータの反転入力端子に入力され、ラッチされた反転信号と同相の信号が第１の２入力１出力インバータの非反転入力端子に接続され、ラッチされた非反転信号と同相の信号が第２の２入力１出力インバータの非反転入力端子に入力されるシフトレジスタ回路。
6. 請求項５に記載のシフトレジスタ回路であって、
   前記第１の２入力１出力インバータに入力されるラッチされた反転信号と同相の信号が、第２の２入力１出力インバータの反転出力であるか、もしくは、前記第２の２入力１出力インバータに入力されるラッチされた非反転信号と同相の信号が、第１の２入力１出力インバータの反転出力であるシフトレジスタ回路。
7. 請求項５に記載のシフトレジスタ回路であって、
   前記第１の２入力１出力インバータに入力されるラッチされた反転信号と同相の信号が、第２の２入力１出力インバータの反転出力であり、かつ、前記第２の２入力１出力インバータに入力されるラッチされた非反転信号と同相の信号が、第１の２入力１出力インバータの反転出力であるシフトレジスタ回路。
8. 請求項５〜７のいずれか１つに記載のシフトレジスタ回路であって、
   前記パスゲート回路は、
   ゲート端子を制御クロック入力として、ドレイン・ソース端子にそれぞれ信号入出力を接続したパストランジスタであるシフトレジスタ回路。
9. 請求項５〜７のいずれか１つに記載のシフトレジスタ回路であって、
   前記パスゲート回路は、
   ゲート端子を信号入力として、ドレイン・ソース端子にそれぞれクロック入力、信号出力が接続されたトランジスタであるシフトレジスタ回路。
10. 請求項５〜７のいずれか１つに記載のシフトレジスタ回路であって、
    前記２入力１出力インバータ回路は、
    非反転入力がゲートに、電源１と反転出力がそれぞれドレインとソースに接続された第１トランジスタと、
    反転入力がゲートに、電源２と反転出力がそれぞれドレインとソースに接続された第２トランジスタと、
    を含むシフトレジスタ回路。
11. 請求項８〜１０に記載のシフトレジスタ回路であって、
    前記パスゲート回路および２入力１出力インバータ回路を構成するトランジスタが、Ｐ型ＴＦＴまたはＮ型ＴＦＴのいずれか一方のみであるシフトレジスタ回路。
12. 請求項１１に記載のシフトレジスタ回路であって、
    前記２つの２入力１出力インバータ回路を構成する２つの前記第２トランジスタをそれぞれＭ２，Ｍ４、前記パスゲート回路を構成する２つのトランジスタをＬ１，Ｌ２とし、Ｍｉ（ｉ＝２，４）、Ｌｊ（ｊ＝１，２）のチャネル面積を（ＷＬ）Ｍｉ，（ＷＬ）Ｌｉと書くとき、１．５＊（ＷＬ）Ｌ１＜（ＷＬ）Ｍ２
    かつ、
    １．５＊（ＷＬ）Ｌ２＜（ＷＬ）Ｍ４
    となるように構成されるシフトレジスタ回路。
13. 請求項１２に記載のシフトレジスタ回路であって、
    前記２つの２入力１出力インバータ回路を構成する２つの前記第２トランジスタをそれぞれＭ２，Ｍ４、前記パスゲート回路を構成する２つのトランジスタをＬ１，Ｌ２とし、Ｍｉ（ｉ＝２，４）Ｌｊ（ｊ＝１，２）のチャネル面積を（ＷＬ）Ｍｉ，（ＷＬ）Ｌｉと書くとき、
    （ＷＬ）Ｍ２＜７５０＊（ＷＬ）Ｌ１
    または、
    （ＷＬ）Ｍ４＜７５０＊（ＷＬ）Ｌ２
    となるように構成されるシフトレジスタ回路。
14. 請求項1〜１３のいずれか１つに記載のシフトレジスタ回路を利用する表示装置。

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