CN108091307A - 输出电路以及液晶显示装置的数据驱动器 - Google Patents

Abstract

本发明涉及输出电路以及液晶显示装置的数据驱动器。提供能够抑制偏置线的增加并防止输出信号的延迟的输出电路。差动放大电路具备：差动输入级、第一电流镜、第二电流镜、第一电流源电路、以及第二电流源电路。第一电流源电路具有：在控制端子接收第一偏置电压的第一导电型的第一晶体管、以及在控制端子接收第二偏置电压的第二导电型的第二晶体管。输出放大电路具备第一导电型的第三晶体管、以及第二导电型的第四晶体管。控制电路具有第一导电型的第五晶体管，所述第五晶体管的第一端子连接于第二电流源电路的另一端与输出放大电路的第四晶体管的控制端子的连接点，第二端子连接于第二电流镜的输出节点，在控制端子接收第一偏置电压。

Description

输出电路以及液晶显示装置的数据驱动器

技术领域

本发明涉及输出电路以及使用了其的液晶显示装置的数据驱动器。

背景技术

现在，在显示装置的领域中，有源矩阵型的液晶显示装置成为主流。液晶显示装置广泛地用于从智能电话或平板终端等便携式信息终端到4K、2K等高分辨率的监视器或TV等具有大画面的装置所谓的显示装置。

对显示面板进行驱动的数据驱动器与高品质的图像显示或动画显示对应，因此，与高精度的灰度电压的输出一起寻求数据线的高速驱动。因此，数据驱动器的输出电路为了高速地充放电显示面板的数据线电容而需要高的驱动能力。此外，为了实现良好的显示品质，也需要数据线的充电时和放电时的驱动波形的转换速率即数据驱动器的输出放大电路的速率的对称性或均匀性。

此外，液晶显示器通过向液晶施加的电压的电压电平控制与灰度对应的透射率，但是，为了防止液晶的劣化需要以规定的周期改变向液晶施加的电压极性。同样地，采用对固定的公共电压以规定的周期切换正极侧的灰度电压和负极侧的灰度电压来对数据线进行驱动的驱动方式。因此，在数据驱动器中需要液晶时间电压范围的约2倍的电源电压（最大约20V）。

近来，数据驱动器的驱动方式由于功耗的削减而从点反转驱动（以数据期间单位切换正极和负极）转移为列反转驱动（以1帧期间（改写1画面期间）切换正极和负极）。在列反转驱动用的数据驱动器中，使用上位电源电压VDD、中位电源电压VML（公共电压附近）、低位电源电压VSS（=GND）这3个电源，将输出正极性和负极性的灰度电压的半VDD放大器用作输出电路。

作为列反转驱动用的半VDD放大器，已知有根据正/负极性的动态范围分别设计驱动用的电源的2个输出结构的输出放大器（例如，专利文献1）。

在该2个输出结构的输出放大器中，差动输入级电路的电源电压范围为全VDD（VDD-VSS），与此相对地，2个输出级电路的电源电压范围分别为正极侧板VDD（VDD-VML）、负极侧半VDD（VMH-VSS）（例如，VML=VMH=VDD/2）。以能根据差动输入级电路的输入电压的电压极性来切换2个输出级电路的方式构成。

这是因为，当正极侧和负极侧的输出电压的偏移电压（来自输出期待值的偏差）存在偏差时，显示品质降低，所以在正极电压输出时和负极电压输出时使决定输出偏移电压的偏差的差动输入级电路相同，由此，为防止显示品质的降低的结构。

可是，在重负荷的高速驱动（列反转驱动）中，例如，作为差动输入级电路的正极输入电压，从输入中位电源电压VML附近的正极电压的初始状态在第一数据期间输入高位电源电压VDD附近的正极电压（充电工作）时，存在输出级电路的Pch和Nch输出级晶体管的栅极电压过渡地较大地偏离正极电压范围而降低至比中位电源电压VML低的电位的情况。在此阶段中当第一数据期间结束而在下一个第二数据期间正极输入电压向低电压侧（例如中位电源电压VML附近）发生变化时，Pch和Nch输出级晶体管的栅极电压超过中位电源电压VML，当不会上升到Nch输出级晶体管导通的电位时不会切换为放电工作，因此，在第二数据期间产生较大的输出信号延迟，存在显示品质降低这样的问题。

同样地，在差动输入级电路的负极输入电压从被输入中位电源电压VMH附近的负极电压的初始状态在第一数据期间被输入低位电源电压VSS附近的负极电压（放电工作）时，存在输出级电路的Pch和Nch输出级晶体管的栅极电压过渡地较大地偏离负极电压范围而上升到逼中位电源电压VMH高的电位的情况。在此阶段中当第一数据期间结束而在下一个第二数据期间负极输入电压向高电压侧（例如中位电源电压VMH附近）发生变化时，Pch和Nch输出级晶体管的栅极电压超过中位电源电压VMH，当不会降低到Pch输出级晶体管导通的电位时不会切换为充电工作，因此，在第二数据期间产生较大的输出信号延迟（输出波形的非对称性或不均匀性），存在显示品质降低这样的问题。

因此，考虑了以下输出电路：被输入正极电压的差动放大电路在低电位侧的电流镜电路和Nch输出级晶体管的栅极之间设置有接收偏置信号而成为导通或截止的控制晶体管，当Nch输出级晶体管的栅极想要从中位电源电压VML进一步降低时控制晶体管截止，由此，防止输出级晶体管的栅极电压降低到中位电源电压以下的输出电路（例如专利文献2的图1）。同样地，考虑了以下输出电路：被输入负极电压的差动放大电路在高电位侧的电流镜电路和Pch输出级晶体管的栅极之间设置有接收偏置信号而成为导通或截止的控制晶体管，当Nch输出级晶体管的栅极想要从中位电源电压VMH进一步上升时控制晶体管截止，由此，防止输出级晶体管的栅极电压上升到中位电源电压以上的输出电路（例如专利文献2的图2）。

现有技术文献

专利文献

专利文献1：日本特开2009-244830号公报；

专利文献2：日本特开2012-39345号公报。

发明内容

发明要解决的课题

在上述的专利文献2的输出电路中，新需要向控制晶体管的栅极供给的钳位用的偏置信号，偏置线增加。此外，在上述专利文献1的结构中，也将同样的钳位元件分别追加到正极侧和负极侧的输出放大级中，由此，能够防止正极侧的输出级晶体管的栅极电压偏离正极侧电源电压范围，防止负极侧的输出级晶体管的栅极电压偏离负极侧电源电压范围，抑制输出信号延迟，但是，在该情况下也新需要钳位用的偏置信号，因此，偏置线增加。

显示用数据驱动器的显示线通常为从芯片中央的偏置电路向多个输出电路共同布线的结构，因此，当偏置线增加时，由于与交叉的布线的耦合等容易受到噪声的影响，存在错误工作的风险变高这样的问题。此外，从设计容易性的观点出发，也优选偏置线的数量少的一方，存在有线数量的削减要求这样的问题。

用于解决课题的方案

本发明的输出电路的特征在于，具备：差动放大电路、输出放大电路、控制电路、接收输入信号的输入的输入端子、输出输出信号的输出端子、被供给第一电源电压的第一电源端子、被供给第二电源电压的第二电源端子、以及被供给具有所述第一电源电压和所述第二电源电压之间的电压值的第三电源电压的第三电源端子，所述差动放大电路具备：生成与所述输入信号和所述输出信号的差分对应的差动电流的差动输入级；连接于所述第一电源端子的包含第一导电型的晶体管对的第一电流镜；连接于所述第二电源端子的包含与所述第一导电型相反导电型的第二导电型的晶体管对的第二电流镜；连接于所述第一电流镜的输入节点和所述第二电流镜的输入节点之间的第一电流源电路；以及连接于所述第一电流镜的输出节点和所述第二电流镜的输出节点之间的第二电流源电路，所述第一和第二电流镜的至少一个接收所述差动输入级的差动电流，所述第一电流源电路具备：第一导电型的第一晶体管，在控制端子接收第一偏置电压；以及第二导电型的第二晶体管，与所述第一晶体管串联连接，在控制端子接收第二偏置电压，所述输出放大电路具备：第一导电型的第三晶体管，连接于所述第一电源端子与所述输出端子之间，控制端子连接于所述第一电流镜的输出节点与所述第二电流源电路的一端的连接点；以及第二导电型的第四晶体管，连接于所述第三电源端子与所述输出端子之间，控制端子连接于所述第二电流源电路的另一端，所述控制电路具备第一导电型的第五晶体管，所述第五晶体管的第一端子连接于所述第二电流源电路的另一端与所述输出放大电路的所述第四晶体管的控制端子的连接点，第二端子连接于所述第二电流镜的输出节点，在控制端子接收所述第一偏置电压。

本发明的输出电路是，一种输出电路，具备：差动放大电路、输出放大电路、控制电路、接收输入信号的输入的输入端子、输出输出信号的输出端子、被供给第一电源电压的第一电源端子、被供给第二电源电压的第二电源端子、以及被供给具有所述第一电源电压和所述第二电源电压之间的电压值的第三电源电压的第三电源端子，所述输出电路的特征在于，所述差动放大电路具备：生成与所述输入信号和所述输出信号的差分对应的差动电流的差动输入级；连接于所述第一电源端子的包含第一导电型的晶体管对的第一电流镜；连接于所述第二电源端子的包含与所述第一导电型相反导电型的第二导电型的晶体管对的第二电流镜；连接于所述第一电流镜的输入节点和所述第二电流镜的输入节点之间的第一电流源电路；以及连接于所述第一电流镜的输出节点和所述第二电流镜的输出节点之间的第二电流源电路，所述第一和第二电流镜的至少一个接收所述差动输入级的差动电流，所述第一电流源电路具有：第一导电型的第一晶体管，在控制端子接收第一偏置电压；以及第二导电型的第二晶体管，与所述第一晶体管串联连接，在控制端子接收第二偏置电压，所述输出放大电路具备：第一导电型的第三晶体管，连接于所述第三电源端子与所述输出端子之间，控制端子连接于所述第二电流源电路的一端；以及第二导电型的第四晶体管，连接于所述第二电源端子与所述输出端子之间，控制端子连接于所述第二电流镜的输出节点与所述第二电流源电路的另一端的连接点，所述控制电路具有第二导电型的第五晶体管，所述第五晶体管的第一端子连接于所述第二电流源电路的一端与所述输出放大电路的所述第三晶体管的控制端子的连接点，第二端子连接于所述第一电流镜的输出节点，在控制端子接收所述第二偏置电压。

发明效果

根据本发明的输出电路，能够抑制偏置线的增加并防止输出信号的延迟。

附图说明

图1是示出实施例1的输出电路的结构的电路图。

图2是示出输出电路的比较例的电路图。

图3是示出实施例2的输出电路的结构的电路图。

图4是示出实施例3的输出电路的结构的电路图。

图5是示出实施例4的输出电路的结构的电路图。

图6是示出实施例5的偏置电路的结构的电路图。

图7是示出实施例6的偏置电路的结构的电路图。

图8是示出实施例7的数据驱动器的结构的框图。

具体实施方式

以下，参照附图来对本发明的实施例进行说明。再有，在以下的各实施例中的说明和附图中，对实质上相同或等效的部分标注相同的参照附图标记。

【实施例1】

图1是示出本发明的实施例1的输出电路100A的结构的图。输出电路100A具备差动输入级10、输出放大电路20、第一电流镜（current mirror）电路30、第二电流镜电路40、第一浮动电流源（floating current source）电路50、第二浮动电流源电路60、以及控制电路70。差动输入级10、第一电流镜电路30、第二电流镜电路40、第一浮动电流源电路50和第二浮动电流源电路60构成差动放大电路。

此外，输出电路100A具有与差动输入级10连接的输入端子T1、与输出放大电路20连接的输出端子T2、以及接收高位电源电压VDD、中位电源电压VML和低位电源电压VSS的供给的各电源端子。中位电源电压VML为具有高位电源电压VDD和低位电源电压VSS的中间的电压值的电压。

差动输入级10由恒定电流源113、包括NMOS晶体管111和112的Nch差动对、恒定电流源116、以及包括PMOS晶体管114和115的Pch差动对构成。

构成Nch差动对的输出的NMOS晶体管111和112的漏极分别连接于PMOS晶体管131与133的连接节点N5和PMOS晶体管132与134的连接节点N6。构成Pch差动对的输出的PMOS晶体管114和115的漏极分别连接于NMOS晶体管141与143的连接节点N7和NMOS晶体管142与144的连接节点N8。

恒定电流源113的一端连接于VSS电源端子。构成Nch差动对的NMOS晶体管111和112的源极共同连接于恒定电流源113的另一端。NMOS晶体管111的栅极连接于输出端子T2，NMOS晶体管112的栅极连接于输入端子T1。

恒定电流源116的一端连接于VDD电源端子。构成Pch差动对的PMOS晶体管114和115的源极共同连接于恒定电流源116的另一端。PMOS晶体管114的栅极连接于NMOS晶体管111的栅极和输出端子T2。PMOS晶体管115的栅极连接于NMOS晶体管112的栅极和输入端子T1。

输出放大电路20由在VDD电源端子与VML电源端子之间串联连接的PMOS晶体管121和NMOS晶体管122构成。PMOS晶体管121的源极连接于VDD电源端子，漏极连接于输出端子T2，栅极连接于第一电流镜电路30的输出节点N2和第二浮动电流源电路60的一端。NMOS晶体管122的源极连接于VML电源端子，漏极连接于PMOS晶体管121的漏极和输出端子T2，栅极连接于第二浮动电流源电路60的另一端和控制电路70的一端。

第一电流镜电路30由PMOS晶体管131、132、133和134构成。为通常的PMOS结构的低电压共源共栅（cascode）电流镜。

PMOS晶体管131和132的栅极彼此互相连接，源极共同连接于VDD电源端子。

PMOS晶体管133和134的栅极彼此互相连接。PMOS晶体管133的源极经由节点N5连接于PMOS晶体管131的漏极，PMOS晶体管134的源极经由节点N6连接于PMOS晶体管132的漏极。PMOS晶体管131和132的栅极被PMOS晶体管133的漏极和节点N1共同连接。向PMOS晶体管133和134的栅极供给偏置电压BP1。

第二电流镜电路40由NMOS晶体管141、142、143和144构成。为通常的NMOS结构的低电压共源共栅电流镜。

NMOS晶体管141和142的栅极彼此互相连接，源极共同连接于VSS电源端子。

NMOS晶体管143和144的栅极彼此互相连接。NMOS晶体管143的源极经由节点N7连接于NMOS晶体管141的漏极，NMOS晶体管144的源极经由节点N8连接于NMOS晶体管142的漏极。NMOS晶体管141和142的栅极被NMOS晶体管143的漏极和节点N3共同连接。向NMOS晶体管143和144的栅极供给偏置电压BN1。

第一浮动电流源电路50由源极彼此互相连接的串联连接的NMOS晶体管151和PMOS晶体管152构成。

NMOS晶体管151的漏极经由第一电流镜电路30的输入节点N1连接于PMOS晶体管133的漏极。PMOS晶体管152的漏极经由第二电流镜电路40的输入节点N3连接于NMOS晶体管143的漏极。向NMOS晶体管151的栅极供给偏置电压BN3，向PMOS晶体管152的栅极供给偏置电压BP3。

第二浮动电流源电路60由并联连接的PMOS晶体管161和NMOS晶体管162构成，连接于第一电流镜电路30的输出节点N2与第二电流镜电路40的输出节点N4之间。

PMOS晶体管161的源极和NMOS晶体管162的漏极经由第一电流镜电路30的输出节点N2连接于PMOS晶体管134的漏极。PMOS晶体管161的漏极和NMOS晶体管162的源极经由控制电路70和第二电流镜电路40的输出节点N4连接于NMOS晶体管144的漏极。向PMOS晶体管161的栅极供给偏置电压BP2，向NMOS晶体管162的栅极供给偏置电压BN2。

控制电路70由PMOS晶体管171构成。PMOS晶体管171的源极连接于将第二浮动电流源电路60的另一端与NMOS晶体管122的栅极连接的连接节点N4A。PMOS晶体管171的漏极经由第二电流镜电路40的输出节点N4连接于NMOS晶体管144的漏极。PMOS晶体管171的栅极连接于第一浮动电流源电路50的PMOS晶体管152的栅极，被供给偏置电压BP3。

偏置电压BP3为与中位电源电压VML对应的电压信号，具体地为与中位电源电压VML相比低PMOS晶体管的阈值电压的绝对值（|Vtp|）左右的电压（即，VML-|Vtp|）。将偏置电压BP3作为共同的偏置电压向控制电路70的PMOS晶体管171的栅极和第一浮动电流源电路50的PMOS晶体管152的栅极供给。

接着，对本实施例的输出电路100A的工作进行说明。

当在对大画面的液晶显示装置的数据线等重的电容负载进行高速地驱动（列反转驱动）的情况下例如从向输入端子T1输入中位电源电压VML附近的正极电压的初始状态起在1个数据期间开始时向输出电路100A的输入端子T1输入高位电源电压VDD附近的正极电压时，进行将输出端子T2和PMOS晶体管121与NMOS晶体管122的连接端连结的输出线L1的充电工作。具体地，1个数据期间开始稍后的输出端子T2的输出电压VO为初始状态的中位电源电压VML附近的正极电压，输入端子T1的输入信号VI向高位电源电压VDD附近的正极电压发生变化。由此，接收输入电压VI和输出电压VO的Nch差动对的NMOS晶体管112、111的电流分别减少、增加，同样地，接收输入电压VI和输出电压VO的Pch差动对的PMOS晶体管115、114的电流分别减少、增加。

第一电流镜电路30的节点N5的电位由于NMOS晶体管111的电流的减少而上升，与此对应地，第一电流镜电路30的输入节点N1的电位也上升。由于输入节点N1的电位的上升，PMOS晶体管131、132的电流都减少。此外，NMOS晶体管112的电流增加，因此，节点N6的电位降低，减少或切断PMOS晶体管134的电流。由此，使第一电流镜电路30的输出节点N2即PMOS晶体管121的栅极的电位向低电压侧降低，经由电流源电路60也使节点N4A即NMOS晶体管122的栅极的电位降低。

另一方面，第二电流镜电路40的节点N7的电位由于PMOS晶体管114的电流的增加而上升，与此对应地，第二电流镜电路40的输入节点N3的电位也上升。由于输入节点N3的电位的上升，NMOS晶体管141、142的电流都增加。此外，PMOS晶体管115的电流减少，因此，节点N8的电位降低，NMOS晶体管144的电流增加。由此，使第二电流镜电路40的输出节点N4的电位向低电压侧降低，经由电流控制电路70的PMOS晶体管171也使节点N4A即NMOS晶体管122的栅极的电位降低。进而，经由电流源电路60也使节点N2即PMOS晶体管121的栅极的电位降低。

如以上那样，根据Nch差动对（112、111）的差动电流，减少或切断第一电流镜电路30的输出电流，由此，PMOS晶体管121的栅极电位和NMOS晶体管122的栅极电位降低。另一方面，根据Pch差动对（115、114）的差动电流，第二电流镜电路40的输出电流增加，由此，PMOS晶体管121的栅极电位和NMOS晶体管122的栅极电位降低。由此，输出放大电路20的PMOS晶体管121的电流增加，减少或切断NMOS晶体管122的电流，由于针对输出端子T2的充电作用，输出电压VO上升。再有，即使在图1的差动输入级10仅为Nch差动对（112、111）或Pch差动对（115、114）的任一个的情况下，也有助于PMOS晶体管121的栅极电位和NMOS晶体管122的栅极电位的变动，因此，产生与具备两者的差动对的结构同样的作用。

在此，当输出放大电路20的NMOS晶体管122的栅极电位（即，连接节点N4A的电位）想要从中位电源电压VML进一步降低时（即，当PMOS晶体管171的源极电位想要从中位电源电压VML降低时），在PMOS晶体管171的栅极、源极间电压为阈值电压以下时，PMOS晶体管171为截止。由此，高位电源电压VDD和低位电源电压VSS之间的电流路径（在PMOS晶体管132、134、第二浮动电流源电路60、PMOS晶体管171、NMOS晶体管144和142中流动的电流）被切断。

因此，连接节点N4A的电位被保持为中位电源电压VML附近，不会降低到中位电源电压VML以下。此外，输出放大电路20的PMOS晶体管121的栅极电位也不会降低到中位电源电压VML以下。即，PMOS晶体管171为截止，由此，防止输出放大电路20的PMOS晶体管121和NMOS晶体管122的栅极电位偏离正极侧的电源电压范围（高位电源电压VDD与中位电源电压VML之间）。

当在该状态下切换为下1个数据期间而向输入端子T1输入中位电源电压VML附近的正极电压时，迅速地切换为输出线L1的放电工作。具体地，当输入端子T1的输入信号VI向中位电源电压VML附近的正极电压发生变化时，接收输入电压VI和输出电压VO的Nch差动对的NMOS晶体管112、111的电流分别减少、增加，同样地，接收输入电压VI和输出电压VO的Pch差动对的PMOS晶体管115、114的电流分别增加、减少。

第一电流镜电路30的节点N5的电位由于NMOS晶体管111的电流的增加而降低，与此对应地，第一电流镜电路30的输入节点N1的电位也降低。由于输入节点N1的电位的降低，PMOS晶体管131、132的电流都增加。此外，NMOS晶体管112的电流减少，因此，节点N6的电位上升，PMOS晶体管134的电流增加。由此，使第一电流镜电路30的输出节点N2即PMOS晶体管121的栅极的电位向高电压侧提高，经由电流源电路60也使节点N4A即NMOS晶体管122的栅极的电位提高。

另一方面，第二电流镜电路40的节点N7的电位由于PMOS晶体管114的电流的减少而降低，与此对应地，第二电流镜电路40的输入节点N3的电位也降低。由于输入节点N3的电位的降低，NMOS晶体管141、142的电流都减少。此外，PMOS晶体管115的电流增加，因此，节点N8的电位上升，减少或切断NMOS晶体管144的电流。由此，使第二电流镜电路40的输出节点N4的电位向高电压侧提高，经由电流控制电路70的PMOS晶体管171也使节点N4A即NMOS晶体管122的栅极的电位提高。进而，经由电流源电路60也使节点N2即PMOS晶体管121的栅极的电位提高。

如以上那样，根据Nch差动对（112、111）的差动电流，第一电流镜电路30的输出电流增加，根据Pch差动对（115、114）的差动电流，减少或切断第二电流镜电路40的输出电流，由此，节点N2、节点N4A都上升。因此，即使在节点N2、节点N4A的电位在前1个数据期间未完全返回到输出稳定状态的情况下，只要为正极侧电源电压范围内，则也迅速地上升到输出稳定状态时的电位，进而，节点N2和节点N4A的电位上升，PMOS晶体管121为截止状态，NMOS晶体管122为导通状态（导通状态）。由此，迅速地开始输出线L1的向中位电源电压VML附近的放电工作。

再有，即使在图1的差动输入级10仅为Nch差动对（112、111）或Pch差动对（115、114）的任一个的情况下，也有助于PMOS晶体管121的栅极电位和NMOS晶体管122的栅极电位的变动，因此，产生与具备两者的差动对的结构同样的作用。

由以上，在本实施例的输出电路100A中，控制电路70的PMOS晶体管171作为钳位（clamp）元件发挥作用，防止输出级（输出放大电路20）的晶体管121、122的栅极电压偏离正极侧电源电压范围，由此，避免输出信号的延迟。

此外，在第一浮动电流源电路50中，将NMOS晶体管151和PMOS晶体管152的源极彼此连接，NMOS晶体管151的漏极连接于第一电流镜电路30的输入节点N1，PMOS晶体管152的漏极连接于第二电流镜电路40的输入节点N3。关于向晶体管151和152的每一个的栅极供给的偏置电压BN3、BP3，例如供给将中位电源电压VML作为基准而生成的电压，晶体管151和152的共同源极被控制为成为中位电源电压VML附近的电位。根据该结构，第一浮动电流源电路50即使针对高位电源电压VDD或低位电源电压VSS或中位电源电压VML的电源噪声也能够进行稳定的放大器工作。具体地，在高位电源电压VDD较大地电压下降（电压降落）的情况下，在第一电流镜电路30的输入节点N1的电位也产生电压下降。可是，NMOS晶体管151的栅极电压、源极电压并不依赖于漏极（节点N1）的电位变动，因此，即使节点N1发生变动也能够稳定地流动恒定电流。同样地，PMOS晶体管152的栅极电压、源极电位并不依赖于漏极（节点N3）的电位变动，因此，即使节点N3由于低位电源电压VSS的电源噪声而发生变动也能够稳定地流动恒定电流。另一方面，即使偏置电压BN3、BP3由于中位电源电压VML的电源噪声而发生变动，晶体管151和152的共同源极也追随，因此，能够稳定地流动恒定电流。因此，具备第一浮动电流源电路50的输出电路100A能够总是进行稳定的放大器工作。

此外，在本实施例的输出电路100A中，第一浮动电流源电路50的PMOS晶体管152的栅极和控制电路70的PMOS晶体管171的栅极被共同连接，接收共同的偏置电压BP3的供给。因此，与向第一浮动电流源电路50的PMOS晶体管152和控制电路70的PMOS晶体管171个别供给偏置电压的情况相比，偏置信号（偏置线）的数量少。

图2是示出作为比较例的输出电路的图。与本实施例的输出电路100A不同，第一浮动电流源电路50具有与第二浮动电流源电路60同样的结构。即，NMOS晶体管151和PMOS晶体管152在第一电流镜电路30的输入节点N1与第二电流镜电路40的输入节点N3之间并联连接。在该结构中，当节点N1的电位由于高位电源电压VDD的噪声而发生变动时，由源极连接于节点N1的PMOS晶体管152控制的电流发生变动，存在不能进行正常的放大器工作的情况。同样地，当节点N3的电位由于低位电源电压VSS的噪声而发生变动时，由源极连接于节点N3的NMOS晶体管151控制的电流发生变动，存在不能进行正常的放大器工作的情况。此外，向控制电路70的PMOS晶体管的栅极供给与向第一浮动电流源电路50的PMOS晶体管152供给的偏置电压BP3不同的将中位电源电压VML作为基准的偏置电压BP4。因此，与本实施例的输出电路100A相比，偏置信号的数量较多。

如以上那样，根据本实施例的输出电路100A，能够实现难以受到电源噪声等的变动的稳定的放大器工作。此外，将向第一浮动电流源电路50的PMOS晶体管152的栅极供给的偏置电压和向控制电路70的PMOS晶体管171的栅极供给的偏置电压共同化，因此，能够削减偏置信号（偏置线）的数量。偏置信号的削减具有降低由与交叉布线的耦合（coupling）等造成的噪声的影响的风险而提高设计容易性的效果。

【实施例2】

图3是示出本发明的实施例2的输出电路100B的结构的图。输出电路100B具备差动输入级10、输出放大电路20、第一电流镜电路30、第二电流镜电路40、第一浮动电流源电路50、第二浮动电流源电路60、以及控制电路70。

此外，输出电路100B具有与差动输入级10连接的输入端子T1、与输出放大电路20连接的输出端子T2、以及接收高位电源VDD、中位电源VMH和低位电源VSS的供给的各电源端子。

本实施例的输出电路100B在输出放大电路20和控制电路70的结构中与实施例1的输出电路100A不同。关于差动输入级10、第一电流镜电路30、第二电流镜电路40、第一浮动电流电路50和第二浮动电流电路60的结构，与实施例1的输出电路100A同样，因此，省略说明。

输出放大电路20由在VMH电源端子与VSS电源端子之间串联连接的PMOS晶体管121和NMOS晶体管122构成。PMOS晶体管121的源极连接于VMH电源端子，漏极连接于输出端子T2，栅极连接于第二浮动电流源电路60的一端和控制电路70的另一端。NMOS晶体管122的源极连接于VSS电源端子，漏极连接于PMOS晶体管121的漏极和输出端子T2，栅极连接于第二电流镜电路40的输出节点N4和第二浮动电流源电路60的另一端。

控制电路70由NMOS晶体管171构成。NMOS晶体管171的源极连接于将第二浮动电流源电路60的一端与PMOS晶体管121的栅极连接的连接节点N2A。NMOS晶体管171的漏极经由第一电流镜电路30的输出节点N2连接于PMOS晶体管134的漏极。NMOS晶体管171的栅极连接于第一浮动电流电路50的NMOS晶体管151的栅极，被供给偏置电压BN3。

偏置电压BN3为与中位电源VMH对应的电压信号，为与中位电源VMH的电压相比高NMOS晶体管的阈值电压（Vth）左右的电压（即，VMH+Vth）。将偏置电压BN3作为共同的偏置电压向控制电路70的NMOS晶体管171的栅极和第一浮动电流源电路50的NMOS晶体管151的栅极供给。

接着，对本实施例的输出电路100B的工作进行说明。

当在对大画面的液晶显示装置的数据线等重的电容负载进行高速地驱动（列反转驱动）的情况下例如从向输入端子T1输入中位电源电压VMH附近的负极电压的初始状态起在1个数据期间开始时向输出电路100B的输入端子T1输入低位电源电压VSS附近的负极电压时，进行将输出端子T2和PMOS晶体管121与NMOS晶体管122的连接端连结的输出线L1的放电工作。具体地，1个数据期间开始稍后的输出端子T2的输出电压VO为初始状态的中位电源电压VMH附近的负极电压，输入端子T1的输入信号VI向低位电源电压VSS附近的负极电压发生变化。由此，接收输入电压VI和输出电压VO的Nch差动对的NMOS晶体管112、111的电流分别减少、增加，同样地，接收输入电压VI和输出电压VO的Pch差动对的PMOS晶体管115、114的电流分别增加、减少。电流镜电路30和40的作用与输出电路100A（图1）同样，根据Nch差动对（112、111）的差动电流，第一电流镜电路30的输出电流增加，根据Pch差动对（115、114）的差动电流，减少或切断第二电流镜电路40的输出电流，由此，节点N2、N4都上升。此外，经由控制电路70和第二浮动电流源电路60分别连接于节点N2、N4的节点N2A也上升。由此，减少或切断栅极连接于节点N2A的输出放大电路20的PMOS晶体管121的电流，栅极连接于节点N4的输出放大电路20的NMOS晶体管122的电流增加，输出电压VO由于针对输出端子T2的放电作用而降低。

在此，当输出放大电路20的PMOS晶体管121的栅极电位（即，连接节点N2A的电位）想要从中位电源电压VMH进一步上升时（即，当NMOS晶体管171的源极电位想要从中位电源电压VMH上升时），在NMOS晶体管171的栅极、源极间电压为阈值电压以下时，NMOS晶体管171为截止。由此，高位电源电压VDD和低位电源电压VSS之间的电流路径（在PMOS晶体管132、134、NMOS晶体管171、第二浮动电流源电路60、NMOS晶体管144和142中流动的电流）被切断。

因此，连接节点N2A的电位被保持为中位电源电压VMH附近，不会上升到中位电源电压VMH以上。此外，输出放大电路20的NMOS晶体管122的栅极电位也不会上升到中位电源电压VMH以上。即，NMOS晶体管171为截止，由此，防止输出放大电路20的PMOS晶体管121和NMOS晶体管122的栅极电位偏离负极侧的电源电压范围（低位电源电压VSS与中位电源电压VMH之间）。

当在该状态下切换为下1个数据期间而向输入端子T1输入中位电源电压VMH附近的负极电压时，迅速地切换为输出线L1的充电工作。具体地，当输入端子T1的输入信号VI向中位电源电压VMH附近的负极电压发生变化时，接收输入电压VI和输出电压VO的Nch差动对的NMOS晶体管112、111的电流分别增加、减少，Pch差动对的PMOS晶体管115、114的电流分别减少、增加。电流镜电路30和40的作用与输出电路100A（图1）同样，根据Nch差动对（112、111）的差动电流，减少或切断第一电流镜电路30的输出电流，根据Pch差动对（115、114）的差动电流，第二电流镜电路40的输出电流增加，由此，节点N2、N2A、N4都降低。因此，即使在节点N2A、节点N4A电位在前1个数据期间未完全返回到输出稳定状态的情况下，只要为负极侧电源电压范围内，则也迅速地降低到输出稳定状态时的电位，进而，节点N2A和节点N4的电位降低，NMOS晶体管122为截止状态，PMOS晶体管121为导通状态（导通状态）。由此，迅速地开始输出线L1的向中位电源电压VMH附近的充电工作。

由以上，在本实施例的输出电路100B中，控制电路70的NMOS晶体管171作为钳位元件发挥作用，防止输出级（输出放大电路20）的晶体管121、122的栅极电压偏离负极侧电源电压范围，由此，避免输出信号的延迟。

此外，与实施例1的输出电路100A同样，本实施例的输出电路100B中的第一浮动电流源电路50由源极彼此互相连接的串联连接的NMOS晶体管151和PMOS晶体管152构成。因此，即使针对高位电源电压VDD或低位电源电压VSS或中位电源电压VMH的电源噪声也能够进行稳定的放大器工作。

此外，第一浮动电流源电路50的NMOS晶体管151的栅极和控制电路70的NMOS晶体管171的栅极被共同连接，接收共同的偏置电压BN3的供给。因此，与向第一浮动电流源电路50的NMOS晶体管151和控制电路70的NMOS晶体管171个别供给偏置电压的情况相比，能够削减偏置信号（偏置线）的数量，因此，降低由与交叉布线的耦合等造成的噪声的影响的风险，设计容易性变高。

【实施例3】

图4是示出本发明的实施例3的输出电路100C的结构的图。输出电路100C具备差动输入级10、输出放大电路20、第一电流镜电路30、第二电流镜电路40、第一浮动电流源电路50、第二浮动电流源电路60、以及控制电路70。

本实施例的输出电路100C在第一电流镜电路30和第二电流镜电路40不是由实施例1那样的低电压共源共栅电流镜构成而是由1级电流镜构成的方面与实施例1的输出电路100A不同。

第一电流镜电路30由PMOS晶体管131和132构成。PMOS晶体管131和132的栅极彼此互相连接，源极共同连接于VDD电源端子。此外，将PMOS晶体管131的漏极和栅极连接。PMOS晶体管131的漏极经由输入节点N1连接于第一浮动电流源电路50的一端。PMOS晶体管132的漏极经由输出节点N2连接于第二浮动电流源电路60的一端。

第二电流镜电路40由NMOS晶体管141和142构成。NMOS晶体管141和142的栅极彼此互相连接，源极共同连接于VSS电源端子。此外，将NMOS晶体管141的漏极和栅极连接。NMOS晶体管141的漏极经由输入节点N3连接于第一浮动电流源电路50的另一端。NMOS晶体管142的漏极经由输出节点N4连接于控制电路70的另一端。

接着，对本实施例的输出电路100C的工作进行说明。当在对大画面的液晶显示装置的数据线等重的电容负载进行高速地驱动（列反转驱动）的情况下例如从向输入端子T1输入中位电源电压VML附近的正极电压的初始状态起在1个数据期间开始时向输出电路100C的输入端子T1输入高位电源电压VDD附近的正极电压时，进行将输出端子T2和PMOS晶体管121与NMOS晶体管122的连接端连结的输出线L1的充电工作。具体地，1个数据期间开始稍后的输出端子T2的输出电压VO为初始状态的中位电源电压VML附近的正极电压，输入端子T1的输入信号VI向高位电源电压VDD附近的正极电压发生变化。由此，接收输入电压VI和输出电压VO的Nch差动对的NMOS晶体管112、111的电流分别减少、增加，同样地，接收输入电压VI和输出电压VO的Pch差动对的PMOS晶体管115、114的电流分别减少、增加。

第一电流镜电路30的输入节点N1的电位由于NMOS晶体管111的电流的减少而上升，PMOS晶体管131、132的电流都减少。此外，NMOS晶体管112的电流增加，因此，使第一电流镜电路30的输出节点N2即PMOS晶体管121的栅极的电位向低电压侧降低，经由电流源电路60也使节点N4A即NMOS晶体管122的栅极的电位降低。

另一方面，第二电流镜电路40的输入节点N3的电位由于PMOS晶体管114的电流的增加而上升，NMOS晶体管141、142的电流都增加。此外，PMOS晶体管115的电流减少，因此，使第二电流镜电路40的输出节点N4的电位向低电压侧降低，经由电流控制电路70的PMOS晶体管171也使节点N4A即NMOS晶体管122的栅极的电位降低。进而，经由电流源电路60也使节点N2即PMOS晶体管121的栅极的电位降低。即，本实施例的电流镜电路30和40与输出电路100A的电流镜电路30和40结构不同，但是，作用相同。此外，控制电路70也具有与输出电路100A相同的作用。因此，本实施例的输出电路100C也进行与实施例1的输出电路100A同样的工作，起到同样的作用效果。

即，在输出线L1的充电工作中，当输出放大电路20的NMOS晶体管122的栅极电位（连接节点N4A的电位）想要从中位电源电压VML进一步降低时，PMOS晶体管171为截止，切断高位电源电压VDD和低位电源电压VSS之间的电流路径。连接节点N4A的电位被保持为中位电源电压VML附近，不会降低到中位电源电压VML以下。因此，防止输出放大电路20（输出级）的PMOS晶体管121和NMOS晶体管122的栅极电压偏离正极侧的电源电压范围（高位电源电压VDD与中位电源电压VML之间），与中位电源电压VML的电压电平相比不会降低，因此，避免输出信号的延迟。

此外，本实施例的第一浮动电流源电路50与实施例1同样地由源极彼此互相连接的串联连接的NMOS晶体管151和PMOS晶体管152构成。因此，即使针对高位电源电压VDD或低位电源电压VSS或中位电源电压VML的电源噪声也能够进行稳定的放大器工作。

此外，第一浮动电流源电路50的PMOS晶体管152的栅极和控制电路70的PMOS晶体管171的栅极被共同连接，接收共同的偏置电压BP3的供给。因此，与向第一浮动电流源电路50的PMOS晶体管152和控制电路70的PMOS晶体管171个别供给偏置电压的情况相比，能够削减偏置信号（偏置线）的数量，因此，降低由与交叉布线的耦合等造成的噪声的影响的风险，设计容易性变高。

【实施例4】

图5是示出本发明的实施例4的输出电路100D的结构的图。输出电路100D具备差动输入级10、输出放大电路20、第一电流镜电路30、第二电流镜电路40、第一浮动电流源电路50、第二浮动电流源电路60、以及控制电路70。

本实施例的输出电路100D在第一电流镜电路30和第二电流镜电路40不是由实施例2那样的低电压共源共栅电流镜构成而是由1级电流镜构成的方面与实施例2的输出电路100D不同。

第一电流镜电路30由PMOS晶体管131和132构成。PMOS晶体管131和132的栅极彼此互相连接，源极共同连接于VDD电源端子。此外，将PMOS晶体管131的漏极和栅极连接。PMOS晶体管131的漏极经由输入节点N1连接于第一浮动电流源电路50的一端。PMOS晶体管132的漏极经由输出节点N2连接于控制电路70的一端。

第二电流镜电路40由NMOS晶体管141和142构成。NMOS晶体管141和142的栅极彼此互相连接，源极共同连接于VSS电源端子。此外，将NMOS晶体管141的漏极和栅极连接。NMOS晶体管141的漏极经由输入节点N3连接于第一浮动电流源电路50的另一端。NMOS晶体管142的漏极经由输出节点N4连接于第二浮动电流源电路60的另一端。

本实施例的电流镜电路30和40具有与输出电路100B的电流镜电路30和40相同的作用。此外，控制电路70也具有与输出电路100B相同的作用。因此，本实施例的输出电路100D进行与实施例2的输出电路100B同样的工作，起到同样的作用效果。

即，当输出放大电路20的PMOS晶体管121的栅极电位（连接节点N2A的电位）想要从中位电源电压VMH进一步上升时，NMOS晶体管171为截止，高位电源电压VDD和低位电源电压VSS之间的电流路径被切断。连接节点N2A的电位被保持为中位电源电压VMH附近，不会上升到中位电源电压VMH以上。因此，防止输出放大电路20（输出级）的PMOS晶体管121和NMOS晶体管122的栅极电压偏离负极侧的电源电压范围（低位电源电压VSS与中位电源VMH电压之间），与中位电源电压VMH相比不会上升，因此，避免输出信号的延迟。

此外，本实施例的第一浮动电流电路50与实施例2同样地由源极彼此互相连接的串联连接的NMOS晶体管151和PMOS晶体管152构成。因此，即使针对高位电源电压VDD或低位电源电压VSS或中位电源电压VMH的电源噪声也能够进行稳定的放大器工作。

此外，第一浮动电流源电路50的NMOS晶体管151的栅极和控制电路70的NMOS晶体管171的栅极被共同连接，接收共同的偏置电压BN3的供给。因此，与向第一浮动电流源电路50的NMOS晶体管151和控制电路70的NMOS晶体管171个别供给偏置电压的情况相比，能够削减偏置信号（偏置线）的数量，因此，降低由与交叉布线的耦合等造成的噪声的影响的风险，设计容易性变高。

【实施例5】

图6是示出本发明的实施例5的偏置电路200A的结构的图。偏置电路200A为向例如实施例1的输出电路100A（图1）和实施例3的输出电路100C（图4）供给偏置电压BN3和BP3的电路。

偏置电路200A具备PMOS晶体管181、恒定电流源182、PMOS晶体管183、NMOS晶体管184、NMOS晶体管191、以及恒定电流源192。

PMOS晶体管181的源极连接于VML电源端子，漏极连接于恒定电流源182的一端。PMOS晶体管181的栅极和漏极被共同连接而连接于输出偏置电压BP3的输出端子T4。

恒定电流源182的一端连接于PMOS晶体管181的漏极，另一端连接于VSS电源端子。

PMOS晶体管183的源极连接于NMOS晶体管191的源极，漏极连接于NMOS晶体管184的漏极。PMOS晶体管183的栅极连接于输出偏置电压BP3的输出端子T4。

NMOS晶体管184为连接于PMOS晶体管183与VSS电源端子之间的负载元件，栅极和漏极共同连接于PMOS晶体管183的漏极，源极连接于VSS电源端子。

NMOS晶体管191的漏极和栅极被共同连接，源极连接于PMOS晶体管183的源极。NMOS晶体管191的栅极连接于输出偏置电压BN3的输出端子T3。

恒定电流源192的一端连接于VDD电源端子，另一端连接于NMOS晶体管191的漏极。恒定电流源182和192被设定为流动相等的电流值mI3。

偏置电路200A将PMOS晶体管181的漏极的电压作为偏置电压BP3输出，将NMOS晶体管191的漏极的电压作为偏置电压BN3输出。偏置电压BP3为以中位电源电压VML为基准而生成且比中位电源电压VML的电压低PMOS晶体管181的阈值电压的绝对值（|Vtp|）左右的电压（VML-|Vtp|）。

此外，PMOS晶体管181和183的栅极电压都为偏置电压BP3，恒定电流源182和192的电流值相等。因此，PMOS晶体管183和NMOS晶体管191的共同源极的电位大致为中位电源电压VML。因此，偏置电压BN3与以中位电源电压VML为基准而生成同等，为比中位电源电压VML高NMOS晶体管191的阈值电压（Vth）左右的电压（VML+Vth）。

由此，被供给偏置电压BP3和BN3的图1和图4的第一浮动电流源电路50能够稳定地流动由偏置电路200A设定的恒定电流。此外，能够利用偏置电压BP3来实现图1和图4的控制电路70的钳位工作。

再有，在图6的偏置电路200A中，负载元件由源极连接于VSS电源端子而漏极和栅极被共同连接（二极管连接）且连接于PMOS晶体管183的漏极的NMOS晶体管184构成。可是，也可以利用电阻元件等来构成负载元件。

此外，在中位电源电压VML和中位电源电压VMH为相同的电源电压（例如，VDD/2）的情况下，能够将本实施例的偏置电路200A应用为向实施例2的输出电路100B（图3）和实施例4的输出电路100D（图5）供给偏置电压BN3和BP3的电路。即，图2和图5的第一浮动电流源电路50能够稳定地流动由偏置电路200A设定的恒定电流。此外，能够利用偏置电压BN3来实现图3和图5的控制电路70的钳位工作。

再有，也能够使偏置电路200A为对多个输出电路共同供给偏置电压BP3和BN3的结构。例如，使恒定电流源182和192的电流值为m倍，分别以并置m个的方式设置PMOS晶体管181、183和NMOS晶体管191，由此，能够使偏置电路的电流供给能力为m倍。

【实施例6】

图7是示出本发明的实施例6的偏置电路200B的结构的图。偏置电路200B为向例如实施例2的输出电路100B（图3）和实施例4的输出电路100D（图5）供给偏置电压BN3和BP3的电路。

偏置电路200B具备PMOS晶体管181、恒定电流源182、NMOS晶体管191、恒定电流源192、NMOS晶体管193、以及PMOS晶体管194。

PMOS晶体管181的源极连接于NMOS晶体管193的源极，漏极连接于恒定电流源182的一端。PMOS晶体管181的栅极和漏极连接于输出偏置电压BP3的输出端子T4。

恒定电流源182的一端连接于PMOS晶体管181的漏极，另一端连接于VSS电源端子。

NMOS晶体管191的源极连接于VMH电源端子，漏极连接于恒定电流源192的另一端。NMOS晶体管191的栅极和漏极连接于输出偏置电压BN3的输出端子T3。

恒定电流源192的一端连接于VDD电源端子，另一端连接于NMOS晶体管191的漏极。恒定电流源182和192被设定为流动相等的电流值mI3。

NMOS晶体管193的漏极连接于PMOS晶体管194的漏极，源极连接于PMOS晶体管181的源极。NMOS晶体管193的栅极连接于输出偏置电压BN3的输出端子T3。

PMOS晶体管194为连接于VDD电源端子与NMOS晶体管193之间的负载元件，栅极和漏极共同连接于NMOS晶体管193的漏极，源极连接于VDD电源端子。

偏置电路200B将NMOS晶体管191的漏极的电压作为偏置电压BN3输出，将PMOS晶体管181的漏极的电压作为偏置电压BP3输出。偏置电压BN3为以中位电源电压VMH为基准而生成且比中位电源VMH的电压高NMOS晶体管191的阈值电压（Vth）左右的电压（VMH+Vth）。

此外，NMOS晶体管191和193的栅极电压都为偏置电压BN3，恒定电流源182和192的电流值相等。因此，NMOS晶体管193和PMOS晶体管181的共同源极的电位大致为中位电源电压VMH。因此，偏置电压BP3与以中位电源电压VMH为基准而生成同等，为比中位电源电压VMH低PMOS晶体管181的阈值电压的绝对值（|Vtp|）左右的电压（VMH-|Vtp|）。

由此，被供给偏置电压BN3和BP3的图3和图5的第一浮动电流源电路50能够稳定地流动由偏置电路200B设定的恒定电流。此外，能够利用偏置电压BN3来实现图3和图5的控制电路70的钳位工作。

再有，在图7的偏置电路200B中，负载元件由源极连接于VDD电源端子而漏极和栅极被共同连接（二极管连接）且连接于NMOS晶体管193的漏极的PMOS晶体管194构成。可是，也可以利用电阻元件等来构成负载元件。

此外，在中位电源电压VML和中位电源电压VMH为相同的电源电压（例如，VDD/2）的情况下，能够将本实施例的偏置电路200B应用为向实施例1的输出电路100A（图1）和实施例3的输出电路100C（图4）供给偏置电压BP3和BN3的电路。即，图1和图4的第一浮动电流源电路50能够稳定地流动由偏置电路200B设定的恒定电流。此外，能够利用偏置电压BP3来实现图1和图4的控制电路70的钳位工作。

再有，也能够使偏置电路200B为对多个输出电路共同供给偏置电压BN3和BP3的结构。例如，使恒定电流源182和192的电流值为m倍，分别以并置m个的方式设置PMOS晶体管181、NMOS晶体管191和193，由此，能够使偏置电路的电流供给能力为m倍。

【实施例7】

图8是示出本发明的实施例7的液晶显示装置的数据驱动器300的主要部分结构的图。数据驱动器300包含移位寄存器801、数据寄存器/锁存器802、电平移位器组803、参照电压产生电路804、解码器电路组805、输出电路组806、以及偏置电压产生电路807来构成。

移位寄存器801基于开始脉冲SP和时钟信号CLK来决定数据寄存器/锁存器802中的数据锁存的定时，将定时信号向数据寄存器/锁存器802供给。

数据寄存器/锁存器802基于从移位寄存器801供给的定时信号，将输入的视频数字数据VD展开为各输出单位的数字数据信号，并按照规定的输出数量的每一个进行锁存。数据寄存器/锁存器802根据控制信号CS将锁存后的数字数据信号向电平移位器组803供给。

电平移位器组803将从数据寄存器/锁存器802供给的各输出单位的数字数据信号从低振幅信号变换为高振幅信号，并向解码器电路组805供给。

参照电压产生电路804生成多个参照电压（参照电压组），并向解码器电路组805供给。

解码器电路组805从按照每个输出从参照电压产生电路804供给的参照电压组选择与从电平移位器组803供给的数字数据信号对应的参照电压。

输出电路组806具有与输出数量对应地具备多个实施例1~4的输出电路（图1、3、4和5的输出电路100A~100D的任一个）的结构。输出电路组806按照每个输出接收由解码器电路组805的对应的解码器选择的1个或多个参照电压的输入，将与输入的参照电压对应的灰度信号放大，输出对液晶显示装置（未图示）的数据线进行驱动的驱动电压。输出电路组806的输出端子组分别连接于液晶显示装置的多个数据线。

偏置电压产生电路807包含实施例5或6的偏置电路（图6和7的偏置电路200A和200B的任一个）。偏置电压产生电路807向输出电路组806所包含的多个输出电路之中的构成正极驱动放大器的各输出电路（图1、4的偏置电路100A和100C）供给需要的偏置电压信号。特别地，偏置电压产生电路807向输出电路内的浮动电流源电路50供给偏置电压BP3和BN3，向控制电路70供给偏置电压BP3。

此外，偏置电压产生电路807向输出电路组806所包含的多个输出电路之中的构成负极驱动放大器的各输出电路（图2、5的偏置电路100B和100D）供给需要的偏置电压信号。特别地，偏置电压产生电路807向输出电路内的浮动电流源电路50供给偏置电压BP3和BN3，向控制电路70供给偏置电压BN3。

移位寄存器801和数据寄存器/锁存器802为逻辑电路，被构成为以低电压（例如0V/1.8V）进行工作，被供给所对应的电源电压。电平移位器组803、解码器电路组805和输出电路组806被构成为以驱动显示元件所需要的基准电压、中位电压、高位电压（例如0V/9V/18V）进行工作，被供给所对应的电源电压。

本实施例的数据驱动器300具备实施例1~4的各实施例的输出电路（100A~100D）以及实施例5和6的偏置电路（200A、200B）来构成。因此，根据本实施例，能够抑制连接于输出电路的输出端子的数据线的充电时和放电时的延迟，实现对于电源噪声等强的高品质的数据驱动器。

如以上那样，根据本发明，能够通过抑制偏置线的增加来降低噪声的影响，并防止输出信号的延迟。

再有，本发明并不限定于上述实施方式。例如，在上述实施例中，对输出电路具备恒定电流源113和116而偏置电路具备恒定电流源182和192的结构进行了说明，但是，这些恒定电流源也可以被构成为例如向源极供给规定的电源而向栅极供给规定的偏置电压的晶体管。

此外，实施例1~4的输出电路以及实施例5和6的偏置电路能够适当组合来使用。

附图标记的说明

10 差动输入级

20 输出放大电路

30 第一电流镜电路

40 第二电流镜电路

50 第一浮动电流源电路

60 第二浮动电流源电路

100A~100D 输出电路

200A、200B 偏置电路。

Claims (13)

1.一种输出电路，其特征在于，具备：差动放大电路、输出放大电路、控制电路、接收输入信号的输入的输入端子、输出输出信号的输出端子、被供给第一电源电压的第一电源端子、被供给第二电源电压的第二电源端子、以及被供给具有所述第一电源电压和所述第二电源电压之间的电压值的第三电源电压的第三电源端子，

所述差动放大电路具备：

生成与所述输入信号和所述输出信号的差分对应的差动电流的差动输入级；

连接于所述第一电源端子的包含第一导电型的晶体管对的第一电流镜；

连接于所述第二电源端子的包含与所述第一导电型相反导电型的第二导电型的晶体管对的第二电流镜；

连接于所述第一电流镜的输入节点和所述第二电流镜的输入节点之间的第一电流源电路；以及

连接于所述第一电流镜的输出节点和所述第二电流镜的输出节点之间的第二电流源电路，

所述第一和第二电流镜的至少一个接收所述差动输入级的差动电流，

所述第一电流源电路具备：

第一导电型的第一晶体管，在控制端子接收第一偏置电压；以及

第二导电型的第二晶体管，与所述第一晶体管串联连接，在控制端子接收第二偏置电压，

所述输出放大电路具备：

第一导电型的第三晶体管，连接于所述第一电源端子与所述输出端子之间，控制端子连接于所述第一电流镜的输出节点与所述第二电流源电路的一端的连接点；以及

第二导电型的第四晶体管，连接于所述第三电源端子与所述输出端子之间，控制端子连接于所述第二电流源电路的另一端，

所述控制电路具备第一导电型的第五晶体管，所述第五晶体管的第一端子连接于所述第二电流源电路的另一端与所述输出放大电路的所述第四晶体管的控制端子的连接点，第二端子连接于所述第二电流镜的输出节点，在控制端子接收所述第一偏置电压。

2.一种输出电路，具备：差动放大电路、输出放大电路、控制电路、接收输入信号的输入的输入端子、输出输出信号的输出端子、被供给第一电源电压的第一电源端子、被供给第二电源电压的第二电源端子、以及被供给具有所述第一电源电压和所述第二电源电压之间的电压值的第三电源电压的第三电源端子，所述输出电路的特征在于，

所述差动放大电路具备：

生成与所述输入信号和所述输出信号的差分对应的差动电流的差动输入级；

连接于所述第一电源端子的包含第一导电型的晶体管对的第一电流镜；

连接于所述第二电源端子的包含与所述第一导电型相反导电型的第二导电型的晶体管对的第二电流镜；

连接于所述第一电流镜的输入节点和所述第二电流镜的输入节点之间的第一电流源电路；以及

连接于所述第一电流镜的输出节点和所述第二电流镜的输出节点之间的第二电流源电路，

所述第一和第二电流镜的至少一个接收所述差动输入级的差动电流，

所述第一电流源电路具有：

第一导电型的第一晶体管，在控制端子接收第一偏置电压；以及

第二导电型的第二晶体管，与所述第一晶体管串联连接，在控制端子接收第二偏置电压，

所述输出放大电路具备：

第一导电型的第三晶体管，连接于所述第三电源端子与所述输出端子之间，控制端子连接于所述第二电流源电路的一端；以及

第二导电型的第四晶体管，连接于所述第二电源端子与所述输出端子之间，控制端子连接于所述第二电流镜的输出节点与所述第二电流源电路的另一端的连接点，

所述控制电路具有第二导电型的第五晶体管，所述第五晶体管的第一端子连接于所述第二电流源电路的一端与所述输出放大电路的所述第三晶体管的控制端子的连接点，第二端子连接于所述第一电流镜的输出节点，在控制端子接收所述第二偏置电压。

3.根据权利要求1或2所述的输出电路，其特征在于，具备偏置电路，所述偏置电路包含：

第一导电型的第六晶体管，第一端子连接于所述第三电源端子，第二端子和控制端子被共同连接；

第一电流源，连接于所述第六晶体管的所述第二端子与所述第二电源端子之间；

第二导电型的第七晶体管，第二端子和控制端子被共同连接；

第二电流源，连接于所述第七晶体管的所述第二端子与所述第一电源端子之间；

第一导电型的第八晶体管，第一端子连接于所述第七晶体管的第一端子，控制端子连接于所述第六晶体管的所述控制端子；以及

负载元件，连接于所述第八晶体管的第二端子与所述第二电源端子之间，

将所述第六晶体管的所述第二端子的电压作为所述第一偏置电压供给，将所述第七晶体管的所述第二端子的电压作为所述第二偏置电压供给。

4.根据权利要求1或2所述的输出电路，其特征在于，具备偏置电路，所述偏置电路包含：

第二导电型的第六晶体管，第一端子连接于所述第三电源端子，第二端子和控制端子被共同连接；

第一电流源，连接于所述第六晶体管的所述第二端子与所述第一电源端子之间；

第一导电型的第七晶体管，第二端子和控制端子被共同连接；

第二电流源，连接于所述第七晶体管的所述第二端子与所述第二电源端子之间；

第二导电型的第八晶体管，第一端子连接于所述第七晶体管的第一端子，控制端子连接于所述第六晶体管的所述控制端子；以及

负载元件，连接于所述第八晶体管的第二端子与所述第一电源端子之间，

将所述第六晶体管的所述第二端子的电压作为所述第二偏置电压供给，将所述第七晶体管的所述第二端子的电压作为所述第一偏置电压供给。

5.根据权利要求1或2所述的输出电路，其特征在于，所述差动输入级具备：

第一电流源，一端连接于所述第二电源端子；

第二导电型的差动晶体管对，被共同连接的第一端子连接于所述第一电流源的另一端，控制端子分别连接于所述输入端子和所述输出端子，第二端子分别连接于所述第一电流镜的所述第一导电型的晶体管对；

第二电流源，一端连接于所述第一电源端子；以及

第一导电型的差动晶体管对，被共同连接的第一端子连接于所述第二电流源的另一端，控制端子分别连接于所述输入端子和所述输出端子，第二端子分别连接于所述第二电流镜的所述第二导电型的晶体管对。

6.根据权利要求5所述的输出电路，其特征在于，

所述第一电流镜具备：

第一导电型的第一晶体管对，第一端子共同连接于所述第一电源端子，控制端子互相连接；以及

第一导电型的第二晶体管对，第一端子分别连接于所述第一晶体管对的第二端子，向被共同连接的控制端子施加第三偏置电压，

所述第二晶体管对的一个晶体管的第二端子连接于所述第一晶体管对的被共同连接的控制端子，形成所述第一电流镜的输入节点，

所述第二晶体管对的另一个晶体管的第二端子形成所述第一电流镜的输出节点，

所述差动输入级的所述第二导电型的差动晶体管对的第二端子分别连接于所述第一电流镜的所述第一导电型的第一晶体管对的第二端子，

所述第二电流镜具备：

第二导电型的第三晶体管对，第一端子共同连接于所述第二电源端子，控制端子互相连接；以及

第二导电型的第四晶体管对，第一端子分别连接于所述第三晶体管对的第二端子，向被共同连接的控制端子施加第四偏置电压，

所述第四晶体管对的一个晶体管的第二端子连接于所述第三晶体管对的被共同连接的控制端子，形成所述第二电流镜的输入节点，

所述第四晶体管对的另一个晶体管的第二端子形成所述第二电流镜的输出节点，

所述差动输入级的所述第一导电型的差动晶体管对的第二端子分别连接于所述第二电流镜的所述第二导电型的第三晶体管对的第二端子。

7.根据权利要求5所述的输出电路，其特征在于，

所述第一电流镜具备第一端子共同连接于所述第一电源端子而控制端子互相连接的第一导电型的第一晶体管对，

所述第二电流镜具备第一端子共同连接于所述第二电源端子而控制端子互相连接的第二导电型的第二晶体管对，

所述第一晶体管对的一个晶体管的第二端子连接于所述第一晶体管对的被共同连接的控制端子，形成所述第一电流镜的输入节点，并且，连接于所述差动输入级的所述第二导电型的差动晶体管对的一个晶体管的第二端子，

所述第一晶体管对的另一个晶体管的第二端子形成所述第一电流镜的输出节点，并且，连接于所述差动输入级的所述第二导电型的差动晶体管对的另一个晶体管的第二端子，

所述第二晶体管对的一个晶体管的第二端子连接于所述第二晶体管对的被共同连接的控制端子，形成所述第二电流镜的输入节点，并且，连接于所述差动输入级的所述第一导电型的差动晶体管对的一个晶体管的第二端子，

所述第二晶体管对的另一个晶体管的第二端子形成所述第二电流镜的输出节点，并且，连接于所述差动输入级的所述第一导电型的差动晶体管对的另一个晶体管的第二端子。

8.根据权利要求1至7的任一项所述的输出电路，其特征在于，所述第二电流源电路具备在所述第一电流镜的输出节点和所述第二电流镜的输出节点之间并联连接而在控制端子接收第四偏置电压的第一导电型的晶体管以及在控制端子接收第五偏置电压的第二导电型的晶体管。

9.一种输出电路，其特征在于，具备：

正极输出电路，在根据权利要求1的所述输出电路中，使所述第一导电型为P型，使所述第二导电型为N型，使所述第一电源电压为高电位电源电压，使所述第二电源电压为低电位电源电压，使所述第三电源电压为第一中间电源电压；以及

负极输出电路，在根据权利要求1的所述输出电路中，使所述第一导电型为N型，使所述第二导电型为P型，使所述第一电源电压为所述低电位电源电压，使所述第二电源电压为所述高电位电源电压，使所述第三电源电压为第二中间电源电压。

10.一种输出电路，其特征在于，具备：

正极输出电路，在根据权利要求1的所述输出电路中，使所述第一导电型为P型，使所述第二导电型为N型，使所述第一电源电压为高电位电源电压，使所述第二电源电压为低电位电源电压，使所述第三电源电压为第一中间电源电压；以及

负极输出电路，在根据权利要求2的所述输出电路中，使所述第一导电型为P型，使所述第二导电型为N型，使所述第一电源电压为所述高电位电源电压，使所述第二电源电压为所述低电位电源电压，使所述第三电源电压为第二中间电源电压。

11.一种数据驱动器，其特征在于，具备输出电路组，所述输出电路组具备多个根据权利要求1至10的任一项所述的输出电路。

12.一种数据驱动器，其特征在于，具备输出电路组，所述输出电路组具备多个根据权利要求1所述的输出电路，并且，对于所述多个输出电路共同具备至少一个偏置电路，所述偏置电路包含：

第一导电型的第六晶体管，第一端子连接于所述第三电源端子，第二端子和控制端子被共同连接；

第一电流源，连接于所述第六晶体管的所述第二端子与所述第二电源端子之间；

第二导电型的第七晶体管，第二端子和控制端子被共同连接；

第二电流源，连接于所述第七晶体管的所述第二端子与所述第一电源端子之间；

第一导电型的第八晶体管，第一端子连接于所述第七晶体管的第一端子，控制端子连接于所述第六晶体管的所述控制端子；以及

负载元件，连接于所述第八晶体管的第二端子与所述第二电源端子之间，

将所述第六晶体管的所述第二端子的电压作为所述第一偏置电压供给，将所述第七晶体管的所述第二端子的电压作为所述第二偏置电压供给。

13.一种数据驱动器，其特征在于，具备输出电路组，所述输出电路组具备多个根据权利要求2所述的输出电路，并且，对于所述多个输出电路共同具备至少一个偏置电路，所述偏置电路包含：

第二导电型的第六晶体管，第一端子连接于所述第三电源端子，第二端子和控制端子被共同连接；

第一电流源，连接于所述第六晶体管的所述第二端子与所述第一电源端子之间；

第一导电型的第七晶体管，第二端子和控制端子被共同连接；

第二电流源，连接于所述第七晶体管的所述第二端子与所述第二电源端子之间；

第二导电型的第八晶体管，第一端子连接于所述第七晶体管的第一端子，控制端子连接于所述第六晶体管的所述控制端子；以及

负载元件，连接于所述第八晶体管的第二端子与所述第一电源端子之间，

将所述第六晶体管的所述第二端子的电压作为所述第二偏置电压供给，将所述第七晶体管的所述第二端子的电压作为所述第一偏置电压供给。