KR100255513B1 - 입출력 장치 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
회로 설계
2. 발명이 해결하고자 하는 기술적 과제
불필요한 메모리 접근을 줄여 수행속도를 개선하고, 읽기/변경/쓰기의 동작을 효율적으로 수행할 수 있는 입출력 장치를 제공하고자 함.
3. 발명의 해결 방법의 요지
읽기/변경/쓰기 동작 시의 문제를 해결함에 있어 메인 메모리 상의 거울 이미지를 사용하지 않고, 추가의 읽기 경로를 이용하는 입출력 장치를 제공하고자 함.
4. 발명의 중요한 용도
모든 논리 회로 설계에 적용가능함.
Description
본 발명은 입출력 장치에 관한 것으로서, 특히 입출력 장치를 통해 데이터를 읽고, 그 데이터를 변경하여 다시 쓰는 읽기/변경/쓰기(read/modify/write) 동작에서의 효율적인 처리가 가능한 입출력 장치에 관한 것이다.
도1은 종래의 일실시예로 오픈-드레인 방식의 입출력 장치를 도시한 것으로서, 읽기 경로(read path)를 형성하는 제1 래치(L1), 제1 삼중 버퍼(T1)와, 쓰기 경로(write path)를 형성하는 제2 래치(L2), 제1 인버터(i1), 및 제1 인버터(i1)의 출력을 게이트 입력으로 받아 출력 신호를 풀-다운(pull-down) 구동하는 제1 엔모스트랜지스터(N1), 출력 신호를 풀-업(pull-up)구동하는 외부 저항소자(R1)으로 구성된다. 입력 장치로 동작할 때(읽기 경로의 경우), I/O 포트의 값을 읽기 인에이블신호(read sample)에 동기되게 제1 래치(L1)를 통해 샘플한 후, 다시 제어 신호(read port)에 동기되어 제1 삼중 버퍼(T1)를 통해 내부 데이터 버스로 샘플된 신호를 읽는다. 또한 출력 장치로 동작할 때(쓰기 경로의 경우), 내부 데이터 버스로부터 나오는 신호를 쓰기 인에이블신호(write port)에 동기되게 제2 래치(L2)를 통해 샘플한 후, 샘플된 신호가 "0"일 경우에 제1 인버터(i1)를 통해서 제1 엔모스트랜지스터(N1)가 턴-온(turn-on)되어 I/O 포트가 "0"로 강하게 구동된다. 또한, 샘플된 신호가 "1"인 경우에는 제1 엔모스트랜지스터(N1)은 턴-오프(turn-off)되고 외부에 있는 저항소자(R1)에 의해 약하게 풀-업으로 구동된다. 따라서, "1"로 샘플된 경우에는 외부에서 "0"으로 강하게 구동되면, 외부에서 오는 입력 신호가 우선이 되어, 전기적인 문제를 발생시키지 않으면서 I/O 포트의 값이 "0"으로 된다. 이 같은 오픈-드레인 방식의 입출력 장치는 출력 경로에 삼중 버퍼를 사용하지 않고, 입출력 장치를 구현한다.
다음으로, 오픈-드레인 방식의 입출력 장치에서 읽기/변경/쓰기를 하는 경우에 대해 살펴본다. I/O 포트에 "1"을 쓰고난 후에, 외부 로직에 의해 다시 "0"으로 쓰여진 상태라 가정하고, 이 I/O 포트를 다시 읽어서 출력 했던 값을 토글(toggle)해서 출력할 경우 읽혀진 값은 "0"이 되고, 다시 쓰여질 값은 "1"이 되어 제2 래치(L2)에 쓰여지는 값은 여전히 "1"을 유지된다. 즉, 이것은 내부 로직에서 원하는 데이터가 아닌 잘못된 데이터(외부 로직에 의해 쓰여진)를 읽어와 토글 동작을 수행하여 잘못된 결과(토글 동작 전과 같은 결과)를 낳는 오동작이 발생된다. 이러한 오동작을 방지하기 위해, 오픈-드레인 방식의 입출력 장치에서는 입출력 장치에서 출력한 값의 거울 이미지(mirror image)를 메인 메모리나 레지스터 파일과 같은 저장수단에 저장해 두었다가 출력 신호를 다시 읽어 변경할 필요가 있을 경우에는 그 거울 이미지를 다시 읽어와서 동작을 수행한다.
도2는 종래의 또다른 일실시예로 준-양방향(Quasi-bidirectional) 방식의 입출력 장치를 도시한 것으로서, 읽기 경로(read path)를 형성하는 제3 래치(L3), 제2 삼중 버퍼(T2)와, 쓰기 경로(write path)를 형성하는 제4 래치(L4), 제2 인버터(i2), 및 제2 인버터(i2)의 출력을 게이트 입력으로 받아 출력 신호를 풀-다운(pull-down) 구동하는 제2 엔모스트랜지스터(N2), 제2 인버터(i2)의 출력을 입력 받아 펄스를 생성하는 1 펄스 생성기(PG), 제2 엔모스트랜지스터(N2)에 직렬 연결되고 1펄스 생성기(PG)의 출력을 게이트 입력으로 받아 출력 신호를 1펄스동안 강하게 풀-업(pull-up)구동하는 제1 피모스트랜지스터(P1), 제2 엔모스트랜지스터(N2)에 직렬 연결되고 제2 인버터(i2)의 출력을 게이트 입력으로 받아 출력 신호를 약하게 풀-업 구동하는 제2 피모스트랜지스터(P2)로 구성된다.
입력 장치로 동작할 때(읽기 경로의 경우)는 상술한 오픈-드레인 방식의 입출력 장치와 동일한 동작방식으로 수행하며, 출력 장치로 동작할 때(쓰기 경로의 경우), 내부 데이터 버스로부터 나오는 신호를 쓰기 인에이블신호(write port)에 동기되게 제4 래치(L4)를 통해 샘플한 후, 샘플된 신호가 "0"일 경우에 제2 인버터(i2)를 통해서 제2 엔모스트랜지스터(N2)가 턴-온(turn-on)되어 I/O 포트가 "0"로 강하게 구동된다. 또한, 샘플된 신호가 "1"인 경우에는 제2 엔모스트랜지스터(N2)가 턴-오프(turn-off)되고, 제1 피모스트랜지스터(P1)와 제2 피모스트랜지스터(P2)가 각각 턴-온되어서 I/O 포트가 "1"로 구동된다. 이 때, 제4 래치(L4)에 의해 "1"이 샘플되고, 외부에서 "0"으로 강하게 구동되면 외부에서 오는 입력 신호가 우선이 되어 전기적인 문제를 발생시키지 않게 하기 위하여 제1 피모스트랜지스터(P1)은 1 펄스 생성기(PG)에 의해 1사이클동안만 턴-온되게 한다.
다음으로, 준-양방향 방식의 입출력 장치에서 읽기/변경/쓰기를 하는 경우에 대해 살펴본다. I/O 포트에 "1"을 쓰고난 후에, 외부 로직에 의해 다시 "0"으로 쓰여진 상태라 가정하고, 이 I/O 포트를 다시 읽어서 출력 했던 값을 토글(toggle)해서 출력할 경우 읽혀진 값은 "0"이 되며 다시 쓰여질 값은 "1"이 되어 제4 래치(L4)에 쓰여지는 값은 여전히 "1"을 유지된다. 즉, 이것은 내부 로직에서 원하는 데이터가 아닌 잘못된 데이터(외부 로직에 의해 쓰여진)를 읽어와 토글 동작을 수행하여 잘못된 결과(토글 동작 전과 같은 결과)를 낳는 오동작이 발생된다. 이러한 오동작을 방지하기 위해, 준-양방향성 방식의 입출력 장치에서도 입출력 장치에서 출력한 값의 거울 이미지(mirror image)를 메인 메모리나 레지스터 파일과 같은 저장수단에 저장해 두었다가 출력 신호를 다시 읽어 변경할 필요가 있을 경우에는 그 거울 이미지를 다시 읽어와서 동작을 수행한다.
상기 2가지 일실시예를 통한 종래의 이러한 방식은 불필요한 메모리 접근을하여 수행 속도를 떨어뜨리는 문제점이 있고, 또한 거울 이미지 저장을 위해 따로이 저장수단을 둘 경우에는 칩 면적을 커지게 하는 문제가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 불필요한 메모리 접근을 줄여 수행속도를 개선하고, 읽기/변경/쓰기의 동작을 효율적으로 수행할 수 있는 입출력 장치를 제공하는데 그 목적이 있다.
도1은 종래의 일실시예로 오픈-드레인 방식의 입출력 장치를 도시한 도면.
도2는 종래의 또다른 일실시예로 준-양방향(Quasi-bidirectional) 방식의 입출력 장치를 도시한 도면.
도3은 본 발명의 일실시예로 오픈-드레인 방식의 입출력 장치를 도시한 도면.
도4는 본 발명의 또다른 일실시예로 준-양방향성 방식의 입출력 장치를 도시한 도면.
상기 목적을 달성하기 위한 본 발명은 제1 읽기 경로에서 읽기 인에이블 신호에 응답하여 입/출력 포트로부터 읽어들인 신호를 저장하는 제1 저장수단; 상기 제1 읽기 경로에서 제1 제어 신호에 응답하여 상기 제1 저장수단으로부터 출력되는 신호를 내부 데이터 버스로 내보내는 제1 삼중 버퍼; 제1 쓰기 경로에서 제2 제어 신호에 응답하여 상기 내부 데이터 버스로부터 출력되는 신호를 저장하는 제2 저장수단; 상기 제2 저장수단으로부터 출력되는 신호를 피드백하여 제3 제어 신호에 응답하여 상기 내부 데이터 버스로 내보내는 제2 읽기 경로를 형성하는 제2 삼중 버퍼; 상기 제2 저장수단으로부터 출력되는 신호를 게이트 입력으로 받아 상기 입/출력 포트를 풀-다운 구동하는 제1 풀-다운 수단; 및 상기 입/출력 포트를 풀-업 구동하는 외부 저항수단을 포함하여 이루어지는, 제1 쓰기 경로에 피드백되는 제2 읽기 경로를 가지는 오픈-드레인 방식의 입출력 장치를 포함하여 이루어진다.
또한, 본 발명은 제1 읽기 경로에서 읽기 인에이블 신호에 응답하여 입/출력 포트로부터 읽어들인 신호를 저장하는 제3 저장수단; 상기 제1 읽기 경로에서 제4 제어 신호에 응답하여 상기 제3 저장수단으로부터 출력되는 신호를 내부 데이터 버스로 내보내는 제3 삼중 버퍼; 제1 쓰기 경로에서 제5 제어 신호에 응답하여 상기 내부 데이터 버스로부터 출력되는 신호를 저장하는 제4 저장수단; 상기 제4 저장수단으로부터 출력되는 신호를 피드백하여 제6 제어 신호에 응답하여 상기 내부 데이터 버스로 내보내는 제2 읽기 경로를 형성하는 제4 삼중 버퍼; 상기 제4 저장수단으로부터 출력되는 신호를 게이트 입력으로 받아 상기 입/출력 포트를 풀-다운 구동하는 제2 풀-다운 수단; 상기 제4 저장수단으로부터 출력되는 신호를 입력 받아 1 펄스를 생성하는 1 펄스 생성수단; 상기 제2 풀-다운 수단에 직렬 연결되고 상기 1펄스 생성수단으로부터 출력되는 신호를 게이트 입력으로 받아 출력 신호를 1펄스동안 강하게 풀-업 구동하는 제1 풀-업 수단; 및 상기 제2 풀-다운 수단에 직렬 연결되고 상기 제4 저장수단으로부터 출력되는 신호를 게이트 입력으로 받아 출력 신호를 약하게 풀-업 구동하는 제2 풀-업 수단을 포함하여 이루어지는, 제1 쓰기 경로에 피드백되는 제2 읽기 경로를 가지는 준-양방향성 방식의 입출력 장치를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 살펴본다.
도3은 본 발명의 일실시예로 오픈-드레인 방식의 입출력 장치를 도시한 것으로서, 종래 오픈-드레인 방식의 입출력 장치에 제2 래치(L2)로부터 출력되는 신호를 피드백하여 제어신호(read port)의 반전된 신호(/read port)에 동기되는 제3 삼중 버퍼(T3)를 통과한 후 내부 데이터 버스에 읽혀지는 또다른 경로를 추가하여 구성한다. 이러한 구조에서 읽기/변경/쓰기 동작을 수행하는 경우에 있어서, I/O 포트에 "1"을 쓰고난 후에 외부 로직에 의해 다시 "0"으로 쓰여진 상태라 가정하고 실시예의 동작을 설명한다. 이 I/O 포트를 다시 읽어서 출력했던 값을 토글해 출력할 경우 종래의 읽기 경로를 통하면 외부 로직에 의해 쓰여진 원하지 않는 신호를 읽어 오동작을 일으키기 때문에 이 읽기 경로를 제어신호(read port)에 의해 차단하고, 새롭게 추가하여 구성된 제3 삼중 버퍼(T3)를 통해 피드백된 올바른 신호를 받아들여 토글한 후 다시 제2 래치(L2)를 통해 쓰기 경로를 수행함으로써 메인 메모리상의 거울 이미지를 사용하지 않고 간단하게 올바른 동작 수행을 할 수 있으며, 이의 원활한 동작 수행을 위해서는 추가의 읽기 경로를 통해 피드백된 값을 읽기 위한 명령어의 추가가 필요하다.
도4는 본 발명의 또다른 일실시예로 준-양방향성 방식의 입출력 장치를 도시한 것으로서, 종래 준-양방향성 방식의 입출력 장치에 제4 래치(L4)로부터 출력되는 신호를 피드백하여 제어신호(read port)의 반전된 신호(/read port)에 동기되는 제4 삼중 버퍼(T4)를 통과한 후 내부 데이터 버스에 읽혀지는 또다른 경로를 추가하여 구성한다. 이러한 구조에서 읽기/변경/쓰기 동작을 수행하는 경우에 있어서, I/O 포트에 "1"을 쓰고난 후에 외부 로직에 의해 다시 "0"으로 쓰여진 상태라 가정한 실시예의 동작은 앞선 실시예에서와 마찬가지로 이 I/O 포트를 다시 읽어서 출력했던 값을 토글해 출력할 경우 종래의 읽기 경로를 통하면 외부 로직에 의해 쓰여진 원하지 않는 신호를 읽어 오동작을 일으키기 때문에 이 읽기 경로를 제어신호(read port)에 의해 차단하고, 새롭게 추가하여 구성된 제3 삼중 버퍼(T3)를 통해 피드백된 올바른 신호를 받아들여 토글한 후 다시 제2 래치(L2)를 통해 쓰기 경로를 수행함으로써 메인 메모리상의 거울 이미지를 사용하지 않고 간단하게 올바른 동작 수행을 할 수 있으며, 이의 원활한 동작 수행을 위해서는 추가의 읽기 경로를 통해 피드백된 값을 읽기 위한 명령어의 추가가 필요하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 종래의 쓰기 경로에 또하나의 리드 경로를 추가 구성함으로써 읽기/변경/쓰기 시의 불필요한 메모리 접근을 없애 수행속도를 개선하고, 읽기/변경/쓰기의 동작을 효율적으로 수행할 수 있어 가격대 성능비를 개선할 수 있는 효과가 있다.
Claims (4)
- 제1 읽기 경로에서 읽기 인에이블 신호에 응답하여 입/출력 포트로부터 읽어들인 신호를 저장하는 제1 저장수단;상기 제1 읽기 경로에서 제1 제어 신호에 응답하여 상기 제1 저장수단으로부터 출력되는 신호를 내부 데이터 버스로 내보내는 제1 삼중 버퍼;제1 쓰기 경로에서 제2 제어 신호에 응답하여 상기 내부 데이터 버스로부터 출력되는 신호를 저장하는 제2 저장수단;상기 제2 저장수단으로부터 출력되는 신호를 피드백하여 제3 제어 신호에 응답하여 상기 내부 데이터 버스로 내보내는 제2 읽기 경로를 형성하는 제2 삼중 버퍼;상기 제2 저장수단으로부터 출력되는 신호를 게이트 입력으로 받아 상기 입/출력 포트를 풀-다운 구동하는 제1 풀-다운 수단; 및상기 입/출력 포트를 풀-업 구동하는 외부 저항수단을 포함하여 이루어지는, 제1 쓰기 경로에 피드백되는 제2 읽기 경로를 가지는 오픈-드레인 방식의 입출력 장치.
- 제 1 항에 있어서,상기 제1 제어 신호와 상기 제3 제어 신호는 서로 상반된 신호인 오픈-드레인 방식의 입출력 장치.
- 제1 읽기 경로에서 읽기 인에이블 신호에 응답하여 입/출력 포트로부터 읽어들인 신호를 저장하는 제3 저장수단;상기 제1 읽기 경로에서 제4 제어 신호에 응답하여 상기 제3 저장수단으로부터 출력되는 신호를 내부 데이터 버스로 내보내는 제3 삼중 버퍼;제1 쓰기 경로에서 제5 제어 신호에 응답하여 상기 내부 데이터 버스로부터 출력되는 신호를 저장하는 제4 저장수단;상기 제4 저장수단으로부터 출력되는 신호를 피드백하여 제6 제어 신호에 응답하여 상기 내부 데이터 버스로 내보내는 제2 읽기 경로를 형성하는 제4 삼중 버퍼;상기 제4 저장수단으로부터 출력되는 신호를 게이트 입력으로 받아 상기 입/출력 포트를 풀-다운 구동하는 제2 풀-다운 수단;상기 제4 저장수단으로부터 출력되는 신호를 입력 받아 1 펄스를 생성하는 1 펄스 생성수단;상기 제2 풀-다운 수단에 직렬 연결되고 상기 1펄스 생성수단으로부터 출력되는 신호를 게이트 입력으로 받아 출력 신호를 1펄스동안 강하게 풀-업 구동하는 제1 풀-업 수단; 및상기 제2 풀-다운 수단에 직렬 연결되고 상기 제4 저장수단으로부터 출력되는 신호를 게이트 입력으로 받아 출력 신호를 약하게 풀-업 구동하는 제2 풀-업 수단을 포함하여 이루어지는, 제1 쓰기 경로에 피드백되는 제2 읽기 경로를 가지는 준-양방향성 방식의 입출력 장치.
- 제 3 항에 있어서,상기 제4 제어 신호와 상기 제6 제어 신호는 서로 상반된 신호인 준-양방향성 방식의 입출력 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970060521A KR100255513B1 (ko) | 1997-11-17 | 1997-11-17 | 입출력 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970060521A KR100255513B1 (ko) | 1997-11-17 | 1997-11-17 | 입출력 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990040198A KR19990040198A (ko) | 1999-06-05 |
| KR100255513B1 true KR100255513B1 (ko) | 2000-05-01 |
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ID=19524866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970060521A KR100255513B1 (ko) | 1997-11-17 | 1997-11-17 | 입출력 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100255513B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100891322B1 (ko) * | 2002-09-25 | 2009-03-31 | 삼성전자주식회사 | 데이터 입력 마진을 개선할 수 있는 동시 양방향 입출력회로 |
-
1997
- 1997-11-17 KR KR1019970060521A patent/KR100255513B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100891322B1 (ko) * | 2002-09-25 | 2009-03-31 | 삼성전자주식회사 | 데이터 입력 마진을 개선할 수 있는 동시 양방향 입출력회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990040198A (ko) | 1999-06-05 |
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