KR960001781B1

KR960001781B1 - 직렬억세스형 기억장치

Info

Publication number: KR960001781B1
Application number: KR1019870006674A
Authority: KR
Inventors: 히로시 사하라; 하루키 도다; 시게오 오시마
Original assignee: 가부시키가이샤 도시바; 와타리 스기이치로
Priority date: 1986-06-30
Filing date: 1987-06-30
Publication date: 1996-02-05
Anticipated expiration: 2007-06-30
Also published as: EP0254886B1; JPS639096A; DE3786204D1; EP0254886A2; EP0254886A3; KR880000959A; DE3786204T2

Abstract

내용 없음.

Description

직렬억세스형 기억장치

제1도는 본 발명이 직렬억세스형 반도체 기억장치에 적용된 경우의 독출부의 요부를 나타낸 블록도,

제2도는 제1도에 도시된 기억장치의 데이터독출동작을 설명하기 위한 플로우챠트,

제3도는 제1도의 회로구성에서 2개의 데이터전송계통(A, B)을 교대로 절환동작시키는 하드웨어를 나타낸 블럭도,

제4a도 내지 제4c도는 제3도의 회로동작을 설명하기 위한 파형도,

제5도는 제3도의 변형예로는 제3도의 데이터버스 스위칭회로(38, 39)를 레지스터(380, 390)로 구성한 경우의 회로도,

제6a도 및 제6b도는 제5도의 하드웨어를 사용한 제1도의 기억장치의 동작을 설명하기 위한 플로우챠트,

제7도는 제3도의 다른 변형예로서 제3도를 사용한 경우보다도 제1도에 도시된 기억장치의 주기시간을 짧게 할 수 있는 하드웨어를 나타낸 회로도,

제8도는 제7도의 하드웨어를 사용한 제1도의 기억장치의 동작을 설명하기 위한 플로우챠트,

제9도는 제1도의 구성을 데이터기록용으로 적용하는 경우의 변경부분을 부분적으로 나타낸 블럭도,

제10도는 제9도를 제1도의 기억장치에 적용한 경우의 데이터기록동작을 설명하기 위한 플로우챠트이다.

* 도면의 주요부분에 대한 부호의 설명

20, 22 : A계통 데이터 레지스터 21, 23 : B계통 데이터 레지스터

24, 26 : A계통 열선택 게이트 5, 27 : B계통 열선택 게이트

28, 30 : A계통 열선택선 구동회로 29, 31 : B계통 열선택선 구동회로

32, 34 : A계통 디코더 35, 35 : B계통 디코더

36 : A계통 직렬어드레스 발생회로 37 : B계통 직렬어드레스 발생회로

38 : A계통 데이터버스선 스위칭회로 39 : 계통 데이터버스선 스위칭회로

40 : 출력구동회로 CA0, CA1, CB0, CB1 : 열선택선

DBA, DBA, DBB, DBB : 데이터버스선

AA, AB : 어드레스버스선

SO : 데이터출력 øA, øB : 펄스신호

41, 381, 361 : 1/2분주기 42~46 : 인버터

380, 390, 38b, 39b : 레지스터

38a, 38c, 39a, 371, 391 : 데이터버스 스위칭회로

400 : 입력버퍼 SI : 입력데이터

[산업상의 이용분야]

본 발명은 직렬억세스형 기억장치에 관한 것으로, 특히 열방향의 직렬억세스기능(다음의 억세스 어드레스가 결정되어 있음)을 갖춘 기억장치로 사용되는 직렬억세스형 기억장치에 관한 것이다.

[종래의 기술 및 그 문제점]

통상의 랜덤·억세스·메모리(RAM)에서는, 열방향에 대해 외부입력어드레스를 받아들어 디코드를 행하고, 열선택선을 활성화시킴으로써 데이터버스선으로 데이터를 전송하며, 출력구동회로를 활성화시켜 데이터를 출력하는 등의 일련의 동작이, 외부입력의 제어신호 또는 어드레스신호로 정해지는 1주기중에 이루어진다.

한편, 직렬억세스기능을 갖춘 기억장치의 경우에는, RAM과는 달리 다음 억세스할 어드레스가 정해져 있다. 이 때문에, 상기 일련의 동작을 외부입력신호로 정해지는 1주기중에 행할 필요는 없고, 사전에 셋엎(준비해 둠)하는 것이 가능하다.

그러나, 데이터전송곈통이 1개밖에 없는 기억장치에서는, 본 주기에서의 억세스가 어떤 동작상태로 부터 개시되든 안되든 상기 일련의 동작을 1개의 데이터전송계통으로 행하지 않으면 안되기 때문에, 억세스 그 자체는 고속화할 수 있어도 주기시간의 단축화는 여전히 어려웠다.

[발명의 목적]

이에, 본 발명은 상기와 같은 사정을 감안해서 발명된 것으로, 열방향의 직렬억세스기능을 갖춘 기억장치에 있어서, 종래 기술에서는 불가능했던 주기시간의 단축화를 도모할 수 있도록 된 직렬억세스형 기억장치를 제공함에 그 목적이 있다.

[발명의 구성 및 작용]

상기한 목적을 달성하기 위해 본 발명의 직렬억세스형 기억장치는, 열방향의 직렬억세스기능을 갖춘 기억장치에 있어서, 데이터의 선택·독출을 위한 회로를 동일 장치내에다 2계통 또는 그 이상 준비하고, 한쪽 계통의 억세스중에 다른쪽 계통이 셋엎되도록 동작시킴으로써 주기시간의 단축화를 도모하는 것이다.

[실시예]

이하, 예시도면을 참조하여 본 발명의 1실시예를 상세히 설명한다.

제1도는 본 발명의 1실시예에 따른 직렬억세스형 반도체 기억장치의 내부 구성도이고, 제2A도 내지 제2D도는 그 동작설명도이다. 본 실시예는, 열방향의 직렬억세스기능을 갖춘 반도체 기억장치에 있어서, 동일 칩내에 데이터 선택·독출을 위한 수단을 2계통 설치한 것이다. 도면에서, 참조부호 20, 22는 A계통 데이터 레지스터(또는 A계통 비트선), 21, 23은 B계통 열선택 게이트, 28, 30은 A계통 열선택선 구동회로, 29, 31은 B계통 열선택선 구동회로, 32, 34는 A계통 디코더, 33, 35는 B계통 디코더, 36은 A계통 직렬어드레스 발생회로, 37은 B계통 직렬어드레스 발생회로, 38은 A계통 데이터버스선 스위칭회로, 39는 B계통 데이터버스선 스위칭회로, 40은 출력구동회로, CA0, CA1은 A계통 열선택선, CB0, CB1은 B계통 열선택선, DBA, /DBA(여기서, /는 반전신호를 의미함. 이하, 동일)는 A계통 데이터버스선쌍, DBB, /DBB는 B계통 데이터버스선쌍,AA는 A계통 어드레스버스선, AB는 B계통 어드레스버스선, SO는 데이터출력이다.

이하에서는 제1도에 도시된 기억장치의 데이터독출동작을 설명한다. 단, 여기서는 20, 21, 22, 23,…의 순서로 데이터 레지스터(또는 비트선쌍)에 대한 억세스가 행해지는 것으로 한다. 또한, 이하의 설명은 본 주기가 A계통에 속하는 데이터 레지스터(22)의 데이터를 억세스하는 주기인 경우에 대한 것이다. 이 경우, 앞주기는 B계통으로부터 억세스하는 주기이기 때문에, A계통 데이터버스선 스위칭회로(38)는 제2B도의 단계 ST1과 같이 오프상태, B계통 데이터버스선 스위칭회로(39)는 제2C도의 단계 ST11과 같이 활성화되어 온상태로 된다. 따라서, 출력구동회로(40)에는 단계 ST12, ST13과 같이 데이터 레지스터(21)의 데이터가 데이터버스선(DBB, /DBB) 및 데이터버스선 스위칭회로(39)를 통해서 전송된다.

한편, 오프상태로 된 A계통 데이터버스선 스위칭회로(38)에 의해 출력구동회로(40)로부터 분리되어 있는 A계통에서는, 직렬어드레스 발생회로(36)에 본 주기의 어드레스가 셋트되고(단계 ST2), 이 셋트된 어드레스에 대응하는 디코더(34)가 선택된다(단계 ST3). 그러면, 열선택선(CA1)이 활성상태로 되어 (단계 ST4), 데이터 레지스터(22)의 데이터가 단계 ST5와 같이 데이터버스선(DBA, /DBA)으로 전송된다.

본 주기로 들어오면, B계통 데이터버스선 스위칭회로(39)는 제2C도의 단계ST31과 같이 활성화되어 온상태로 된다. 그러면, A계통 데이터버스선(DBA, /DBA)과 출력구동회로(40)가 온상태로 된 데이터버스선 스위칭회로(38)를 통해서 접속된다(단계 ST22). 그리고 이 출력구동회로(40)에 데이터 레지스터(22)의 데이터가 단계 ST23과 같이 전송되면,출력구동회로(40)로부터 전송된 데이터출력(SO)이 출력된다.

한편, 출력구동회로(40)로부터 분리된 B계통에서는, 직렬어드레스 발생회로(37)가 활성화되어 단계 ST32와 같이 어드레스가 카운트엎(또는 카운트다운)된다. 이 카운트엎(또는 카운트다운)된 어드레스에 대응해서 디코더(35)가 선택되어(단계 ST33), 단계 ST34와 같이 열선택선(CB1)이 활성화된다.(단계 ST34). 그러면, 단계 ST35와 같이 데이터 레지스터(23)의 데이터가 데이터버스선(DBB,/DBB)에 단계 ST35와 같이 전송되어 다음 주기에서의 억세스에 대한 셋엎이 완료된다.

제3도는 상술한 제1도의 구성에 있어서 A계통과 B계통을 교대로 절환작동시키기 위한 하드웨어를 나타낸 것이고, 제4a도 내지 제4c도는 제 3도의 동작을 설명하기 위한 파형도이다.

제2A도에 나타낸 1주기의 삭제주기를 갖는 외부블록신호(SC ; 제4a도)는 1/2분주기(41)를 통해서 A계통 선택용 펄스신호(øA ; 제4b도)로 변환된다. 그리고 이 펄스신호(øA)는 A계통 데이터버스 스위칭회로(38)를 구성하는 3상태 버퍼(3 -state buffer)에 공급된다. 이 버퍼는 펄스신호(øA)가 논리 1일때에 데이터버스선(DBA, /DBA)을 출력구동회로(40)에 접속한다. 펄스신호(øA)가 논리 0일때는, 버퍼가 오프상태로 되어 데이터버스선(DBA, /DBA)은 출력구동회로(40)로부터 분리된다.

상기 펄스신호(øA)는 인버터(42)에 의해 위상반전되어 제4c도의 펄스신호(øB)와 같은 형태의 동기신호로 되어, 직렬어드레스 발생회로(36)내에 있는 어드레스 카운터의 클록입력으로 공급된다. 이 어드레스 카운터의 카운트출력(AA)의 내용(어드레스 데이터)은 펄스신호(øA)의 하강타이밍에서 1씩 갱신(카운트업 또는 카운트다운)된다.

또, 펄스신호(øA)는 인버터(43)에 의해 위상반전되어 제4c도의 펄스신호(øB)로 된다. 이 펄스신호(øB)는 인버터(44)에 의해 다시 위상반전되어 제4b도의 펄스신호(øA)와 같은 형태의 동기신호로 되어, 직렬어드레스 발생회로(37)내의 어드레스 카운터의 클록입력으로 공급된다. 이 어드레스 카운터의 카운트출력(AB)의 내용(어드레스 데이터)은 펄스신호(øB)의 하강 타이밍에서 1개씩 갱신(카운트엎 또는 카운트다운)된다.

한편, 펄스신호(øB)는 B계통 선택을 위해 데이터버스선 스위칭회로(39)를 구성하는 3상태 버퍼로 공급된다. 이 버퍼는 펄스신호(øB)가 논리 1일때에 데이터버스선(DBB, /DBB)을 출력구동회로(40)에 접속한다. [이때, 펄스신호(øA)는 논리 0이므로, 출력구동회로(40)는 데이터버스선(DBB, /DBB)으로부터 분리된다]

이상과 같이 하여 외부클록신호(SC)의 1주기마다(제2A도의 1주기마다) 데이터버스 스위칭회로(38, 39)가 교대로 개폐되어 A, B 양계통이 교대로 선택된다. 그리고, 각 교대선택에 동기하여 외부클록신호(SC)의 2주기마다(제2A도의 주기마다) 어드레스 데이터(AA, AB)의 내용이 1씩 갱신된다.

제5도는 제3도의 데이터버스 스위칭회로(38, 39)를 각각 레지스터(380, 390)로 치환한 경우를 나타낸 것이다. 제3도를 사용한 경우의 A, B 양계통의 교대절환은 A→B→A→B→…의 순이었지만, 제5도의 구성에서는 A→A→B→B→A→A→B→B→…와 같이 동일 데이터를 2회씩 보내는 교대절환이 가능하게 되는 바, 이러한 2회씩의 교대절환의 동작예가 제6a도 및 제6b도에 도시되어 있다.

상기 2회씩의 교대절환을 행할 때에는, 레지스터(380, 390)와 출력구동회로(40)의 접속을 2주기마다 절환하기 위해, 레지스터(380, 390)의 입력신호회로에 1/2분주기(381)가 설치되어 있다. 이1/2분주기(381)의 출력신호(øN)는 A계통 선택용 클록신호(øA)의 2배의 주기로 동작한다.

A계통에서 데이터버스선(DBA, /DBA)으로부터 레지스터(380)로의 데이터전송은 출력신호(øN)가 논리 1인때에 외부클록신호(SC)의 하강타이밍에서 이루어지고, 데이터전송의 종료후 레지스터(380)는 데이터버스선(DBB, /DBB)으로부터 분리된다. 레지스터(380)와 출력구동회로(40)는 출력신호(øN)가 논리 1인 동안 계속 접속되어 있다.

한편, B계통에서 데이터버스선(DBB, /DBB)으로부터 레지스터(390)로의 데이터전송은 출력신호(øN)가 논리 0인 때에 외부클록신호(SC)의 하강타이밍에서 행해지고, 데이터전송의 종료후 레지스터(390)는 데이터버스선(DBB, /DBB)으로부터 분리된다. 레지스터(390)와 출력구동회로(40)는 출력신호(øN)가 논리 0인 동안 계속 접속되어 있다.

또, 동일 데이터(DBA 또는 DBB)의 전송이 2번 행해지는 동안 어드레스(AA 또는 AB)가 일정하게 되어 있을 필요가 있다. 이러한 요구를 만족시키기 위해, 어드레스 발생회로(36, 37)의 동기입력회로에도 1/2분주기(361)가 설치되어 있다. 여기서, 1/2분주기(361)의 1/2분주기(361)의 출력신호(øN')는 상기 1/2분주기(381)의 출력신호(øN)보다 외부클록신호(SC)의 1주기분 앞서 동작할 필요가 있다.

또한, 이들 분주기(381, 361)가 1/N분주기(여기서 N은 자연수)라면 N회씩 동일한 데이터를 전송하는 교대절환이 이루어지게 된다.

제5도와 같이 동일 데이터의 복수회 전송을 행하는 것은, 전송된 데이터 내용의 신뢰성을 향상시키기 위한 것이지만, 기억장치의 동작속도가 저하하는 결점이 수반되므로, 사례별로 제5도를 채용하는 것이 바람직하다.

제7도는 제3도에 도시된 데이터버스 스위칭회로(38, 39)의 개량예를 나타낸 것으로, 이 제7도의 구성에서는 펄스신호(øA)의 논리 0에 의해 데이터버스 스위칭회로(3상태 버퍼 ; 38c)가 개방(open)되어 있는 동안에 인버터(45)의 논리1출력에 의해 데이터버스 스위칭회로(3상태 버퍼 ; 38a)가 도통되어 데어터버스선(DBA, /DBA)의 데이터가 레지스터(38b)에 격납된다.

상기 A계통의 데이터가 격납되는 동안, 펄스신호(øB)의 논리 1에 의해 데이터버스 스위칭회로(39c)가 도통되어 레지스터(39b)의 내용이 출력구동회로(40)로 전송된다. 그 동안에 인버터(46)의 출력은 논리 0이므로, 데이터버스 스위칭회로(39a)는 개방상태로 되어 있다.

다음의 주기에서 펄스신호(øA)가 논리 1, 펄스신호(øB)가 논리 0으로 되면, 레지스터(38b)의 내용이 출력구동회로(40)로 전송되고, 그 동안에 레지스터(39b)로 데이터버스선(DBB, /DBB)의 데이터가 격납된다.

제8도는 상술한 제7도의 동작을 나타낸 것이다. 제8도를 제2B도 및 제2C도와 비교하면 알 수 있는 바와 같이, 1주기에 요하는 시간이 제7도의 구성에 의해 단축되고 있다. 즉, 제2B도에서 1주기중에 처리되는 5개의 단계(ST1~ST5)가 직력적인 시간의 흐름중에서 보면, 제8도에서는 3개의 직렬단계로 완료되고 있다. 마찬가지로, 제2C도의 5개의 직렬단계(ST31~ST31)가 제8도에서는 3개의 직렬단계로 완료되고 있다. 이와 같이, 1주기중에 시간직렬적으로 포함되는 처리단계수의 저감에 의해 보다 효과적인 주기시간의 단축이 가능하게 된다.

제9도는 제1도의 회로구성(데이터독출용)을 데이터기록용으로 변경하는 경우의 변경부분을 나타낸 것이다. 기록용 입력데이터(SI)는 입력버퍼(400)를 통해서 기록용 입력데이터(SI)와 동상(同相)의 데이터(DB) 및 입력데이터(SI)와 역상(逆相)의 데이터(/DB)로 변환된다. 그리고, 이들 데이터쌍(DB, /DB)이 데이터버스 스위칭회로(371)를 통해서 데이터버스선(DBA, /DBA)으로 전송되고, 데이터버스 스위칭회로(391)를 통해서 데이터버스선(DBB, /DBB)으로 전송된다. 그 이외의 구성은 제1도와 동일한 구성이 사용된다. 이러한 제9도를 제1도에 적용한 구성에 따른 데이터기록동작을 제10A도 및 제10B도에 나타낸다.

제1도 등과 같은 본 발명의 실시예에서는 A, B 각 계통이 거의 1/2주기만큼 어긋난 상태에서 양쪽을 동작시킨다. 이 때문에, 본실시예의 1주기시간은 단계 ST1 내지 단계 ST5, 단계 ST21 내지 단계 ST23을 1주기시간에 포함하는 종래의 약 1/2시간으로 완료된다. 따라서, 주기시간의 단축이 가능하게 되는 것이다. 즉, 본 발명에 의하면, 한쪽의 계통에서 데이터를 출력하는 중에 다른쪽의 계통이 데이터를 셋엎하도록 양계통을 교대로 동작시키도록 했기 때문에, 주기시간의 단축이 가능하게 된다. 또한 본 발명을 동일의 반도체 기억장치의 칩내에 적용하여 데이터 선택·독출회로를 2계통(A, B) 설치하면, 1칩에서 고속의 메모리동작이 행해지게 된다.

또한, 본 발명은 RAM이 아닌(즉 현재의 어드레스 다음에 억세스되는 어드레스가 정해져 있는)기억장치의 전반에 적용할 수 있다. 따라서, 직렬억세스형의 반도체 ROM이라던가 2챈널의 광픽업(pick up)을 갖춘 CD-ROM의 독출주기시간의 단축에도 본 발명을 적용할 수 있다.

한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.

Claims

제1데이터원(20, 22)과, 제2데이터원(21, 23), 제1데이터선(DBA), 상기 제1데이터원(20, 22)을 상기 제1데이터선(DBA)에 선택적으로 접속하는 제1접속수단(24, 26, 28, 30, 32, 34, 36), 상기 제2데이터원(21, 23)을 상기 제2데이터선(DBB)에 선택적으로 접속하는 제2접속수단(25, 27, 29, 31, 33, 35, 37), 상기 제1 및 제2데이터선(DBA, DBB)중 대응하는 하나의 데이터선을 통해서 상기 제 1 및 제2데이터원(20~23)중 어느 하나의 데이터원으로부터 공급된 데이터(SO)를 출력하는 출력수단(40) 및, 상기 제1 및 제2데이터선(DBA, DBB)중 어느 하나의 데이터선을 상기 출력수단(40)에 선택적으로 접속하는 제1스위칭수단(38, 39)을 구비하여 구성되고, 상기 제1접속수단(24, 26, 28, 30, 32, 34, 36)은, 상기 스위칭수단(38, 39)의 절환동작에 동기해서 변경되는 제1직렬어드레스 데이터(AA)를 발생하는 제1직렬어드레스 발생회로(36)와, 이 제 1직렬어드레스 발생회로(36)로부터의 출력을 디코드하는 제 1디코드하는 제1디코드수단(32, 34) 및, 이 제1디코드수단(32, 34)의 출력에 따라상기 제1데이터원(20, 22)을 상기 제 1데이터선(DBA)에 접속하는 제1게이트수단(24, 26, 28, 30, 32, 34)을 포함하며, 상기 제 2접속수단(25, 27, 29, 31, 33, 35, 37)은 상기 스위칭수단(38, 39)의 절환동작에 동기해서 변경되는 제2어드레스 데이터(A, B)를 발생하는 제2직렬어드레스 발생회로(37)와, 이 제2직렬어드레스 발생회로(37)로부터의 출력을 디코드하는 제2디코드수단(33, 35) 및, 이 제2디코드수단(33, 35)의 출력에 따라 상기 제2데이터원(21, 23)을 상기 제2데이터선(DBB)에 접속하는 제2게이트수단(25, 27, 29, 31, 33, 35)을 포함하며, 상기 스위칭수단과 상기 출력수단을 통해서 각각 앞 데이터가 상기 제2 또는 제1데이터선으로부터 독출되고 있는 동안에 본 데이터가 제 1또는 제2데이터선으로 출력되도록, 상기 제1어드레스 데이터(AA)의 변경시점이 제2어드레스 데이터(AB)의 변경시점으로부터 어긋나 있는 것을 특징으로 하는 직렬억세스형 기억장치.
제1항에 있어서, 상기 제1데이터원(20, 22)중 하나가 상기 제1접속수단(24,, 26, 28, 30, 32, 34, 36)에 의해 억세스되고 나서 상기 제1데이터원(20, 22)중 하나의 데이터(DBA=SO)가 상기 출력수단(40)으로부터 도출되기까지의 제1기간(ST1~ST5, ST21~ST23)과, 상기 제2데이터원(21, 23)중 하나가 상기 제2접속수단(25, 27, 29, 31, 33, 35, 37)에 의해 억세스되고 나서 상기 제2데이터원(21, 23)중 하나가 데이터(DBB=SO)가 상기 출력수단(40)으로부터 도출되기까지 제2기간(ST31~35, ST1~ST13)이 시간의 흐름에 따라 부분적으로 오버랩되도록 상기 스위칭수단(38, 39)의 절환동작이 행해지는 것을 특징으로 하는 직렬억세스형 기억장치.
제2항에 있어서 상기 스위칭수단(38, 39)에 의한 접속절환동작은 상기 기억장치의 N동작주기(단 N은 1 이상의 정수임)마다 행해지고 데이터의 한 비트가 하나의 동작주기동안에 독출되는 것을 특징으로 하는 직렬억세스형 기억장치.
제3항에 있어서, 상기 스위칭수단(38, 39)은, 상기 제1데이터선(DBA)을 상기 출력수단(40)에 선택적으로 접속하는 제1버퍼수단(38)과, 상기 제1데이터선(DBB)을 상기 출력수단(40)에 선택적으로 접속하는 제2버퍼수단(39)을 포함하여 구성되고, 상기 제1 및 제2버퍼수단(38, 39)은 N동작주기마다 교대로 개폐되어 절환동작을 행하는 것을 특징으로 하는 직렬억세스형 기억장치.
제1항, 제3항 및 제4항중 어느 한 항에 있어서, 상기 스위칭수단(38, 39)은, 상기 제1데이터원(20, 22)중 어느 하나의 데이터원으로부터의 데이터를 일시적으로 기억하고 있다가 이 기억데이터를 상기 출력수단(40)으로 선택적으로 공습하는 제1레지스터수단(380, 38a~38c)과, 상기 제2데이터원(21, 23)중 어느 하나의 데이터원으로부터의 데이터를 일시적으로 기억하고 있다가 이 기억데이터를 상기 출력수단(40)으로 선택적으로 공급하는 제2레지스터수단(390, 39a~39c)을 포함하여 구성되고, 상기 제1 및 제2레지스터수단(380, 390, 38a~38c, 39a~39c)은 교대로 작동해서 선택적으로 공급하는 동작을 행하는 것을 특징으로 하는 직렬억세스형 기억장치.
제5항에 있어서, 상기 제1레지스터수단(380, 38a~38C)에 일시적으로 기억된 데이터가 상기 출려수단(40)으로 공급되고 있는 기간에 상기 제2레지스터수단(390, 39a39c)에 상기 제2데이터원(21, 23)중 어느 하나의 데이터원으로부터 데이터가 일시적으로 기억되고, 상기 제2레지스터수단(390, 39a~39c)에 일시적으로 기억된 데이터가 상기 출력수단(40)으로 공급되고 있는 기간에 상기 제1레지스터수단(380, 38a~38c)에 상기 제1데이터원(20, 22)중 어느 하나의 데이터원으로부터의 데이터가 일시적으로 기억되도록 상기 제1 및 제2레지스터수단(380, 390, 38a~38c, 39a~39c)의 절환동작을 제어하는 제어수단(41~46)을 더 구비하여 구성된 것을 특징으로 하는 직렬억세스형 기억장치.
제1데이터원(20, 22)과, 제2데이터원(21, 23), 제1데이터선(DBA), 제2데이터선(DBB), 상기 제1데이터원(20, 22)을 상기 제1데이터선(DBA)에 선택적으로 접속하는 제1접속수단(24, 26, 28, 30, 32, 34, 36), 상기 제2데이터원(21, 23)을 상기 제2데이터선(DBB)에 선택적으로 접속하는 제2접속수단(25, 27, 29, 31, 33, 35, 37)상기 제 1및 제2데이터선(DBA, /DBB)중 대응하는 하나의 데이터선을 통해서 상기 제1 및 제2데이터원(20~23)중 어느 하나의데이터원으로 기록데이터(SI)를 송출하는 입력수단(400) 및, 상기 제1 및 제2데이터선(DBA, /DBB)중 어느 하나의 데이터선으로 상기 입력수단(400)으로부터의 상기 기록데이터를 선택적으로 공급사는 제1스위칭수단(371, 391)을 구비하여 구성되고, 상기 제1접속수단(24, ,26, 28, 30, 32, 34, 36)은, 상기 스위칭수단(38, 39)의 절환동작에 동기해서 변경되는 제 1어드레스 데이터(AA)를 발생하는 제1어드레스발생회로(36)와, 상기 제 1 어드레스 데이터(AA)의 내용에 따라 상기 제 1 데이터원(20,22)을 상기 제 1 데이터선(DBA)에 접속하는 제 1 게이트수단(2426,28,30,32,34)을 포함하며, 상기 제 2 접속수단(25,27,29,31,33,35,37)은 상기 스위칭수단(38,39)의 절환동작에 동기해서 변경되는 제 2 더드레스 데이터(AB)를 발생하는 제 2어드레스 발생회로(37)와, 상기 제2어드레스 데이터(AB)의 내용에 따라 제2데이터원(21, 23)을 상기 제2데이터선(DBB)에 접속하는 제2게이트수단(25, 27, 29, 31, 33, 35)을 포함하며, 상기 스위칭수단과 상기 출력수단을 통해서 각각 앞 데이터가 상기 제2 또는 제1데이터선으로부터 독출되어 있는 동안에 본 데이터가 제1 또는 제2데이터선으로 출력된도록, 상기 제1어드레스 데이터(AA)의 변경시점이 제2어드레스 데이터(AB)의 변경시점으로부터 어긋나 있는 것을 특징으로 하는 직렬억세스형 기억장치.
제7항에 있어서, 상기 제1 및 제2데이터선(DBA, /DBB)중 대응하는 하나의 데이터선을 통해서 상기 제1 및 제2데이터원(20~23)중 어느 하나의 데이터원으로부터 도출되는 독출데이터(SO)를 출력하는 출력수단(40)과, 상기 제1 및 제2데이터선(DBA, /DBB)중 어느 하나의 데이터선을 상기 출력수단(40)으로 선택적으로 접속하는 독출용 스위칭수단(38, 39)을 더 구비하여 구성된 것을 특징으로 하는 직렬어드레스형 기억장치.