DE3786204T2

DE3786204T2 - Speicheranordnung des Serienzugriffstyps.

Info

Publication number: DE3786204T2
Application number: DE87109345T
Authority: DE
Inventors: Shigeo Patent Division Oshima; Hiroshi Patent Division Sahara; Haruki Patent Division K Toda
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-06-30
Filing date: 1987-06-29
Publication date: 1993-12-02
Anticipated expiration: 2007-06-30
Also published as: EP0254886A3; KR880000959A; EP0254886B1; JPS639096A; EP0254886A2; DE3786204D1; KR960001781B1

Description

Die vorliegende Erfindung bezieht sich auf eine Speichervorrichtung mit sequentiellem Zugriff.
Bei einem herkömmlichen RAM (random access memory = Schreib/Lesespeicher) wird eine Reihe von Operationen durchgeführt in einem Zyklus, welcher bestimmt wird in Übereinstimmung mit Steuersignalen oder Adreßsignalen einerexternen Eingabe. Diese Operationen beinhalten Akzeptieren und Dekodieren einer extern eingegebenen Adresse in einer Spaltenrichtung, Aktivierung einer Spaltenselektionsleitung, um Daten an eine Datenbusleitung zu transferieren, und Aktivierung eines Ausgabetreibers, um die Daten auszugeben.
Andererseits ist bei einem Speicher mit einer sequentiellen Zugriffsfunktion eine Adresse, auf die als nächstes zugegriffen werden soll, nicht wie bei dem RAM-Speicher bestimmt. Aus diesem Grund braucht die obige Reihe von Operationen nicht in einem Zyklus, bestimmt durch die extern eingegebenen Signale durchgeführt zu werden, sondern kann im voraus aufgestellt vorbereitet) werden.
Jedoch muß bei der Anordnung, bei der nur ein Datenübertragungssystem vorgesehen ist, die obige Reihe von Operationen durchgeführt werden durch ein einzelnes Datentransfersystem, unabhängig von einem Betriebszustand, von dem ein Zugriffin einem gegenwärtigen Zyklus gestartet wird. Aus diesem Grund ist es schwer, eine Zykluszeit zu reduzieren, obwohl ein Zugriff selbst mit einer hohen Geschwindigkeit durchgeführt werden kann.
Aus "Elektronik", Band 31, Nr. 15, Juli 1982, Seiten 27-30, München, DE; P. Mattos et al.: "Nibble-Mode beschleunigt Speicherzugriff" ist eine Speichervorrichtung mit sequentiellem Zugriff bekannt, welche erste und zweite Datenquellen umfaßt, welche selektiv verbunden sind mit entsprechenden ersten und zweiten Datenleitungen. Ein Multiplexer verbindet selektiv entweder die erste oder die zweite Datenleitung mit einer Ausgabeeinrichtung.
Aus der EP-A-0 152 954 ist eine Halbleiterspeichervorrichtung bekannt mit ersten und zweiten Datenquellen, ersten und zweiten Datenleitungen, ersten und zweiten Verbindungseinrichtungen, einer Ausgabeeinrichtung und einer Schalteinrichtung.
Die US-4 344 156 offenbart ein Speichersystem zum schnellen Transferieren von Daten zwischen einer Vielzahl aufeinanderfolgender Speicherplätze und einen Datenausgabebus. Bei diesem System wird schnelles Schreiben von Daten in den Speicher bewirkt durch Einschließen einer Anzahl von Datenpuffern, welche einkommende Daten empfangen und darauf ausgelegt sind, diese Daten aus zugeben an eine Anzahl aufeinanderfolgender Speicherplätze. Jeder Puffer wird gesteuert durch einen sequentiell aktivierten Dekoder.
Die EP-A-0 211 565, welche unter Artikel 54(3) EPC fällt, beschreibt einen RAM-Speicher, der in sequentiellem Modus adressiert wird. In diesem Modus werden alternierende Zellen von jedem zweier Sätze von Zellen so adressiert, daß gegenwärtige Daten auf eine Datenleitung plaziert werden, während vorhergehende Daten von der anderen Datenleitung ausgelesen werden.
Die Erfindung wurde gemacht in Anbetracht der obigen Situation und hat als Ausgabe, eine Speichervorrichtung zu schaffen, welche eine sequentielle Zugriffsfunktion in Spaltenrichtung hat und welche in der Lage ist, eine Zykluszeit zu reduzieren.
Erfindungsgemäß wird die obige Aufgabe gelöst nach Anspruch 1 durch eine Speichervorrichtung mit sequentiellem Zugriff mit einer ersten Datenquelle und einer zweiten Datenquelle;
einer ersten Datenleitung und einer zweiten Datenleitung;
ersten und einer zweiten Verbindungseinrichtungen zum selektiven Verbinden der ersten Datenquelle mit der ersten Datenleitung bzw. der zweiten Datenquelle mit der zweiten Datenleitung;
einer Ausgabeeinrichtung zum Ausgeben von Daten, die zugeführt werden von entweder der ersten oder der zweiten Datenquelle durch eine entsprechende der ersten und zweiten Datenleitungen; und
einer ersten Schalteinrichtung zum selektiven Verbinden von entweder der ersten oder zweiten Datenleitung mit der Ausgabeeinrichtung; wobei die erste Verbindungseinrichtung beinhaltet:
einen ersten Reihenadressengenerator zum Erzeugen von ersten Reihenadressendaten, aufgefrischt synchron mit einer Schaltoperation der Schalteinrichtung;
eine erste Dekodiereinrichtung zum Dekodieren von Ausgaben von dem ersten Reihenadressengenerator; und
eine erste Gateeinrichtung zum Verbinden der ersten Datenquelle mit der ersten Datenleitung in Übereinstimmung mit der Ausgabe der ersten Dekodiereinrichtung;
wobei die zweite Verbindungseinrichtung beinhaltet:
einen zweiten Reihenadressengenerator zum Erzeugen von zweiten Reihenadressendaten, aufgefrischt synchron mit einem Schaltbetrieb der Schalteinrichtung;
eine zweite Dekodiereinrichtung zum Dekodieren von Ausgaben von dem zweiten Reihenadressengenerator; und
eine zweite Gateeinrichtung zum Verbinden der zweiten Datenquelle mit der zweiten Datenleitung in Übereinstimmung mit der Ausgabe der zweiten Dekodiereinrichtung; und
wobei ein Auffrischzeitpunkt der ersten Adressendaten versetzt ist von einem Auffrischzeitpunkt der zweiten Adressendaten, wodurch gegenwärtige Daten auf die erste oder zweite Datenleitung plaziert werden, während vorhergehende Daten ausgelesen werden von der zweiten oder ersten Datenleitung, jeweils durch die Schalteinrichtung und die Ausgabeeinrichtung.
Weiterhin wird die obige Aufgabe gelöst nach Anspruch 7 durch eine Speichervorrichtung mit sequentiellem Zugriff mit einer ersten Datenquelle und einer zweiten Datenquelle;
einer ersten Datenleitung und einer zweiten Datenleitung;
ersten und zweiten Verbindungseinrichtungen zum selektiven Verbinden der ersten Datenquelle mit der ersten Datenleitung bzw. der zweiten Datenquelle mit der zweiten Datenleitung;
einer Eingabeeinrichtung zum Zuführen von Schreibdaten an entweder die erste oder die zweite Datenquelle durch eine entsprechende der ersten und zweiten Datenleitungen; und
einer ersten Schalteinrichtung zum selektiven Zuführen der Schreibdaten von der Eingabeeinrichtung an eine der ersten und zweiten Datenleitungen;
wobei die erste Verbindungseinrichtung beinhaltet:
einen ersten Adressengenerator zum Erzeugen erster Adressendaten, aufgefrischt synchron mit einem Schaltbetrieb der Schalteinrichtung;
eine erste Gateeinrichtung zum Verbinden der ersten Datenquelle mit der ersten Datenleitung in Übereinstimmung mit einem Inhalt der ersten Adreßdaten;
wobei die zweite Verbindungseinrichtung beinhaltet:
einen zweiten Adressengenerator zum Erzeugen von zweiten Adreßdaten, aufgefrischt synchron mit einem Schaltbetrieb der Schalteinrichtung;
eine zweite Gateeinrichtung zum Verbinden der zweiten Datenquelle mit der zweiten Datenleitung in Übereinstimmung mit einem Inhalt der zweiten Adreßdaten; und
wobei ein Auffrischzeitpunkt der ersten Adreßdaten verschoben ist von einem Auffrischzeitpunkt der zweiten Adreßdaten, wodurch gegenwärtige Daten auf die erste oder zweite Datenleitung plaziert werden, während vorhergehende Daten eingegeben werden durch entweder die erste oder zweite Datenleitung, jeweils durch die zweite Schalteinrichtung und die Eingabeeinrichtung.
Bevorzugte Ausführungsformen finden sich in den Unteransprüchen.
Die Erfindung kann vollständiger verstanden aus der folgend detaillierten Beschreibung im Zusammenhang mit der begleitenden Zeichnung.
Die Figuren zeigen im einzelnen:
Fig. 1 ein Blockdiagramm eines wesentlichen Teils eines Leseabschnitts, benutzt, wenn die vorliegende Erfindung angewandt wird auf einen Halbleiterspeicher mit sequentiellem Zugriff;
Fig. 2A bis 2D Flußpläne zum Erklären eines Datenlesebetriebs des in Fig. 1 gezeigten Speichers;
Fig. 3 ein Blockdiagramm von Hardware zum alternierenden Betreiben zweier Datentransfersysteme (A und B) in der in Fig. 1 gezeigten Anordnung;
Fig. 4A bis 4C Ansichten von Wellenformen zum Erklären eines Betriebs der in Fig. 3 gezeigten Hardware;
Fig. 5 ein Blockdiagramm einer Modifikation der in Fig. 3 gezeigten Hardware; bei der Datenbusschalter (38 und 39) ersetzt werden durch Register (380 und 390);
Fig. 6A und 6B Flußpläne zum Erklären eines Betriebs des in Fig. 1 gezeigten Speichers unter Benutzung der in Fig. 5 gezeigten Hardware;
Fig. 7 ein Blockdiagramm einer Modifikation der in Fig. 3 gezeigten Hardware; zum Zeigen von Hardware, die in der Lage ist, eine Zykluszeit des in Fig. 1 gezeigten Speichers zu reduzieren, und zwar auf eine kürzere Zeit als die, die erhalten wird durch die in Fig. 3 gezeigte Hardware;
Fig. 8 ein Flußplan zum Erklären eines Betriebs des in Fig. 1 gezeigten Speichers unter Benutzung der in Fig. 7 gezeigten Hardware;
Fig. 9 ein Blockdiagramm, das teilweise einen geänderten Abschnitt zeigt, wenn die in Fig. 1 gezeigte Anordnung angewendet wird auf Dateneinschreiben; und
Fig. 10A bis 10D Flußpläne zum Erklären einer Dateneinschreiboperation benutzt, wenn die in Fig. 9 gezeigte Anordnung auf den in Fig. 1 gezeigten Speicher angewendet wird.
Eine Ausführungsform der vorliegenden Erfindung wird jetzt beschrieben werden mit Bezug auf die begleitende Zeichnung.
Fig. 1 ist ein Blockdiagramm einer internen Schaltungsanordnung eines spaltengerichteten Speichers mit sequentiellem Zugriff nach der Ausführungsform der vorliegenden Erfindung, und Fig. 2A bis 2D sind Flußpläne zum Erklären eines Betriebs davon. Nach dieser Ausführungsform sind in einem Halbleiterspeicher mit einer spaltengerichteten sequentiellen Zugriffsfunktion zwei Systeme A und B vorgesehen zum Selektieren/Holen von Daten in einem einzelnen Chip. Referenzzeichen 20 und 22 bezeichnen A-Datenregister (oder A-Bitleitungen); 21 und 23 B-Datenregister (oder B-Bitleitungen); 24 und 26 A-Spaltenselektionsgates; 25 und 27 B-Spaltenselektionsgates, 28 und 30 A-Spaltenselektions-Leitungstreiber; 29 und 31 B-Spaltenselektions-Leitungstreiber; 32 und 34 A-Dekoder; 33 und 35 B-Dekoder; 36 einen A-Reihenadressengenerator; 37 einen B-Reihenadressengenerator; 38 einen A-Datenbusschalter; 39 einen B-Datenbusschalter; 40 einen Ausgabetreiber; CA0 und CA1 A-Spaltenselektionsleitungen; CB0 und CB1 B-Spaltenselektionsleitungen; DBA und DBA A-Datenbusleitungen; DBB und B-Datenbusleitungen; AA eine A-Adressenbusleitung; AB eine B-Adressenbusleitung; und SO eine Datenausgabe. Alle diese Schaltungselemente können gebildet werden in einer Ein-Chip-IC-Tablette.
Eine Datenleseoperation des in Fig. 1 gezeigten Speichers wird beschrieben werden. Man nehme an, daß auf die Register (oder Bitleitungen) 20, 21, 22 und 23 in dieser Reihenfolge zugegriffen wird. Es sei bemerkt, daß eine Beschreibung gemacht wird mit Bezug auf einen Fall, in dem der gegenwärtige Zyklus ein Zyklus zum Zugreifen auf Daten des Registers 22 ist, welches zum System A gehört.
Da in diesem Fall der vorhergehende Zyklus ein Zyklus zum Zugreifen vom System B ist, wird ein Schalter 38 ausgeschaltet, wie gezeigt in Schritt ST1 von Fig. 2B, und ein Schalter 39 wird aktiviert, und daher ist er in einem EIN-Zustand, wie gezeigt in Schritt ST11 von Fig. 2C. Wie gezeigt in Schritten ST12 und ST13, werden Daten des Registers 21 transferiert an den Treiber 40 durch Busleitungen DBB und .
Wenn andererseits System A getrennt wird vom Treiber 40 durch-den AUS-Schalter 38, wird eine Adresse des gegenwärtigen Zyklus gesetzt im Generator 36 (Schritt ST2), und wird der Dekoder 34 entsprechend der gesetzten Adresse ausgewählt (Schritt ST3). Dann wird die Selektionsleitung CA1 aktiviert (Schritt ST4) und Daten des Registers 22 werden transferiert an die Busleitungen DBA und , wie gezeigt in Schritt ST5.
Wenn ein gegenwärtiger Zyklus folgend auf den obigen Zyklus beginnt (Fig. 2A), wird Schalter 39 ausgeschaltet, wie gezeigt in Schritt ST31 von Fig. 2C, und Schalter 38 wird aktiviert, und daher ist er in einem EIN-Zustand, wie gezeigt in Schritt ST21 von Fig. 2B. Dann werden die Busleitungen DBA und verbunden mit dem Treiber 40 durch den EIN-Schalter 38 (Schritt ST22). Die Daten des Registers 22 werden übertragen an den Treiber 40, wie gezeigt in Schritt ST23, und Daten SO, übertragen vom Treiber 40, werden ausgegeben.
Wenn System B getrennt ist vom Treiber 40, wird der Generator 37 aktiviert, und die Adresse wird hochgezählt (oder runter), wie gezeigt in Schritt ST32. Der Dekoder 35 wird selektiert in Übereinstimmung mit der hochgezählten (oder runtergezählten) Adresse (Schritt ST33), und eine Selektionsleitung CB1 wird aktiviert (Schritt ST34). Dann werden die Daten des Registers 23 transferiert an Datenbusleitungen DBB und , wie gezeigt in Schritt ST35, um dadurch die Einstellung zum Zugriff im nächsten Zyklus zu vervollständigen.
Fig. 3 zeigt Hardware zum alternierenden Betreiben der Systeme A und B in der in Fig. 1 gezeigten Anordnung.
Fig. 4A bis 4C zeigen Wellenformen zum Erklären eines Betriebs der in Fig. 3 gezeigten Hardware.
Ein externer Zeittakt SC (Fig. 4A) mit einer Periode von einem Zyklus, gezeigt in Fig. 2A, wird umgewandelt durch einen 1/2-Frequenzteiler 41 in einen Puls ΦA (Fig. 4B) zum Auswählen des Systems A. Puls ΦA wird zugeführt an einen 3-Zustandspuffer, welcher den Schalter 38 darstellt. Wenn ein Puls ΦA logisch "1" ist, verbindet der Puffer 38 die Datenbusleitung DBA und mit dem Treiber 40. Wenn der Puls ΦA logisch "0" ist, wird der Puffer 38 geöffnet und die Datenbusleitungen DBA und werden getrennt vom Treiber 40.
Der Puls ΦA wird phaseninvertiert über den Inverter 42, um ein synchrones Signal mit derselben Wellenform wie der des Pulses ΦB von Fig. 4C zu sein, und wird zugeführt an einen Zeittakteingangsanschluß eines Adressenzählers im Generator 36. Ein Inhalt (Adressendaten) der Ausgabe AA des Generators 36 wird aufgefrischt (hochgezählt oder runtergezählt) um 1 bei der abfallenden Flanke des Pulses ΦA.
Zusätzlich ist der Puls ΦA phaseninvertiert durch den Inverter 43, um Puls ΦB von Fig. 4C zu sein. Puls ΦB wird weiter phaseninvertiert durch den Inverter 44, um ein synchrones Signal mit derselben Wellenform wie der von Puls ΦA von Fig. 4B zu sein, und wird zugeführt an einen Zeittakteingangsanschluß eines Adressenzählers im Generator 37. Ein Inhalt (Adressendaten) der Ausgabe des Generators 37 wird aufgefrischt (hochgezählt oder runtergezählt) um 1 an der fallenden Flanke des Pulses ΦB.
Um andererseits das System B zu selektieren, wird der Puls ΦB zugeführt an einen 3-Zustandspuffer, welcher den Schalter 39 darstellt. Wenn der Puls ΦB logisch "1" ist, verbindet der Puffer 39 die Busleitung DBB und mit dem Treiber 40. (Da zu dieser Zeit der Puls ΦA logisch "0" ist, ist der Treiber 40 getrennt von den Busleitungen DBA und .)
Wie oben beschrieben, werden die Schalter 38 und 39 alternierend geöffnet/geschlossen während jeder einzelnen Periode (Zyklus von Fig. 2A) des Zeittakts SC, um so alternierend die Systeme A und B zu selektieren. Dann werden synchron mit jeder alternierenden Selektion die Inhalte der Daten AA und AB aufgefrischt um 1 alle zwei Perioden (zwei Zyklen von Fig. 2A) des Zeittakts SC.
Fig. 5 zeigt Hardware, wobei Schalter 38 und 39, gezeigt in Fig. 3, ersetzt werden durch Register/Schalter 380 und 390. Wenn die in Fig. 3 gezeigte Hardware benutzt wird, werden die Systeme A und B alternierend geschaltet in der Reihenfolge A → B → A → B → . . . . Wenn jedoch die in Fig. 5 gezeigte Hardware benutzt wird, können dieselben Daten zweimal alternierend geschaltet werden, nämlich in der Reihenfolge A → A → → B → B → A → A → B → B → . . . . Diese zweifach alternierende Schaltoperation ist in Fig. 6A und 6B beispielhaft gezeigt.
Wenn die oben erwähnte zweifach alternierende Schaltoperation durchzuführen ist, wird 1/2-Frequenzteiler 381 eingesetzt zwischen Frequenzteiler 41 und jedem der Register/Schalter 380 und 390, damit die Verbindungen für die Register/Schater 380 und 390 alternierend geschaltet werden für alle zwei Zyklen. Insbesondere wird die frequenzgeteilte Ausgabe ΦN vom Treiber 381 angelegt an den Register/Schalter 380 und das phaseninvertierte Signal der Ausgabe ΦN, erhalten durch den Inverter 43, wird angelegt an das Register/Schalter 390. In dieser Schaltungskonfiguration hat das Ausgabesignal ΦN vom Treiber 381 eine Periode, welche zweimal länger ist als die Periode des Zeittakts ΦA.
In dem A-System wird die Datenübertragung von den Busleitungen DBA und an das Register 380 ausgeführt zum Zeitpunkt der fallenden Flanke der externen Steuerzeittakteingabe SC, vorausgesetzt, daß ΦN = logisch "1". Nach Vervollständigung der Datenübertragung wird das Register 380 getrennt von den Busleitungen DBA und . Unterdessen wird während der Periode von ΦN = logisch "1" das Register 380 verbunden mit dem Ausgabetreiber 40.
In dem B-System wird die Datenübertragung von den Busleitungen DBB und an das Register 390 ausgeführt zum Zeitpunkt der fallenden Flanke der externen Steuerzeittakteingabe SC, vorausgesetzt, daß ΦN - logisch "0". Nach Vervollstandigung der Datenübertragung wird das Register 390 getrennt von den Busleitungen DBB und . Mittlerweile, während die Periode von ΦN - logisch "0", wird das Register 390 verbunden mit dem Ausgabetreiber 40.
In der Ausführungsform von Fig. 5 ist es erforderlich, daß der Inhalt der Adresse AA (oder AB) fest ist während der zweifachen Übertragung derselben Daten DBA (oder DBB). Um diese Anforderung zu erfüllen, ist 1/2-Frequenzteil 361 eingesetzt zwischen dem Frequenzteiler 41 und jedem der Adressengeneratoren 36 und 37. Insbesondere wird die frequenzgeteilte Ausgabe ΦA vom Teiler 41 angelegt an den Frequenzteiler 361 über den Inverter 42. Die frequenzgeteilte Ausgabe ΦN' vom Teiler 361 wird angelegt an den Adressengenerator 36 und wird angelegt über den Inverter 44 an den Adressengenerator 37. Es sei hier bemerkt, daß die Ausgabe ΦN' vom Teiler 361 einen Zyklus im voraus von der Aktivierung der Ausgabe ΦN vom Teiler 381 zu aktivieren ist.
Nach der Ausführungsform in Fig. 5 kann, wenn 1/N (N ist eine natürliche Zahl) Frequenzteiler benutzt werden anstelle der Teiler 361 und 381, eine N-fach alternierende Schaltoperation durchgeführt werden.
Wenn dieselben Daten eine Vielzahl von Malen, wie gezeigt in Fig. 5, transferiert werden, kann eine Zuverlässigkeit eines Inhalts der transferierten Daten verbessert werden. Da jedoch eine Operationsgeschwindigkeit des Speichers reduziert wird, kann die in Fig. 5 gezeigte Hardware, falls notwendig, angewendet werden.
Fig. 7 zeigt eine Modifikation der Schalter 38 und 39, gezeigt in Fig. 3. Nach der in Fig. 7 gezeigten Modifikation wird ein Schalter 38a (3-Zustandspuffer) geleitet durch eine Ausgabe einer logischen "1" vom Inverter 45, während Schalter 38c (3-Zustandspuffer) geöffnet wird durch eine logische "0" des Pulses ΦA, um dadurch die Daten der Busleitung DBA und im Register 38b zu speichern.
Während die Daten des Systems A gespeichert werden, wird Schalter 39c geleitet durch eine logische "1" von Puls ΦB und ein Inhalt des Registers 39b wird angelegt an den Puffer 40. Da zu dieser Zeit eine Ausgabe vom Inverter 46 logisch "0" ist, wird ein Schalter 39a geöffnet.
Wenn ΦA - logisch "1" und ΦB - logisch "0" im nächsten Zyklus, wird ein Inhalt des Registers 38b angelegt an den Treiber 40 und zur gleichen Zeit werden die Daten der Busleitung DBB und im Register 39b gespeichert.
Fig. 8 zeigt einen Betrieb der in Fig. 7 gezeigten Modifikation. Wie gesehen wird aus einem Vergleich des in Fig. 8 gezeigten Flußplans mit den in Fig. 2B und 2C gezeigten, wird eine Zeit, die erforderlich ist für einen Zyklus, reduziert durch die in Fig. 7 gezeigte Anordnung. Das heißt, fünf Schritte ST1 bis ST5 in einem Zyklus von Fig. 2B werden reduziert auf drei serielle Schritte in Fig. 8, gesehen entlang der Zeitflußreihenfolge. In ähnlicher Weise werden fünf serielle Schritte ST31 bis ST35 in Fig. 2C reduziert auf drei serielle Schritte in Fig. 8. Somit wird die Anzahl von Prozeßschritten zeitlich der Reihenfolge nach beinhaltet in einem Zyklus reduziert, so daß eine Zykluszeiteffizienter reduziert werden kann.
Fig. 9 zeigt einen modifizierten Abschnitt, wenn die Anordnung (zum Auslesen von Daten), die in Fig. 1 gezeigt ist, modifiziert wird auf die zum Einschreiben von Daten. Einschreibeingabedaten SI werden konvertiert in Daten DB in Phase wie Daten SI und Daten mit entgegengesetzter Phase wie Daten SI durch einen Eingabepuffer 400. Die Daten DB und werden angelegt an die Busleitung DBA und durch die Datenbusschalter 386 und werden zugeführt den Datenbusleitungen DBB und durch Schalter 396. Die anderen Abschnitte der Anordnung von Fig. 9 können die gleichen sein wie die der Anordnung, die in Fig. 1 gezeigt ist. Fig. 10A und 10B zeigen einen Datenschreibbetrieb der Anordnung, erhalten durch Anwenden des modifizierten Abschnitts, wie gezeigt in Fig. 9 auf die in Fig. 1 gezeigte Anordnung.
Nach den Ausführungsformen, wie gezeigt in Fig. 1 usw., werden die Systeme A und B betrieben mit einer Zeitverschiebung von etwa 1/2 Zyklus. Aus diesem Grund erfordert eine Zykluszeit dieser Ausführungsformen nur eine Zeit, die im wesentlichen die Hälfte der eines herkömmlichen einzelnen Zyklus ist einschließlich der Schritte ST1 bis ST5 und ST21 bis ST23. Deshalb kann eine Zykluszeit reduziert werden. Das heißt, gemäß der vorliegenden Erfindung werden beide Systeme (A, B) alternierend betrieben, so daß Daten in einem System aufgestellt werden (z. B. A), während Daten in dem anderen (z. B. B) ausgegeben werden, um dadurch die Zykluszeit zu reduzieren. Zusätzlich kann, wenn die vorliegende Erfindung angewendet wird bei einem einzelnen Halbleiterspeicherchip und zwei Systeme (A und B) von Datenauswahl/Holschaltungen darin vorgesehen werden, ein Hochgeschwindigkeitsspeicherbetrieb erreicht werden durch den einzelnen Chip.
Es sei bemerkt, daß die vorliegende Erfindung angewendet werden kann auf alle Speicher mit Ausnahme eines Schreib-/Lesetyps (z. B., wobei eine Adresse, auf die als nächstes bezüglich der gegenwärtigen Adresse zuzugreifen ist, bestimmt ist). Deshalb kann die vorliegende Erfindung ebenfalls angewendet werden auf eine Reduktion in einer Lesezykluszeit eines Halbleiter ROM mit sequentiellem Zugriff oder eines CDROMs mit zweikanal-optischen Abtastsystemen, usw.

Claims

1. Speichervorrichtung mit sequentiellem Zugriff mit:

einer ersten Datenquelle (20, 22) und einer zweiten Datenquelle (21, 23);

einer ersten Datenleitung (DBA) und einer zweiten Datenleitung (DBB);

ersten und einer zweiten Verbindungseinrichtungen (24, 26, 28, 30, 32, 34, 36 und 25, 27, 29, 31, 33, 35, 37) zum selektiven Verbinden der ersten Datenquelle (20, 22) mit der ersten Datenleitung (DBA) und der zweiten Datenquelle (21, 23) mit der zweiten Datenleitung (DBB);

einer Ausgabeeinrichtung (40) zum Ausgeben von Daten (SO) zugeführt von einer der ersten und zweiten Datenquellen (20 bis 23) durch eine entsprechende der ersten und zweiten Datenleitungen (DBA, DBB); und

einer ersten Schalteinrichtung (38; 39) zum selektiven Verbinden von entweder der ersten oder der zweiten Datenleitung (DBA, DBB) mit der Ausgabeeinrichtung (40);

wobei

die erste Verbindungseinrichtung (24, 26, 28, 30, 32, 34 und 36) beinhaltet:

einen ersten Reihenadressengenerator (36) zum Erzeugen von ersten Reihenadressendaten (AA), aufgefrischt synchron mit einem Schaltbetrieb der Schalteinrichtung (38, 39);

eine erste Dekodiereinrichtung (32, 34) zum Dekodieren von Ausgaben vom ersten Reihenadressengenerator (36); und

eine erste Gateeinrichtung (24, 26, 28, 30, 32, 34) zum Verbinden von der ersten Datenquelle (20, 22) mit der ersten Datenleitung (DBA) in Übereinstimmung mit der Ausgabe der ersten Dekodiereinrichtung (32, 34);

wobei die zweite Verbindungseinrichtung (25, 27, 29, 31, 33, 35, 37) beinhaltet:

einen zweiten Reihenadressengenerator (37) zum Erzeugen zweiter Adressendaten (AB), aufgefrischt synchron mit einem Schaltbetrieb der Schalteinrichtungen (38, 39);

eine zweite Dekodiereinrichtung zum Dekodieren von Ausgaben von dem zweiten Reihenadressengenerator (37); und

eine zweite Gateeinrichtung (25, 27, 29, 31, 33, 35) zum Verbinden der zweiten Datenquelle (21, 23) mit der zweiten Datenleitung (DBB) in Übereinstimmung mit der Ausgabe der zweiten Dekodiereinrichtung (33, 35); und

wobei ein Auffrischzeitpunkt der ersten Adreßdaten (AA) versetzt ist von einem Auffrischzeitpunkt der zweiten Adreßdaten (AB), wodurch gegenwärtige Daten auf die erste oder zweite Datenleitung plaziert werden, während vorhergehende Daten ausgelesen werden von der zweiten bzw. ersten Datenleitung durch die Schalteinrichtung und die Ausgabeeinrichtung.

2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß

ein Schaltbetrieb der Schalteinrichtung (38, 39) so durchgeführt wird, daß ein erstes Intervall (ST1 bis ST5, ST21 bis ST23) vom Zeitpunkt, zu dem auf eine der ersten Datenquellen (20, 22) zugegriffen wird durch die erste Verbindungseinrichtung (24, 26, 28, 30, 32, 34, 36) bis zum Zeitpunkt, zu dem Daten (DBA = SO) einer der ersten Datenquellen (20, 22) ausgegeben werden von der Ausgabeeinrichtung (40), teilweise überlappt mit einem zweiten Intervall (ST31 bis ST35, ST11 bis ST13) von dem Zeitpunkt, zu dem auf eine der zweiten Datenquellen (21, 23) zugegriffen wird durch die zweite Verbindungseinrichtung (25, 27, 29, 31, 33, 35, 37) bis zu dem Zeitpunkt, zu dem Daten (DBB = S0) einer der zweiten Datenquellen ausgegeben werden von der Ausgabeeinrichtung (40).

3. Speichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Schaltbetrieb der Schalteinrichtung durchgeführt wird alle N-Betriebszyklen der Speichervorrichtung, wobei N eine natürliche Zahl von 1 oder mehr ist, und ein Bit von Daten ausgelesen wird während eines Betriebszyklus.

4. Speichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Schalteinrichtung (38, 39) eine erste Puffereinrichtung (38) zum selektiven Verbinden der ersten Datenleitung (DBA) mit der Ausgabeeinrichtung (40) und eine zweite Puffereinrichtung (39) zum selektiven Verbinden der zweiten Datenleitung (DBB) mit der Ausgabeeinrichtung umfaßt, und daß die ersten und zweiten Puffereinrichtungen (38, 39) alternierend geöffnet/geschlossen werden alle N-Betriebszyklen, um den Schaltbetrieb durchzuführen.

5. Speichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Schalteinrichtungen (38, 39) eine erste Registereinrichtung (380, 38a bis 38c) zum zeitweiligen Speichern von Daten von einer der ersten Datenquellen (20, 22) und selektiven Zuführen der gespeicherten Daten an die Ausgabeeinrichtung (40) und eine zweite Registereinrichtung (390, 39a bis 39c) zum zeitweiligen Speichern von Daten von einer der zweiten Datenquellen (21, 23) und selektiven Zuführen der gespeicherten Daten an die Ausgabeeinrichtung (40) umfaßt, und daß die erste und zweite Registereinrichtung (380, 390, 38a bis 38c, 39a bis 39c) alternierend betrieben werden, um eine selektive Zuführoperation durchzuführen.

6. Speichervorrichtung nach Anspruch 5, gekennzeichnet durch

eine Steuereinrichtung (41 bis 46) zum Steuern des Schaltbetriebs der ersten und zweiten Registereinrichtung (380, 390, 38a bis 38c, 39a bis 39c), so daß Daten von einer der zweiten Datenquellen (21, 23) zeitweise gespeichert werden in der zweiten Registereinrichtung (390, 39a bis 39c) während eines Intervalls, wobei die Daten, welche zeitweise gespeichert sind in der ersten Registereinrichtung (380, 38a bis 38c) zugeführt werden an die Ausgabeeinrichtung (40), und so daß Daten von einer der ersten Datenquellen (20, 22) zeitweise gespeichert werden in der ersten Registereinrichtung (380, 38a bis 38c) während eines Intervalls, wobei die Daten, die zeitweise gespeichert sind in der zweiten Registereinrichtung (390, 39a bis 39c) zugeführt werden an die Ausgabeeinrichtung (40).

7. Speichervorrichtung mit sequentiellem Zugriff mit:

einer ersten Datenquelle (22) und einer zweiten Datenquelle (21, 23);

einer ersten Datenleitung (DBA) und einer zweiten Datenleitung (DBB);

ersten und einer zweiten Verbindungseinrichtungen 24, 26, 28, 30, 32, 34, 36 und 25, 27, 29, 31, 33, 35, 37) zum selektiven Verbinden der ersten Datenquelle (22) mit der ersten Datenleitung (DBA) und der zweiten Datenquelle (21, 23) mit der zweiten Datenleitung (DBB);

einer Eingabeeinrichtung (400) zum Zuführen von Schreibdaten (S1) an eine der ersten und zweiten Datenquellen (20 bis 23) durch eine entsprechende der ersten und zweiten Datenleitungen (DBA, DBB); und

einer ersten Schalteinrichtung (386, 396) zum selektiven Zuführen der Schreibdaten (S1) von der Eingabeeinrichtung (400) in eine der ersten und zweiten Datenleitungen (DBA, DBB);

wobei

die erste Verbindungseinrichtung (24, 26, 28, 30, 32, 34 und 36) beinhaltet:

einen ersten Adressengenerator (36) zum Erzeugen von ersten Adressendaten (AA), aufgefrischt synchron mit einem Schaltbetrieb der Schalteinrichtung (38, 39);

eine erste Gateeinrichtung 24, 26, 28, 30, 32, 34) zum Verbinden der ersten Datenquelle (20, 22) mit der ersten Datenleitung (DBA) in Übereinstimmung mit einem Inhalt der ersten Adressendaten (AA);

einen zweiten Adressengenerator (37) zum Erzeugen von zweiten Adreßdaten (AB), aufgefrischt synchron mit einem Schaltbetrieb der Schalteinrichtung (38, 39);

eine zweite Gateeinrichtung (25, 27, 29, 31, 33, 35) zum Verbinden der zweiten Datenquelle (21, 23) mit der zweiten Datenleitung (DBB) in Übereinstimmung mit einem Inhalt der der zweiten Adreßdaten (AB), und

wobei ein Auffrischzeitpunkt der ersten Adreßdaten (AA) verschoben ist von einem Auffrischzeitpunkt der zweiten Adreßdaten (AB), wodurch gegenwärtige Daten auf die erste oder zweite Datenleitung plaziert werden, während vorhergehende Daten angegeben werden durch die zweite bzw. erste Datenleitung durch die zweite Schalteinrichtung und die Eingabeeinrichtung.

8. Speichervorrichtung nach Anspruch 7, gekennzeichnet durch

eine Ausgabeeinrichtung (40) zum Ausgeben von Lesedaten (SO), ausgegeben von einer der ersten und zweiten Datenquellen (20 bis 23) durch eine entsprechende der ersten und zweiten Datenleitungen (DBA, DBB); und

eine Leseschalteinrichtung (38, 39) zum selektiven Verbinden von einer der ersten und zweiten Datenleitungen (DBA, DBB) mit der Ausgabeeinrichtung (40).