DE69023942T2

DE69023942T2 - Verfahren zur Umwandlung in beiden Richtungen zwischen mehreren N-synchronen seriellen Bitströmen und einem parallelen Zeitmultiplex-Format.

Info

Publication number: DE69023942T2
Application number: DE69023942T
Authority: DE
Inventors: Gerald Anthony Baylock
Original assignee: AT&T Corp
Current assignee: AT&T Corp
Priority date: 1989-03-13
Filing date: 1990-03-02
Publication date: 1996-04-25
Anticipated expiration: 2010-03-03
Also published as: KR900014973A; EP0388051B1; US4924464A; EP0388051A3; EP0388051A2; KR930008728B1; JPH0777356B2; DE69023942D1; JPH0327623A; ES2080792T3

Description

Technisches Gebiet

Die vorliegende Erfindung betrifft Verfahren zur Umwandlung einer Mehrzahl von N gleichzeitigen seriellen Bitströmen in einen einzigen parallelen Zeitmultiplex(TDN-)Bitstrom und umgekehrt unter Verwendung von Bitvertauschungen in einer NxM-Matrix von Speicherelementen, wobei jeder serielle und parallele Bitstrom M-Bit-Worte umfaßt.

Stand der Technik

In den heutigen Kommunikationsgeräten wird es ungewöhnlicher, daß die Hauptverarbeitungseinheiten Daten von nur einer Quelle empfangen. Mit Integrierung der Verarbeitungseinheiten in Höchstintegration (VLSI-Very Large Scale Integration) wird in weniger Raum ein höherer Durchsatz verfügbar. Die Aufgabe der Aufnahme der Daten von mehreren Quellen und ihre Aufbereitung bzw. Vorverarbeitung auf wirksame Weise für den Hauptprozessor kann oft eine Herausforderung darstellen. Die Aufgabe ist doppelt so schwer, wenn die verarbeiteten Informationen zu mehreren Zielen gesandt werden müssen.
Die Auslegung der Vor- und Nachverarbeitungsschaltungen muß einen hohen Wirkungsgrad aufweisen, wenn die Vorteile des VLSI-Prozessors ausgenutzt werden sollen. Eine wirkungsvolle Lösung muß nicht nur schnell sein, sondern auch sowenig wie möglich der sonstigen Gerätebetriebsmittel, z.B. Strom und Raum verbrauchen. Serien-Parallel- und Parallel-Serien-Umwandlungen sind gebräuchliche Prozesse, die vor und nach der Hauptverarbeitung stattfinden müssen.
Ein unkomplizierter Weg zur Durchführung der Serien-Parallel-Umwandlungen für eine Eingangsleitung ist über eine gutbekannte Anordnung eines M-Bit-Schieberegisters mit einem Eingang zur Aufnahme des seriellen Bitstroms und M Ausgängen, die gleichzeitig zu einem D- Flipflop mit M-Bit-Eingang und M-Bit-Ausgang durchgesteuert werden können. Im Betrieb werden, wenn beispielsweise M=8, nach Eintakten von 8 Serienbit in das Schieberegister die 8 Bit gespeichert und als ein Byte festgehalten, während die nächsten 8 Bit in das Register eingetaktet werden. Bei mehrfachen seriellen Leitungen würde jede serielle Leitung ein getrenntes Schieberegister und einen zugehörigen Bitspeicher benutzen. Die 8 parallelen Ausgänge jeden Bitspeichers würden mit getrennten Leitungen verbunden werden, die einen 8-Bit-Bus bilden. Durch Freigabe des entsprechenden Ausgangs bzw. Bitspeichers werden die Bitspeicher der Reihe nach vom Prozessor oder der Benutzerschaltung gelesen und die Byte verarbeitet. Ein Parallel-Serien-Wandler ist dem sehr ähnlich, indem der freigegebene Bitspeicher ein Byte vom Bus einfängt und dem Schieberegister das parallele Laden des Bytes erlaubt. Vom Schieberegister werden dann die Bit im gewünschten seriellen Format herausgeschoben.
Integrierte Schaltungen (IC) mit mittlerer Integration (MSI-Medium Scale Integration) ermöglichen ein 8-Bit-Schieberegister und einen 8-Bit-Bitspeicher in zwei getrennten Gehäusen mit 16 Anschlüssen. Neue IC mit Großintegration (LSI-Large Scale Integration) vereinigen diese Funktionen in einem IC. Angenommen, eine bestimmte Leiterplatte muß 8 serielle Eingangsströme verarbeiten. Unter Anwendung der obigen LSI-Technik würden 16 IC mit je 20 Anschlüssen erforderlich sein, nur um die Serien- Parallel-Umwandlungen auszuführen, worin Takt, Bitspeicher und Ausgangsfreigabeerzeugungsmittel nicht eingeschlossen sind. Da in den meisten Schaltungskonstruktionen Raum und Geschwindigkeit kritische Faktoren sind, wird es notwendig, wirkungsvollere Mittel zur Durchführung dieser Umwandlung zu finden.
Eine weitere Anordnung ist in dem R.T. Garringer et al. am 22. März 1983 erteilten US-Patent 4,377,843 beschrieben. Dort wird eine mikroprozessorbasierende Datenverteilungsschnittstelle (DDI-Data Distribution Interface) beschrieben, von der ein einzelner universeller asynchroner Sender-Empfänger (UART-Universal Asynchronous Receiver Transmitter) zur Anpassung zwischen einer Mehrzahl von seriellen Datenendgeräten und einem externen parallelen Betriebssystem gesteuert und gemultiplext wird. Mit dem Serien-Parallel-Prozeß im UART wird ein ankommender serieller Bitstrom von einem der Mehrzahl serieller abgesetzter Endgeräte in ein paralleles Zeitmultiplexformat zur Übertragung zum Betriebssystem umgewandelt. Das zentrale Betriebssystem führt seine Aufgabe am parallelen Empfangssignal aus und gibt die Rückinformationen für Parallel-Serien-Umwandlung durch den UART vor Übertragung des seriellen Bitstroms zum Zieldatenendgerät zur DDI weiter. Während der serielle Bitstrom zu einem ersten abgesetzten Datenendgerät gesandt wird, kann ein zweiter serieller Bitstrom sinnvollerweise in ein paralleles Format zur Übertragung zum zentralen Betriebssystem umgewandelt werden. Eine solche DDI kann jedoch nicht mehrere gleichzeitige serielle Bitströme von den entfernten Datenendgeräten empfangen und enthält viele Elemente in der DDI zur Bereitstellung der einzigen momentanen Serien-Parallel- und/oder Parallel-Serien-Umwandlung.
Zu anderen Systemen zur Umwandlung und/oder zum Vertauschen serieller Daten gehören die in FR-A-2 359 562 offenbarten. Dieses Patent enthält eine quadratische Matrixanordnung von Registern zur Bewirkung der Serien- Parallel-Umwandlung von Daten. Die Umwandlung wird eingeleitet, nachdem die NxN-Registermatrix voll mit Daten beladen worden ist. Andere ähnliche Umwandlungssysteme sind in FR-A-2 373 935 und FR-A-2 225 898 offenbart.
Im Stand der Technik besteht das Problem darin, ein wirksames und einfaches Mittel zur Umwandlung zwischen mehreren fortlaufenden gleichzeitigen seriellen Bitströmen und einem einzelnen parallelen Zeitmultiplex (TDM)-Bitstrom bereitzustellen.

Beschreibung der Erfindung

Das obige Problem im Stand der Technik ist nach der vorliegenden Erfindung gelöst worden, die ein Verfahren und eine Einrichtung zum Umwandeln einer Mehrzahl von N gleichzeitigen seriellen Bitströmen in ein einziges paralleles Zeitmultiplexformat und umgekehrt betrifft, wobei jeder Bitstrom Worte mit jeweils M-Bit umfaßt und die seriellen Bitströme vorzugsweise synchronisiert sind. Insbesondere umfaßt eine erfindungsgemäße Umwandlungseinrichtung eine Matrix von Speicherelementen, die an einer Matrixseite an N erste Eingang/Ausgangsanschlüsse angekoppelt sind, wobei jeder erste Anschluß an eine getrennte serielle Kommunikationsstrecke angekoppelt ist; und die auf der entgegengesetzten Seite der Matrix an M zweite Eingang/Ausgangsanschlüsse angekoppelt sind, die an einen M-Bit-Parallelbus angekoppelt sind. Im Betrieb werden in einer fortlaufenden Folge die synchronisierten M-Bit-Worte von der Mehrzahl von N seriellen Strecken die Mehrzahl von N M-Bit-Worten vom Zeitmultiplex-Parallelbus in der Matrix von Speicherelementen eingespeichert, ehe die Bit in gewissen Speicherelementen um eine vorbestimmte Diagonale der Matrix herum vertauscht werden, um entweder die seriell gespeicherten Bit in das parallele Format umzuwandeln oder umgekehrt.

Kurze Beschreibung der Zeichnungen

Bezugnehmend auf die Zeichnungen, in denen gleiche Ziffern gleiche Teile in den verschiedenen Figuren darstellen, zeigt:
Figur 1 ein Blockschaltbild der Umwandlung von 3 gleichzeitigen seriellen Bitströmen mit 3-Bit-Worten, die erfindungsgemäß in ein paralleles Zeitmultiplexformat umgewandelt werden;
Figur 2 ein Blockschaltbild einer Anordnung zur Durchführung der Serien-Parallel-Umwandlung nach Figur 1 oder umgekehrt;
Figur 3 die bei der Bereitstellung der Serien- Parallel-Umwandlung in der Anordnung der Figur 2 durchgeführte Folge;
Figur 4 ein Blockschaltbild einer alternativen Anordnung ähnlich der Figur 2 zur Durchführung der in der Figur 1 gezeigten Serien-Parallel-Umwandlung, oder umgekehrt;
Figur 5 die bei der Bereitstellung der Serien- Parallelumwandlung in der Anordnung der Figur 4 durchgeführte Folge;
Figur 6 ein Blockschaltbild einer Anordnung zur Bereitstellung einer Serien-Parallel-Umwandlung, wobei die Anzahl gleichzeitiger serieller Bitströme geringer als die Anzahl von Bit Pro Wort ist;
Figur 7 die bei der Bereitstellung der Serien- Parallel-Umwandlung in der Anordnung der Figur 6 durchgeführte Folge;
Figur 8 ein Blockschaltbild einer der Umkehrung der Figur 6 entsprechenden Anordnung zur Bereitstellung einer Parallel-Serien-Umwandlung, wobei die Anzahl gleichzeitiger serieller Ausgangsbitströme geringer als die Anzahl von Bit pro Wort ist;
Figur 9 ein Blockschaltbild einer alternativen Anordnung zu der der Figur 6 zur Bereitstellung einer Serien-Parallel-Umwandlung, wobei die Anzahl gleichzeitiger serieller Eingangsbitströme geringer als die Anzahl von Bit pro Wort ist;
Figur 10 die bei der Bereitstellung der Serien- Parallel-Umwandlung in der Anordnung der Figur 9 durchgeführte Folge;
Figur 11 ein Blockschaltbild einer umgekehrten Anordnung ähnlich der Figur 9 zur Durchführung einer Parallel-Serien-Umwandlung, wobei die Anzahl von gleichzeitigen seriellen Ausgangsbitströmen geringer als die Anzahl von Bit pro Wort ist;
Figur 12 die bei der Bereitstellung der Parallel- Serien-Umwandlung in der Anordnung der Figur 11 durchgeführte Folge.

Detaillierte Beschreibung

In Figur 1 ist der allgemeine Fall dargestellt, wenn drei gleichzeitige serielle Eingangsbitströme (a-c) mit jeweils 3 Bit pro Wort (0-2) in einem Serien-Parallel-Wandler 10 nach der vorliegenden Erfindung in einen Parallelen Zeitmultiplex-(TDM-)Bitstrom umgewandelt werden. Es ist zu verstehen, daß der Wandler 10 der Figur 1 auch zur Umwandlung eines parallelen Eingangs-TDM- Bitstroms in drei gleichzeitige serielle Ausgangsbitströme benutzt werden kann, indem anstatt der drei gleichzeitigen seriellen Bitströme der parallele Bitstrom an die Eingänge angelegt wird. Für Zwecke der nachfolgenden Beschreibung wird angenommen, daß jeder der drei mit a-c bezeichneten seriellen Bitströme bzw. der resultierende parallele TDM-Bitstrom Worte mit drei Elementen bzw. Bit umfaßt, die wie in Figur 1 gezeigt mit Indexen 0-2 bezeichnet werden. Es ist zu bemerken, daß die nachfolgende Beschreibung für die drei seriellen Bitströme nur den Darlegungszwecken und nicht Begrenzungszwecken dient, da eine solche Beschreibung auf die allgemeine Anordnung angewandt werden kann, wo es N serielle Bitströme mit M Bit/Wort gibt, und auch für eine Parallel-Serien-Umwandlung.
Figur 2 ist ein Blockschaltbild eines beispielhaften Wandlers 10 zur Ausführung entweder einer Serien- Parallel- oder Parallel-Serien-Umwandlung zwischen 3 beispielhaften gleichzeitigen seriellen Bitströmen (N=3) und einem parallelen TDM-Bitstrom, wobei jeder Bitstrom 3-Bit-Worte umfaßt (M=3). Der Wandler 10 umfaßt eine Matrixanordnung von 9 Speicherelementen 11 und zugehörigen Verbindungen, wobei jedes Speicherelement an einer getrennten festen Lage in einer 3x3-Hatrix angeordnet ist, die eine vorbestimmte Diagonale 12 enthält. Die horizontalen Verbindungen werden zum Ein-, Durch- und Ausschieben von Informationen bzw. Bit in der Matrix auf Grundlage vorbestimmter Taktimpulse benutzt. Nach der vorliegenden Erfindung wird, nachdem die mit den drei seriellen Bitströmen bzw. dem parallelen TDM-Bitstrom verbundenen 3-Bit-Worte in die Matrix eingesteuert sind, ein Austausch der in den abseits der Diagonalen gelegenen Elementen gespeicherten Informationen über die nichthorizontalen Verbindungen ausgeführt, um die Umwandlung zu vollenden. Diejenigen Speicherelemente 11 auf der Diagonalen 12, die keine nichthorizontalen Verbindungen aufweisen, behalten ihr gespeichertes Bit und definieren die Diagonale 12.
Wie in der Figur 2 dargestellt, umfaßt jedes Speicherelement 11 einen "A-" Eingang, der während des horizontalen Taktens angesteuert wird, einen "B-" Eingang, der während nichthorizontalen Taktens angesteuert wird, einen "S-" Eingang zur Aufnahme eines Steuersignals, das entweder den A- oder den B-Eingang ansteuert, einen "C-" Eingang, der die Taktimpulse aufnimmt, und einen "Q-" Ausgang. Ein derartiges Speicherelement 11 kann aus einer Kombination eines 2: 1-Multiplexers mit den A-, B- und S-Eingängen und einem Y-Ausgang verbunden mit dem D-Eingang eines D-Flipflops, der auch einen Takt- (C-)Eingang und den Q-Ausgang enthält, gebildet werden. Man muß verstehen, daß das beschriebene Speicherelement nur für Beispielszwecke angegeben wird und daß es durch jedes geeignete Speicherelement ersetzt werden kann, das wie beschrieben funktioniert, und immer noch im Rahmen der vorliegenden Erfindung bleibt. In der Matrix des Wandlers 10 sind alle Ansteuer- (S-) Eingänge vorzugsweise miteinander verbunden, um gleichzeitig ein von einer (nicht gezeigten) Quelle bereitgestelltes Ansteuersignal aufzunehmen, und gleicherweise würden alle der Takt- (C-)Eingänge vorzugsweise miteinander verbunden sein, um gleichzeitig entsprechend getaktete Taktimpulse von einer (nicht gezeigten) Quelle aufzunehmen.
In der Figur 3 wird die Funktionsfolge der Matrix der Figur 2 für die Umwandlung von 3 gleichzeitigen synchronisierten seriellen Eingangsbitströmen in einen parallelen TDM-Ausgangsbitstrom gezeigt. Im Schritt (a) bzw. der Zeit = 0 sind die 3-Bit-Worte der drei seriellen Bitströme bereit zum Eintritt in die Matrix des Wandlers 10 dargestellt. In Schritten (b)-(d) bzw. Zeiten = 1-3 werden die drei Bit der Worte jedes der drei seriellen Bitströme nacheinander horizontal in eine getrennte Zeile der Matrix unter Verwendung der A- bzw. horizontalen Schiebeeingänge der Matrixspeicherelemente eingetaktet. Kurz nach Ende des Schrittes (d) und nachdem die 3-Bit- Worte wie in Schritt (d) der Figur 3 gezeigt in die Matrix eingegeben worden sind, werden die alternativen B-Eingänge in die 9 Speicherelemente zum Austauschen der Informationen in den nicht auf der Diagonalen liegenden Speicherelementen angesteuert. Das Ergebnis eines solchen Austauschs abseits der Diagonalen ist in der Matrix des Schrittes (e) dargestellt, wo während der Zeit = 4 des Schrittes (e) das erste mit dem seriellen Bitstrom "a" verbundene parallele Wort aus der Matrix auf einen parallelen Bus ausgegeben wird. Während der Schritte (f) und (g) werden die übrigen beiden umgewandelten parallelen Worte für die seriellen Eingangsbitströme "b" und "c" aus der Matrix ausgegeben, um die Umwandlung der drei gleichzeitigen seriellen Bitströme in ein paralleles TDM-Format zu vervollständigen. Natürlich wird während der Schritte (e) bis (g) in der Figur 3 das nächste Wort jedes der drei seriellen Bitströme ähnlich den Schritten (b) bis (d) in die Matrix eingetaktet.
Die Anordnung der Figur 2 kann auch zur Durchführung einer Parallel-Serien-Umwandlung benutzt werden, indem die 3-Bit-TDM-Worte des parallelen Bitstroms ähnlich der Folge der Schritte (b)-(d) für die seriellen Worte der Figur 3 in die Matrixeingänge links in der Figur 2 eingeschoben werden. Nachdem die 3 parallelen Worte a-c in der Matrix eingespeichert sind, wird der Austausch von Elementen abseits der Diagonalen unter Verwendung der B-Eingänge der Speicherelemente, wie bei Schritt (d) der Figur 3 beschrieben, durchgeführt, um die parallelen Worte a-c in das serielle Format in den Zeilen der Matrix zu versetzen. Die seriell gebildeten Worte werden dann während der Zeit 4-6 aus der Matrix ausgegeben. In der Anordnung der Figuren 2 und 3 wird der Informationsfluß von den seriellen Eingängen zum parallelen Ausgang und umgekehrt momentan im Schritt (d) angehalten, um die Vertauschungen bzw. Umwandlung zu ermöglichen.
Es kann eine einfache Anderung durchgeführt werden, mit der der Informationsfluß während des gesamten Vorgangs ohne Pause zur Durchführung der Umwandlung fortlaufen könnte. Diese Verbesserung führt zu einer Matrixanordnung im Wandler 10, die synchron und fortlaufend ist und in Figur 4 dargestellt ist, während der Informationsfluß für eine Serien-Parallelumwandlung durch die Matrix in der Figur 5 dargestellt ist. Der Unterschied zwischen den Matrizen der Figuren 2 und 4 liegt in den Verbindungen der B- oder alternativen Eingänge mit den Punkten auf den horizontalen Wegen jeder Matrix. Wie in der Figur 5 dargestellt, werden während der Zeiten 1 und 2 die ersten beiden Bit der drei seriellen Worte a-c in die zugehörige Zeile von Speicherelementen 11 eingeschoben. Während der Zeit 3 werden die alternativen B- Eingänge der Speicherelemente 11 angesteuert, wodurch das dritte Bit jedes der seriellen Worte a-c über die-nichthorizontalen Verbindungen in die Matrix eingeschoben wird und dabei gleichzeitig die seriellen Worte in das parallele Format umgewandelt werden. Zu diesem Zeitpunkt steht das Wort "a" im parallelen Format an den Ausgängen zur Verfügung. Während der nächsten drei Zeiten 4-6 stehen die übrigen umgewandelten parallelen Worte "b" und "c" vom Wandler 10 im parallelen TDM-Format (während Zeiten 4 und 5) zur Verfügung und dabei werden die nächsten seriellen Worte der Bitströme a-c in die Matrix eingetaktet und in das parallele Format umgewandelt. Mit der Anordnung der Figur 4 kann auch eine Parallel-Serien- Umwandlung durchgeführt werden, indem die parallelen TDM- Worte a-b während Zeiten 1 und 2 eingegeben und die alternativen B-Eingänge der Speicherelemente 11 während der Zeit 3 zur Eingabe des parallelen Wortes "c" in die Matrix über die nichthorizontalen Verbindungen benutzt werden, wobei gleichzeitig die Umwandlung in das serielle Format vollendet wird. Während der Zeiten 4-6 würden die seriell umgewandelten Worte ausgegeben werden und dabei die nächsten drei parallelen Worte a-c eingegeben und in das serielle Format umgewandelt werden.
Die obige Beschreibung richtete sich auf die Bedingung N=M, wobei die Anzahl von Eingangsleitungen (N), die in beiden Richtungen zwischen den seriellen und parallelen Formaten umzuwandeln sind, der Anzahl von Bit pro Wort (M) gleich ist. Die Architektur der Xatrixanordnung 10 läßt sich auf den allgemeinen Fall einer NxM- Matrix erweitern, wobei N auch die Anzahl von Zeilen definiert und M auch die Anzahl von Spalten definiert. Für eine beispielhafte Serien-Parallel-Umwandlung von zwei seriellen Bitströnen mit jeweils 4-Bit-Worten werden die Speicherelemente 11 der Eingangsmatrix 10 in einer 2x4-Matrix angeordnet, die die in der Anordnung der Figur 6 gezeigte Hindestanzahl von 12 Speicherelementen enthält. Wenn die 2x4-Natrix auf die Art und Weise der Matrix der Figur 2 zusammengeschaltet wird, dann entspricht die Funktionsfolge der in Figur 7 gezeigten. Insbesondere werden während der ersten 4 Taktperioden die Serienworte in die beiden 4-Elementen-Zeilen eingeschoben und am Ende des vierten Taktes wird die Umwandlung in das parallele Format mit zwei Worten durch Ansteuern der alternativen B-Eingänge in die Speicherelemente durchgeführt. Während der nächsten beiden Takte werden die beiden Parallelworte aus der Matrix heraus auf einen Parallelbus geschoben, während die ersten beiden Bit der nächsten seriellen Worte in die Matrix eingeschoben werden.
Aus Figur 7 ist ersichtlich, daß eine solche Umwandlung zwei parallele Worte ohne Informationsgehalt einführt, was alle N Worte eine zwei-Wort-Pause in dem Matrixdurchsatz erzeugt. Eine solche Pause entspricht dem Konzept des "Bitstopfens". Wäre die Matrix mit nichthorizontalen Verbindungen gleich der Anordnung der Figur 4 zusammengeschaltet, würde immer noch eine 2-Wort-Pause im Matrixdurchsatz bestehen, da der Eingangstakt der Ausgangstaktrate gleich ist und zweimal soviel Ausgänge wie Eingänge vorhanden sind, wodurch die Ausgangskapazität zur Hälfte genutzt wird. Die Figur 8 zeigt eine Hatrixanordnung 10, die der Umkehrung der Matrixanordnung der Figur 6 entspricht, zur Durchführung der Umwandlung eines parallelen TDM-Formats mit 2 Worten und 4-Bit/Wort in ein serielles Format mit zwei gleichzeitigen Worten. Die Anordnung der Figur 8 müßte ebenfalls zwischen jedem Paar paralleler Eingangsworte eine 2-Wort-Pause bereitsteilen, um Überschreiben der letzten zwei Bit der umgewandelten seriellen Worte bei ihrem Heraus schieben aus der Matrixanordnwig zu vermeiden.
Wenn solche Pausen im Matrixdurchsatz unannehmbar sind, dann ist beispielsweise eine Architektur erforderlich, bei der sich das Matrixausgangsformat entsprechend vom Matrixeingangsformat unterscheidet. Eine beispielhafte Matrixanordnung 20 zur Bereitstellung solcher unterschiedlichen Eingangs- und Ausgangsformate ist in der Anordnung der Figur 9 dargestellt, wo die beispielhaften beiden gleichzeitigen seriellen Bitströme mit 4 Bit pro Wort in ein paralleles TDM-Format umgewandelt werden. In der Figur 9 ist die Architektur der einzelnen Matrixanordnung 10 der Figur 6 in eine Muttermatrixanordnung 20 mit zwei Eingängen (N) und vier Ausgängen (M) abgeändert, die zwei 2x2-Matrizen 21&sub1; und 21&sub2; mit jeweils vier Speicherelementen 11 und einen Vorspeicherblock 22 am Eingang einer der Matrizen 21 umfaßt. Jede Matrix 21 ist vorzugsweise mit einer ähnlichen Anordnung der nichthorizontalen "B-" Verbindungen wie der in Figur 4 gezeigten zusammengeschaltet.
Um das "Bitstopfen" bzw. die Pausen im Matrixdurchsatz zu vermeiden, wird das Eingangsformat der beiden gleichzeitigen seriellen Bitströme mit dem doppelten der Taktfrequenz der Matrix 20 gemultiplext. Insbesondere werden während der ersten Taktzeit der Matrix 20 sowohl Bit a&sub0; und b&sub0; und dann a&sub1; und b&sub1; an die Eingänge der Matrix 20 angelegt. Der Vorspeicherblock 22 hat die Funktion, die Informationen auf den beiden seriellen Eingangsleitungen abzutasten, wenn Bit a&sub0; und b&sub0; an die Eingänge der Matrix 20 angelegt werden, und diese Bitwerte zum Anlegen an die Eingänge der unteren Matrix 21&sub2; zu halten, so wie es für die serielle Bitstromtaktzeit t=1 der Figur 10 dargestellt ist. Wenn Bit a&sub1; und b&sub1; der seriellen Bitströme an die beiden Eingänge der oberen Matrix 21&sub1; angelegt werden, werden die beiden Matrizen 21&sub1; und 21&sub2; getaktet und steuern die horizontalen "A-" Eingänge des Speicherelements 11 an, so daß die beiden Matrizen 21 wie bei t=2 der Figur 10 gezeigt ihre ersten Eingangsabtastwerte empfangen und zwischenspeichern. Diese Folge wird dann wie bei t=3 und t=4 in Figur 10 gezeigt für Bit a&sub2; und b&sub2; und dann Bit a&sub3; und b&sub3; wiederholt, nur werden die vier gleichzeitigen Bit während T=4 unter Verwendung der nichthorizontalen "B-" Verbindungen der Speicherelemente 11 in die Matrizen 21&sub1; und 21&sub2; eingetaktet, um die vier Bit gleichzeitig in die Matrizen einzuschieben und dabei das serielle Format in ein paralleles Format umzuwandeln. Am Ende von t=4 steht das parallele umgewandelte Wort "a" als Ausgangssignal von Matrizen 21&sub1; und 21&sub2; zur Verfügung. Während t=5 des in Figur 10 gezeigten seriellen Bitstromtaktes werden Bit a&sub0; und b&sub0; der nächsten beiden auf einanderfolgenden Worte des seriellen Bitstroms abgetastet und vom Vorspeicher 22 festgehalten. Dann werden während t=6 der Figur 10 (entsprechend dem dritten Takt der Matrix 20) die ersten zwei Bit der nächsten aufeinanderfolgenden Worte der seriellen Bitströme in Matrizen 21 eingetaktet, während das abschließende parallele umgewandelte Wort "b" als Ausgangssignal der Matrizen 21 verfügbar ist. Es ist zu bemerken, daß die Ausgangselemente der parallelen Worte leicht durch einfache Wegeleitung der Ausgangsleitungen umgeordnet werden können und daß sich das Konzept leicht auf den allgemeinen Fall von Matrixanordnungen erweitern läßt, bei denen es weniger Eingangsleitungen als Ausgangsleitungen gibt. Die Anordnung der Figur 9 kann auch zur Umwandlung einer Reihe von vier parallelen 2-Bit- Worten, die in den Vorspeicher 22 und die Matrizen 21 eingeführt werden, in vier gleichzeitige serielle Ausgangsbitströme mit jeweils 2 Bit/Wort unter Verwendung dpr Folge der Figur 10 benutzt werden.
Sollte es mehr Eingangsleitungen als Ausgangsleitungen geben (N> M), so wie es beispielsweise für den Parallel-Serien-Wandler der Figur 8 gezeigt ist, treten auf den vier parallelen Eingangsleitungen zweimal soviel Daten in die Matrixanordnung 30 ein, als die Matrixanordnung auf den zwei seriellen Leitungen verlassen können. Wie schon beschrieben, wäre zum Vermeiden von Überschreiben der die Matrixanordnung verlassenden seriellen Daten Bitstopfen in dem Eingangsbitstrom mit parallelen Worten erforderlich. Eine Anordnung zum Vermeiden von Bitstopfen für den Fall, wo es vier Eingangsleitungen und zwei Ausgangsleitungen gibt, ist in Figur 11 dargestellt, in der die Ausgangsinformationsrate effektiv verdoppelt wird. Die Matrixanordnung 30 der Figur 11 umfaßt eine erste und zweite mit 31&sub1; bzw. 31&sub2; bezeichnete 2x2-Matrix mit jeweils 4 Speicherelementen, wobei die jeweiligen entsprechenden Ausgänge der beiden Matrizen miteinander verbunden sind.
Um Konflikt auf den beiden Ausgangsleitungen im Betrieb zu vermeiden, ist die obere Matrix 31&sub1; von Speicherelementen 11 zur Freigabe ihrer Ausgänge während eines ersten Teils der Taktzeit der Matrixanordnung 30 angeordnet. Die untere Matrix 31&sub2; von Speicherelementen 11 gibt wiederum ihre beiden Ausgänge während eines zweiten Teils der Taktzeit der Matrixanordnung 30 frei, wobei die ersten und zweiten Teile in jeder beliebigen Reihenfolge kombiniert werden können. Daher werden bei der beispielhaften Anordnung, in der der erste Teil der Matrixtaktzeit dem zweiten Teil der Matrixanordnung vorangeht, während der ersten Taktzeit der Matrixanordnung 30 die vier Bit des parallelen Wortes "a" unter Verwendung der horizontalen "A-" Eingänge wie bei t=2 der Figur 12 gezeigt in die linken Speicherelemente 11 der Matrizen 31&sub1; und 31&sub2; eingetaktet. Während der zweiten Taktzeit der Matrixanordnung 30 werden die vier Bit des parallelen Wortes "b" unter Verwendung der nichthorizontalen "B-" Eingänge in die Speicherelemente 11 in Matrixanordnung 30 eingetaktet, um gleichzeitig wie bei t=4 der Figur 12 gezeigt die Parallel-Serien- Umwandlung durchzuführen. Zu diesem Zeitpunkt stehen die Bit a&sub0;, a&sub2;, b&sub0; und b&sub2; den beiden seriellen Ausgangsleitungen der Matrizen 21 zur Verfügung, wobei ein beliebiges gut bekanntes (nicht gezeigtes) Torschaltmittel so angeordnet ist, daß beispielsweise Bit a&sub0; und b&sub0; von der Matrix 31&sub1; am Ende von t=4 der Figur 12 direkt für die seriellen Ausgangsleitungen verfügbar sind und dabei Bit a&sub2; und b&sub2; bis zur Zeit t=5 entsprechend dem ersten Teil des nächsten Matrixanordnungstaktzyklus gesperrt werden. Während der zweiten Hälfte derselben nächsten Matrixanordnungstaktzeit werden wie bei t=6 der Figur 12 gezeigt die Bit a&sub1;, b&sub1;, a&sub3; und b&sub3; unter Verwendung der horizontalen A-Eingänge in Speicherelemente 11 eingeschoben und gleichzeitig das nächste parallele Wort in die linken Speicherelemente 11 der Matrizen 31&sub1; und 31&sub2; eingeschoben. Die Folge läuft dann auf obige Weise weiter. Selbstverständlich läßt sich das obige Konzept auf das allgemeine Konzept von NxM-Matrixanordnungen erweitern, wenn N eine andere Anzahl als vier Eingänge und mehr als die M Ausgänge beträgt und M eine andere Anzahl als die zwei Ausgänge beträgt. Die Anordnung der Figur 11 läßt sich auch unter Verwendung der Folge der Figur 12 zur Umwandlung von vier gleichzeitigen seriellen Bitströmen von jeweils 2-Bit/Wort, die in die Eingänge der Figur 11 eingeführt werden, in einen parallelen TDM-Ausgangsbitstrom benutzen.

Claims

1. Verfahren zur Durchführung einer Umwandlung in beiden Richtungen zwischen einem ersten Format mit einer Mehrzahl von N gleichzeitigen seriellen Bitströmen einschließlich von M-Bit-Worten mit einer ersten vorbestimmten Bitrate und einem zweiten Format mit einem parallelen Zeitmultiplex (TDM) -Bitstrom einschließlich von N sequentiellen M-Bit-Worten mit einer zweiten vorbestimmten Bitrate, mit folgenden Schritten:

(a) sequentielles Verschieben von Enpfangsmengen gleichzeitiger Bit der Mehrzahl von N Worten in einem der ersten oder zweiten Eingangsformate in einer vorbestimmten Richtung in eine Matrixanordnung (10) von Speicherelementen (11) mit der vorbestimmten Bitrate des Eingangsformats, so daß die Bit der N in die Matrixanordnung verschobenen Worte parallel zueinander entlang einer ersten Achse der Matrixanordnung ausgerichtet sind;

(b) Verschieben der Bit der N in den Speicherelementen der Matrixanordnung gespeicherten Worte in Speicherelemente mit vertauschter Lage in der Matrixanordnung, so daß die N Worte parallel zueinander in den Speicherelementen entlang einer zweiten Achse der Matrixanordnung angeordnet sind; und

(c) sequentielles Übertragen der M-Bit der N vertauschten Worte vom Schritt (b) in der vorbestimmten Richtung aus der Matrixanordnung mit der vorbestimmten Bitrate des umgewandelten Ausgangsformats zur Vollendung der Umwandlung in einer der beiden Richtungen zwischen dem ersten und zweiten Format, dadurch gekennzeichnet, daß das besagte Verschieben in Speicherelemente mit vertauschter Lage im Schritt (b) an den Bit der N bereits in den Speicherelementen der Matrixanordnung gespeicherten Worte gleichzeitig mit dem Verschieben der letzten Menge gleichzeitiger Bit der Mehrzahl von N Worte in vertauschte Lagen in der besagten Matrixanordnung ausgeführt wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß N=M und die Matrixanordnung eine NxM-Matrixanordnung von Speicherelementen ist und bei der Durchführung von Schritt (a) und (c) die Matrixanordnung eine NxM-Matrixanordnung von Speicherelementen ist und die vorbestimmte Bitrate der jeweiligen Eingangs- und Ausgangsformate gleich sind.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß bei der Durchführung der Schritte (a) bis (c) die vorbestimmte Bitrate der Eingangs- und Ausgangsbitströme gleich sind und, für jeweils N Worte im parallelen TDM-Bitstrom, Einfügen einer vorbestimmten Anzahl von auf einanderfolgenden Worten, die den Unterschied zwischen N und M ausmachen, einschließlich von Stopfbit in den parallelen TDM-Bitstrom (1), bevor die N Worte des parallelen TDM-Bitstromes in die Matrixanordnung eintreten, wenn der parallele TDM-Bitstrom der Eingangsbitstrom ist, und (2) durch die Matrixanordnung, wenn die Bit der N Worte in ihren vertauschten Lagen im Schritt (b) angeordnet werden, wenn der TDM-Bitstrom der Ausgangsbitstron ist.

4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Anzahl von gleichzeitigen am Eingang der Matrixanordnung (20) empfangenen Bit von den seriellen oder parallelen Eingangsbitströmen entweder kleiner oder größer als die Anzahl von gleichzeitigen aus der Matrixanordnung in den umgewandelten Bitströmen heraus übertragenen Bit ist, wobei bei der Durchführung des Schrittes (a) eine Matrixanordnung mit einer Mehrzahl von Teilanordnungen (21) benutzt wird, wobei jede Teilanordnung eine Matrix von Speicherelementen (11) umfaßt, die mit einer gleichen Anzahl von Speicherelementen in jeder Reihe und Spalte der Matrix angeordnet sind, wobei die gleiche Anzahl der geringeren Anzahl von gleichzeitigen durch die Matrixanordnung empfangenen oder übertragenen Bit entspricht und die Mehrzahl von Teilanordnungen Eingänge aufweist, deren Anzahl der größeren Anzahl von gleichzeitigen von der Matrixanordnung empfangenen oder übertragenen Bit gleich ist oder mindestens entspricht, und Durchführen der Teilschritte von

(a1) sequentiellem Verschieben der entsprechenden gleichzeitigen Bit einer ersten Menge von gleichzeitigen Empfangsbit jedes der Eingangsbitströme in der vorbestimmten Richtung in getrennte Speicherelemente der Teilanordnungen, und

(a2) Wiederholen des Schrittes (a1) für jedes der entsprechenden Bit von mindestens allen außer einer der nachfolgenden Mengen gleichzeitiger Bit jedes der Eingangsbitströme, so daß die mit den N in den Speicherelementen gespeicherten Worten verbundenen Bit parallel zueinander entlang einer ersten Achse jeder Teilanordnung in jeder der M Teilanordnungen ausgerichtet sind.

5. Verfahren nach Anspruch 4, gekennzeichnet durch, bei der Durchführung von Schritten (a1) und (a2), sequentielles Verschieben jeder Menge empfangener gleichzeitiger Bit in Speicherelemente einer getrennten Teilanordnung in einem vorbestimmten cyclischen Format, wenn die Eingangsbitströme eine geringere Anzahl von gleichzeitigen Bit als die Ausgangsbitströme umfassen; und

bei der Durchführung des Schrittes (c), Übertragen jeder Menge umgewandelter gleichzeitiger Bit aus den Speicherelementen einer getrennten Teilanordnung in einem vorbestimmten cyclischen Format, wenn die Ausgangsbitströme eine geringere Anzahl von gleichzeitigen Bit als die Eingangsbitströme umfassen.

6. Anordnung zur Umwandlung in beiden Richtungen zwischen einem ersten Format mit einer Mehrzahl von N gleichzeitigen seriellen Bitströmen einschließlich von M- Bit-Worten mit einer ersten vorbestimmten Bitrate und einem zweiten Format mit einem parallelen Zeitmultiplex(TDM)-Bitstrom einschließlich von N sequentiellen M-Bit-Worten mit einer zweiten vorbestimmten Bitrate, mit

einer Mehrzahl von Eingangsanschlüssen, wobei jeder Eingangsanschluß zum Empfangen jeweils eines der Menge der gleichzeitigen Bit von einem der ersten oder zweiten Formate zur Umwandlung mit der vorbestimmten Bitrate des Eingangsbitstromes angeordnet ist;

einer Matrixanordnung (10) mit einer Mehrzahl von Speicherelementen (11) mit

(a) einer ersten Menge von Verbindungen zum Verschieben von mindestens allen außer einer der Mengen von gleichzeitigen Bit der N Worte von der ersten Mehrzahl von Eingangsanschlüssen in die und innerhalb der Matrixanordnung in einer vorbestimmten Richtung, so daß mindestens alle außer einem der gleichzeitigen Menge von Bit von den N Worten parallel zueinander entlang einer ersten Achse der Matrixanordnung ausgerichtet sind,

(b) einer zweiten Menge von Verbindungen zur Bereitstellung der Bit der vertauschten Worte am Ausgang der Matrixanordnung mit der vorbestimmten Bitrate des Ausgangsbitstromes; und

einer Mehrzahl von Ausgangsanschlüssen, die jeweils zum Empfangen eines getrennten gleichzeitigen Bits von der dritten Menge von Verbindungen von einem der vertauschten ersten oder zweiten Formate angeordnet sind, gekennzeichnet durch

eine dritte Menge von Verbindungen zum Verschieben der Bit der N Worte in vertauschte Lagen in die und innerhalb der Matrixanordnung, so daß die N Worte parallel zueinander in den Speicherelementen entlang einer zweiten rechtwinkligen Achse der Matrixanordnung ausgerichtet sind, und

Mittel zum Freigeben der dritten Menge von Verbindungen der Matrixanordnung während der Zeit, wenn die letzte Menge gleichzeitiger Bit der Mehrzahl von N Worten des ersten oder zweiten Formats an der Mehrzahl von Eingangsanschlüssen empfangen wird, so daß die besagte letzte gleichzeitige Menge von Bit der N Worte aus der ersten Mehrzahl von Eingangsanschlüssen in ihre vertauschten Lagen innerhalb der Matrixanordnung verschoben werden, während die besagten Bit der N bereits in den Speicherelementen der Matrixanordnung gespeicherten Worte gleichzeitig in ihre vertauschten Lagen innerhalb der Matrixanordnung verschoben werden, so daß die N Worte parallel entlang der zweiten rechtwinkligen Achse der Matrixanordnung ausgerichtet sind.

7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß N=M, die ersten und zweiten vorbestimmten Bitraten gleich sind und die Mehrzahl von Speicherelementen in einer NxM-Matrixanordnung angeordnet sind.

8. Anordnung nach Anspruch 6, wobei die ersten und zweiten vorbestimmten Bitraten gleich sind, dadurch gekennzeichnet, daß die Mehrzahl von Speicherelementen so in der Matrixanordnung angeordnet sind, daß sie eine erste und eine zweite Gruppe von N Leitungen von jeweils M Speicherelementen bilden, wobei die erste Gruppe von N Leitungen parallel zur ersten Achse der Matrixanordnung angeordnet ist und die zweite Gruppe von N Leitungen parallel zur zweiten rechtwinkligen Achse der Matrixanordnung angeordnet ist, so daß sich die beiden Gruppen in einer Teilanordnung von NxN Speicherelementen schneiden, und der parallele TDM-Bitstrom eine vorbestimmte Anzahl von zusätzlichen sequentiellen Worten umfaßt, die den Unterschied zwischen N und M einschließlich von Stopfbit umfassen.

9. Anordnung nach Anspruch 6, wobei die Anzahl gleichzeitiger an der Mehrzahl von Eingangsanschlu-ssen der Matrixanordnung (20) von den seriellen oder parallelen Eingangsbitströmen empfangener Bit entweder kleiner oder größer als die Anzahl von gleichzeitigen aus der Matrixanordnung in den umgewandelten Bitströmen übertragenen Bit ist, dadurch gekennzeichnet, daß

die Mehrzahl von Speicherelementen (11) der Matrixanordnung in einer Mehrzahl von Teilanordnungen (21) angeordnet sind, wobei jede Teilanordnung eine Matrixanordnung von Speicherelementen umfaßt, die mit einer gleichen Anzahl von Speicherelementen in jeder Reihe und Spalte der Matrix angeordnet sind, wobei die gleiche Anzahl der geringeren Anzahl von durch die Matrixanordnung empfangenen oder übertragenen gleichzeitigen Bit entspricht, und die Mehrzahl von Teilanordnungen Eingangs- und Ausgangsverbindungen aufweisen, die jeweils der größeren Anzahl gleichzeitiger von der Matrixanordnung empfangener oder übertragener Bit gleich sind oder mindestens dieser größeren Anzahl entsprechen; und

die Anordnung weiterhin folgendes umfaßt:

Mittel zum entweder sequentiellen (a) Empfangen jeder Menge gleichzeitiger Bit in einer unterschiedlichen der Teilanordnungen in einer vorbestimmten cyclischen Teilanordnungsfolge, wenn die Eingangsbitströme die geringere Anzahl gleichzeitiger Bit umfassen, oder (b) Übertragen jeder Menge gleichzeitiger Bit aus einer unterschiedlichen der Teilanordnungen in einer vorbestimmten cyclischen Teilanordnungsfolge, wenn die Ausgangsbitströme die geringere Anzahl gleichzeitiger Bit umfassen, und zum Verschieben der Bit in jeder Teilanordnung mit der vorbestimmten Bitrate der Bitströme mit der größeren Anzahl von gleichzeitigen Bit.