KR900014973A

KR900014973A - 다수 n동기 직렬 비트 스트림과 병렬 tdm 포멧 사이에서 변환 실행 방법 및 그 장치

Info

Publication number: KR900014973A
Application number: KR1019900003110A
Authority: KR
Inventors: 앤쏘니 베이록 제랄드
Original assignee: 어윈 더블유. 페이플; 아메리칸 텔리폰 앤드 텔레그라프 캄파니
Priority date: 1989-03-13
Filing date: 1990-03-09
Publication date: 1990-10-25
Also published as: EP0388051B1; US4924464A; EP0388051A3; EP0388051A2; KR930008728B1; JPH0777356B2; DE69023942T2; DE69023942D1; JPH0327623A; ES2080792T3

Abstract

내용 없음.

Description

다수 N동기 직렬 비트 스트림과 병렬 TDM 포맷 사이에서 변환 실행 방법 및 그 장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명에 따라서 병렬 TDM 포맷으로 변환되는 3비트의 워드로 이루어진 3개의 동시발생 직렬 스트림의 변환을 예시하는 블록선도,

제2도는 제1도에 보인 직렬-병렬 변환 또는 병렬-직렬 변환을 수행하는 배열의 블록선도,

제3도는 제2도의 배열에서 직렬-병렬 변환을 베공하는데 수행되는 시권스를 예시한 도면.

Claims

제1의 소정 비트 비율로 M비트 워드를 포함하는 다수 N의 동시발생 직렬 비트 스트림으로 이루어진 제1포멧 (1)과, 제2의 소정 비트 비율로 N순차M비트 워드를 포함하는 병렬 사분할 멀티플랙스(TDM)비트 스트림으로 이루어진 제2포멧(2)사이에서 어느 한 방향으로의 변환실행 방법에 있어서, (a) 소정 방향에서 제1 또는 제2 입력 포맷중 어느 한 포맷의 다수 N워드의 수신된 동시발생 비트 세트 중 적어도 하나를 제외한 모든 세트를 입력 포맷의 소정 비트 비율로 기억소자의 어레이내에 순차적으로 시프트하여 어래이내로 시프트된 N워드의 비트가 제1어레이축을 따라 서로 병렬로 정렬되게 하는 단계와, (b) 다수N워드의 동시발생 비트의 마지막 비트가 어레이내에서 시프트 되는 주기에서, N워드가 제2어레이축을 따라 기억 소자에 서로 병렬로 배열되도록 N워드의 비트를 어래이내에 시프트하는 단계와, (c) 어레이로부터의 소정 방향으로 단계(b)로부터 N전치 워드로 이루어진 M비트를 변환된 출력 포맷의 소정비울로 순차적으로 전송하여, 제1 및 제2포멧 사이에서 어느 한 방향으로 변환을 완수하는 단계로 이루어진 것을 특징으로 하는 변환 실행 방법.
제1항에 있어서, 실행단계(b)에서 다수N의 워드의 마지막 동시발생 비트 세트가 어래이내로 기입되는 주기에서 N워드의 마지막 동시발생 비트 세트를 소정의 방향으로 어레이의 기억 소자내에 시프트하여 N워드가 제1어레이축을 따라 서로 병렬로 놓이도록 하고(b₁), 그리고 N개 워드의 마지막 동시발생 비트 세트가 어레이내에 기입된 후, 소정의 어레이 사선상에 놓여있지 않은 기억 소자내에 기억된 비트들을 사선의 다른 측부상에 놓여있는 거울상 기억소자에 전치시켜 제2어레이 축을 따라 N워드를 배열하는(b₂) 준단계를 실행하는 것을 특징으로 하는 변환 실행 방법.
제1항에 있어서, 실행단계(b)에서 다수N의 워드로 이루어진 동시발생 비트의 마지막 세트주기시에 N워드의 마지막 세트를 상기 워드들이 전치되는 위치인 어래이내의 기억소자에 시프트시킴과 동시에 어레이내의 기억소자에 이미 기억된 N워드로 이루어진 비트를 상기 워드들이 전치되는 위치인 기억소자에 시프트시켜 제2어레이축을 따라서 N개 워드를 배열하는 준단계(b₁)를 실행하는 것을 특징으로 하는 변환 실행 방법.
제1항, 제2항, 또는 제3항에 있어서, N=M이고, 어레이는 NXM의 기억소자 어레이이며, 실행단계 (a) 및 (c)에서, 어레이는 NXM의 기억소자 어레이이며, 입력포멧과 출력 포멧 각각의 소정 비트 비율이 동등함을 특징으로 하는 변환 실행 방법.
제1항, 제2항, 또는 제3항에 있어서, 실행단계 (a)내지(c)에서, 입력 비트 스트림과 출력 비트 스트림의 소정 비트 비율이 동등하며 (1) 병렬 TDM 비트 스트림에 있는 매N워드에 대해, 병렬 TDM 비트 스트림이 입력 비트 스트림일때 병렬 TDM 비트 스트림의 N워드가 어레이에 도달하기전에, 그리고 (2) TDM 비트 스트립이 출력 비트 스트림일때 단계(b)에서 N워드의 비트를 전치된 위치로 배열할때 그 어레이에 의하여, 병렬 TDM 비트 스트림내에 스터핑 비트를 포함하는 M과N 사이의 차이로 이루어지는 순차워드의 소정의 수를 삽입하는 것을 특징으로 하는 변환 실행 방법.
제1항, 제2항, 또는 제3항에 있어서, 어레이의 입력으로, 입력 직렬 및 병렬 비트 스트림으로부터 수신된 동시발생 비트 수가 변혼된 스트림에 있는 어레이로부터 전송된 동시발생 비트수보다 적거나 크며, 실행단계 (a)에서 다수의 서브 어레이로 이루어진 어레이를 이용하며, 여기서 각각의 서브 어레이는 매트릭스의 각 열 및 행에 동등수의 기억소자로 배열된 기억소자 매트릭스로 이루어져 있으며, 어레이 및 다수의 서브 어레이에 의해 수신 또는 전송되는 보다 적은 수의 동시발생 비트에 대응하는 상기 동등수는 적어도 어레이에 의해 수신 또는 전송되는 보다 큰 수의 입력을 가지며, 소정 방향으로 각기 입력 비트 스트림의 수신된 동시발생 비트의 제1세트에 대응하는 동시발생 비트를 서브 어레이의 개별 기억소자에 순차적으로 시프트 시키는 준단계(a₁) 와, 기억소자에 기억된 N워드와 관련하는 비트가 각기 제1서브 어레이축을 따라 서로 병렬로 각기 M서브 어레이에 정렬되도록,각기 입력 비트 스트림의 동시발생 비트의 차기 세트들 중 적어도 하나를 제외한 모든 세트의 대응비트 각각에 대해 상기 단계(a₁)를 반복하는 준단계(a₂)를 실행하는 것을 특징으로 하는 변환 실행방법.
제6항에 있어서, 실행단계(a₁) 및 (a₂)에서 입력비트 스트림이 출력 비트 스트림보다 적은 수의 동시발생 비트를 구비할때, 수신된 동시발생 비트의 각기 세트를 소정의 주기적인 포맷을 이루어 개별적인 서브 어레이의 기억 소자 내로 순차적으로 시프트시키고, 실행단계(c)에서, 출력비트 스트림이 입력 비트 스트림보다 적은 수의 동시발생 비트를 구비할때, 수신된 동시발생 비트의 각기 세트를 소정의 주기적인 포맷을 이루어 개별적인 서브 어레이의 기억 소자로부터 전송시킴을 특징으로 하는 변환 실행 방법.
제1의 소정 비트 비율로 M비트 워드를 포함하는 다수 N의 동시발생 직렬 비트 스트림을 구비하는 제1포멧 (1)과 제2의 소정 비트 비율로 N개의 순차 M비트 워드를 포함하는 단일의 병렬 시분할 멀티플렉스 (TDM)비트 스트림을 구비하는 제2 포맷(2)사이에서 어느 한 방향으로의 변환 장치에 있어서, 상기 배열 장치가 다수의 입력 단자와, 어레이와, 다수의 출력 단자를 구비하여 상기 다수의 입력단자에서 각각의 입력단자가 입력 비트 스트림의 소정 비트 비율로 변환될 제1포멧 또는 제2포멧 중 어느 한 포맷의 동시발생 비트 세트 중 개별적인 한 세트를 수신하도록 배열되고, 상기 어레이는 N워드로부터의 동시 발생 비트 세트중 적어도 한 세트를 제외한 모든 세트가 제1어레이축을 따라 서로 병렬로 정렬되도록, 제1다수 입력 단자로부터의 N워드 동시발생 비트 세트들중 적어도 한 세트를 제외한 모든 세ㅌ를 소정 방향으로 어레이내로 시프트하기 위한 연결부의 제1 세트(a)와,N워드가 제2직교 어레이축을 따라 어레이에 서로 병렬로 정렬되도록, N워드 비트를 어레이내의 전치위치로 시프트 하기 위한 연결부의 제2세트 (b)와, 전치 워드 비트가 출력 비트 스트리의 소정 비트 비율로 어레이의 출력에 나타나도록 하기 위한 연결부의 제3세트(c)를 포함하는 다수 기억 소자를 구비하며, 그리고 상기 다수의 출력단자에서 각각의 출력단자가 전치된 제1포멧 또는 제2포멧중 어느 포맷의 연결부의 제3세트로부터 개별적인 동시발생 비트를 수신하도록 배열된 것을 특징으로 하는 변환 장치.
제8항에 있어서, 상기 배열이 수신된 N워드의 동시발생 비트 세트중 적어도 한 세트를 제외한 모든 세트를 어레이내로 시프트하기 위해, 다수의 제1입력 단자에서 수신된 제1포멧 또는 제2포멧의 다수 N워드의 동시발생비트세트중 적어도 한 세트를제외한 모든세트의 주기시에 어레이 연격부의 제1세트(a)와, 동시발생 비트세트의 마지막 세트가 어레이내로 시프트된 후, 다수의 N워드가 제2어레이 직교측을 따라 서로 병렬로 정렬되도록 기억 소자에 기억된 비트들을 이들의 전치 위치에 시프트하는 연결부의 제2세트(b)를 인에블시키는 수단을 구비함을 특징으로하는 변환장치.
제8항에 있어서, 상기 장치가 N워드가 제2어레이 직교축을 따라 병렬도 정렬되도록 어레이의 기억 소자에 이미 기억된 N워드의 비트를 이들의 전치 위치에 시프트(b)함과 동시에 제1다수 입력 단자로부터 N워드의 마지막 동시발생 비트 세트를 어레이내의 이들의 전치 위치에 시프트(a)시키기 위해, 제1또는 제2포멧의 다수N워드의 마지막 동시발생 비트 세트가 다수 입력단자에서 수신될때인 주기에서 어레이 연결부의 제2세트를 인에이블 시키는 수단을 구비함을 특징으로 하는 변환 장치.
제8항, 제9항 또는 10항에 있어서, N=M이고, 제1 및 제2소정 비트 비율이 동등하며 다수의 기억 소자가 NxM어레이로 배열됨을 특징으로 하는 변환장치.
제1항 및 제2소정 비트 비율이 동등한 제8항, 제9항 또는 제10항에 따른 장치에 있어서, 다수의 기억 소자가 각각M 기억 소자의 제1 및 제2N라인군을 형성하는 식으로 어레이에 배열되어, 제1N라인군이 제1어레이축에 병렬로 배열되고 제2N라인군이 제2어레이 직교축에 병렬로 배열되어, NXM기억 소자의 서브 어레이에서 두 군이 교차하고 TDM병렬 비트 스트림이 스터핑 비트를 포함하는 N과M 사이에서 차이를 이루는 소정의 추가 순차 워드를 구비함을 특징으로하는 변환 장치.
입력 직렬 또는 병렬 스트림으로부터 어레이의 다수 입력 단자에서 수신된 동시발생 비트수가 변환된 비트 스트림에 있는 어레이로부터 전송되는 동시발생 비트 수보다 적거나 큰 제8항, 제9항 또는 제10항 에 따른 장치에 있어서, 다수의 어레이 기억소자가 디수의 서브 어레이로 배열되어, 서브 어레이 각각은 매트릭스 열 및 행 각각에서 동등한 수의 기억 소자로 배열된 기억소자 매트릭스를 구비하고 어레이 및 다수의 서브 어레이에 의해 수신 또는 전송된 보다 적은 수의 동시발생 비트에 대응하는 동등수의 기억 소자는 각각 어레이에 의해 수신 또는 전송된 더 큰 수의 동시발생 비트와 적어도 동등한 입력 및 출력 상호 연결부를 구비하며, 상기 장치가 입력 비트 스트림이 보다 적은 수의 동시발생 비트 수를 구비할 때 소정의 주기적인 서브 어레이 시퀀스로 서브 어레이 중 다른 하나에 있는 동시발생 비트의 각기 세트를 순차적으로 수신하거나(a), 또는 출력 비트 스트림이 보다 적은 수의 동시발생 비트를 구비할때 소정의 주기적인 서브 어레이 스퀀스로 서브 어레이중 다른 하나로 부터 동시발생 비트를 각기 세트를 순차적으로 전송하며, 보다 큰 수의 동시발생 비트를 갖는 비트 스트림의 소정 비트 비율로 각기 서브 어레이에 있는 비트를 시프트하는 수단을 구비함을 특징으로 하는 변환 장치.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.