KR860002874A - 반도체 메모리 장치 - Google Patents

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Abstract

내용 없음

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 의한 어드레스 멀티플레스형 반도체 메모리 장치의 일실시예의 회로도. 제5a내지 5d도는 제4도에 보인 반도체 메모리의 메모리 데이타 판독 동작을 나타내는 타이밍 도표, 제6도는 제4도에 보인 반도체 메모리에 인가된 상세회로도.

Claims (15)

  1. 로우들과 컬럼들을 갖는 매트릭스로 배열된 다수의 메모리 셀을 포함하는 메모리수단과, 그리고 제1 및 제2제어 신호들의 수신에 각각 반응하여 그내에 수신된 로우 및 컬럼 어드레스 신호들에 대응하는 어드레스에서 상기 메모리 셀로부터 또는 그내로 데이타를 판독 또는 기억시키기 위한 그리고 상기 제2제어신호의 수신에 반응하여 마지막 시간에서 판독 또는 기억된 어드레스뒤를 잇는 다른 어드레스에서 상기 메모리셀로부터 또는 그내로 데이타를 연속적으로 판독 또는 기억시키기 위한 수단을 포함하는 것이 특징인 반도체 메모리 장치.
  2. 제1항에서, 상기 판독 및 기억수단을 현행 로우의 컬럼단부에 대한 판독 또는 기억완료후 다음 로우와 상기 다음 로우의 컬럼의 시작을 포함하는 새로운 어드레스에 대한 상연속 판독 또는 기억을 계속하는 것이 특징인 반도체 메모리 장치.
  3. 로우들과 컬럼들을 갖는 매트릭스로 배열된 다수의 메모리 셀들을 포함하는 메모리 수단과, 컬럼 어드레스 스트로브 신호의 수신에 반응하는 컬럼 어드레스와 로우 어드레스 스트로브신호의 수신에 반응하는 워드레스를 수신하기 위한, 상기 수신된 워드 어드레스와 컬럼 어드레스에 의해 한정된 어드레스에서상기 메로리 셀로부터 또는 그내로 데이타를 판독 또는 기억시키기 위한, 그리고 상기 컬럼 어드레스 스트로브 신호의 연속수신에 반응하여 마지막 시간에서 판독 또는 기억된 어드레스 뒤를 잇는 또 다른 어드레스에서 상기 메모리 셀로부터 또는 그내로 데이타를 연속 판독 또는 기억시키기 위한 수단을 포함하는 것이 특징인 반도체 메모리 장치.
  4. 제3항에서, 상기 판독 및 기억수단은 현행 로우어드레스의 컬럼어드레스의 단부에 대한판독 또는 기억완료후 그다음 로우어드레스와 상기 그다음 로우 어드레스의 컬럼 어드레스의 시작을 포함하는 새로운 어드레스에 대한 상기 연속 판독 또는 기억을 계속하는 것이 특징인 반도체 메모리 장치.
  5. 로우들과 컬럼들을 갖는 매트릭스로 배열되는 다수의 메모리 셀들을 각각 갖는 다수의 셀블록들을 포함하는 메모리 셀 어레이와, 그리고 다수의 워드 디코오딩 수단을 포함하되 각 워드 디코오딩 수단은 상기 메모리 셀 어레이내의 대응하는 셀 블록에 연결되며, 한 워드 디코오딩 수단은 수신된 워드 어드레스에 반응하여 상기 대응셀 블록내의 워드라인을 선택하며, 상기 한 워드 디코오딩 수단의 뒤를 잇는 각 워드 디코오딩 수단은 상기 한 워드 디코오딩 수단에 의해 선택된 상기 워드라인위에 예정된 수만큼 증가 되는 대응 셀 블록내의 워드라인을 선택하는 것이 특징인 반도체 메모리 장치.
  6. 제5항에서, 상기 각 워드 디코오딩 수단은 어드레스 증분회로와 대응하는 셀블록내의 워드라인을 선택하는 워드디코오더를 포함하며, 상기 어드레스 증분회로는 예정된 수를 상기 수신된 워드 어드레스에 가산하고, 상기 수신된 워드 어드레스가 대응 셀 블록내의 워드라인들에 의해 맞지 않을때 상기 가산된 워드 어드레스를 상기 워드 디코오더에 출력시키는 것이 특징인 반도체 메모리 장치.
  7. 제5항에서, 상기 각 셀 블록내의 워드라인들은 예정된 스킵(skip)워드 어드레스에 의해 한정되며, 그리고 상기 한 워드 디코오딩 수단은 수신된 워드 어드레스에 반응하여 상기 대응셀 블록내의 워드라인을 선택하며, 상기 한 워드 디코오딩 수단의 뒤를 잇는 상기 워드 디코오딩 수단 각각은 상기 예정된 스킵 워드 어드레스에 의해 한정된 예정된 수만큼 증분되는 대응셀 블록내의 워드라인을 선택하는 것이 특징인 반도체 메모리 장치.
  8. 로우들과 컬럼들을 갖는 매트릭스로 배열된 다수의 메모리 셀들을 각각 갖는 다수의 셀블록들을 포함하는 메모리 셀 어레이와, 다수의 데이타 버스들과를 포함하며, 상기대응 셀 블록들에 연결되는 다수의 컬럼 디코오딩 유니트를 포함하되, 각 컬럼 디코오딩 유니트는 상기 데이타 버스들중 하나에 수신된 컬럼 어드레스에 대응하는 대응 셀 블록내의 비트라인을 연결하기 위한 그리고 상기 데이타 버스들중 상기 것의 뒤를 잇는 상기 데이타 버스들에 상기 비트라인의 뒤를 잇는 비트라인들을 연속하여 연결하기 위한 다수의 컬럼 디코오더들을 가지며, 그리고, 상기 대응 셀블록들의 다음에 연결되는 복수의 추가 컬럼 디코오딩 유니트들을 포함하되, 각 추가 컬럼 디코오딩 유니트는 인접 셀 블록에 연결되는 상기 컬럼 디코오딩 유니트의 일단에 배열되는 상기 다수의 컬럼 디코오더들에 대응하는 다수의 컬럼 디코오더들을 가지며, 상기 추가 컬럼 디코오딩 유니트내의 상기 컬럼 디코오더들은 상기 컬럼 디코오딩 유니트내의 대응 컬럼 디코오더들이 동작가능할 때 나머지 데이타버스들에 그다음 셀블록의 타단에 있는 비트 라인들을 연속 연결하도록 동작가능한 것이 특징인 반도체 메모리 장치.
  9. 제8항에서, 대응 비트라인과 대응 데이타 버스간에 각각 연결되어 상기 컬럼 디코오딩 유니트 또는 상기 추가 컬럼디코오딩 유니트내의 컬럼 디코오더들중 하나에 의해 각각 제어되는 다수의 전송게이트 소자들을 각각 갖는 다수의 입력 및 출력 게이트 회로들을 더 포함하는 것이 특징인 반도체 메모리 장치.
  10. 로우들과 컬럼들을 갖는 매트릭스로 배열된 다수의 메모리 셀들을 각각 갖는 다수의 셀블록들을 포함하는 메모리 셀 어레이와, 다수의 워드 디코오딩 수단을 포함하되, 상기 각 워드 디코오딩 수단은 상기 메모리 셀 어레이내의 대응 셀 블록에 연결되며, 한 워드 디코오딩 수단은 수신된 워드 어드레스에 반응하여 상기 대응 셀 블록내의 워드라인을 선택하며, 상기 한 워드 디코오딩 수단의 뒤를 잇는 각 워드 디코오딩 수단은 상기한 워드 디코오딩 수단에 의해 선택된 상기 워드라인 이상의 예정된 수만큼 증가되는대응셀 블록내의 워드라인을 선택하며, 다수의 데이타 버스들과, 상기 대응 셀 블록들에 연결되는 다수의 컬럼 디코오딩 유니트들을 포함하되, 상기 각 컬럼 디코오딩 유니트는 상기 데이타 버스들중 하나에 수신된 컬럼 어드레스에 대응하는 대응 셀 블록내의 비트라인을 연결시키기 위한 그리고 상기 데이타 버스들중 상기 것의 뒤를 잇는 상기 데이타 버스들에 상기 비트라인의 뒤를 잇는 비트라인들을 연속하여 연결시키기 위한 다수의 컬럼 디코오더들을 가지며, 그리고, 상기 대응셀 블록들의 다음에 연결되는 다수의추가 컬럼디코오딩 유니트들을 포함하되, 상기 각 추가 컬럼디코오딩 유니트는 인접셀 블록에 연결된 상기 컬럼 디코오딩 유니트의 일단에 배열된 상기 다수의 컬럼 디코오더들에 대응하는 다수의 컬럼 디코오더들을 가지며, 상기 추가 컬럼 디코오딩 유니트내의 상기 컬럼 디코오더들은 상기 컬럼 디코오딩 유니트내의 대응 컬럼 디코오더들이 동작 가능할 때 나머지 데이타 버스들에 그다음 셀 블록의 타단에 있는 비트라인들을 연속하여 연결하도록 동작할 수 있는 것이 특징인 반도체 메모리 장치.
  11. 제10항에서, 상기 각 워드 디코오딩 수단은 대응셀 블록내의 워드라인을 선택하는 워드 디코오더와 어드레스 증분회로를 포함하며, 상기 어드레스 증분회로는 상기 수신된 워드 어드레스에 예정된 수를 가산하여 상기 수신된 워드 어드레스가 대응 셀 블록내의 워드라인들에 의해 맞지 않을때 상기 워드 디코오더에 상기 가산된 워드 어드레스를 출력시키는 것이 특징인 반도체 메모리 장치.
  12. 제10항에서, 상기 각 셀 블록내의 워드 라인들은 예정된 스킵 워드 어드레스에 의해 한정되며, 상기 한 워드 디코오딩 수단은 수신된 워드 어드레스에 반응하여 상기 대응셀 블록내의 워드라인을 선택하며 상기 한 워드 디코오딩 수단의 뒤를 잇는 상기 워드 디코오딩 수단 각각은 상기 예정된 스킵 워드 어드레스에 의해 한정된 예정된 수만큼 증가되는 대응 셀 블록내의 워드라인을 선택하는 것이 특징인 반도체 메모리 장치.
  13. 제12 또는 13항에서, 대응 비트라인과 대응 데이타 버스간에 각각 연결되며 또한 상기 컬럼 디코오딩 유니트 또는 상기 추가 컬럼 디코오딩 유니트내의 컬럼 디코오더들중 하나에 의해 각각 제어되는 다수의 전송게이튿들을 각각 갖는 다수의 입력 및 출력 게이트 회로들을 더 포함하는 것이 특징인 반도체 메모리 장치.
  14. 로우들과 컬럼들을 갖는 매트릭스로 배열된 다수의 메모리 셀들을 포함하는 메모리 수단과, 그리고 수신된 어드레스 신호에 의해 한정되는 어드레스에서 상기 메모리 셀로부터 또는 그내로 데이타를 판독 또는 기억시키기 위해 그리고 출력 이네이블 신호의 연속 수신에 반응하여 마지막 시간에 판독 또는 기억된 어드레스의 뒤를 잇는 다른 어드레스에서 상기 메모리 셀로부터 또는 그내로 데이타를 연속적으로 판독 또는 기억시키기 위해 칩이네이블 신호의 수신에 반응하여 어드레스를 수신하기 위한 수단을 포함하는 것이 특징인 반도체 메모리 장치.
  15. 제14항에서, 상기 판독 및 기억수단은 현행로우의 컬럼의 일단에 대한 판독 또는 기억의 완료후 그 다음 로우와 상기 그 다음 로우의 컬럼의 시작을 포함하는 새로운 어드레스에 대한 상기 연속 판독 또는 기억을 계속하는 것이 특징인 반도체 메모리 장치.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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