DE68927472T2

DE68927472T2 - Hochgeschwindigkeitsschalter, z.B. für ein optisches Nachrichtensystem

Info

Publication number: DE68927472T2
Application number: DE68927472T
Authority: DE
Inventors: Roch Andre Guerin; Yeong-Chang Sa-S Lien
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1988-10-31
Filing date: 1989-09-29
Publication date: 1997-04-30
Anticipated expiration: 2009-09-30
Also published as: EP0366938B1; EP0366938A3; JPH02135939A; EP0366938A2; DE68927472D1; JPH0683206B2; US4933930A

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich allgemein auf Schaltsysteme in der Nachrichtentechnik und im einzelnen auf ein Codemultiplex-Schaltsystem, bei dem zur Datencodierung mehrere Zugangscodes eingesetzt werden. In diesem System erfolgt die Wegermittlung teilweise durch Codierungs- und Decodierungssysteme, die jedem Knoten in dem Schalter zugeordnet sind.

Stand der Technik

In den letzten Jahren hat die Rechenleistung der Datenverarbeitungssysteme sehr rasch zugenommen. Eine bedeutende Zunahme war insbesondere bei den Mehrprozessorsystemen zu verzeichnen, die, gesteuert durch ein Einzelprogramm - oder eine von miteinander verknüpften Programmen - gleichzeitig an der Lösung eines Einzelproblems arbeiten. Die einzelnen Prozessorelemente können dicht nebeneinander aufgestellt sein, zum Beispiel in einer eng gekoppelten Verarbeitungsumgebung, oder sie können weiter voneinander entfernt stehen und sind dann über ein komplexes Datenverarbeitungsnetz miteinander verbunden. In Systemen dieses Typs ist sowohl die Übertragung der Daten- als auch der Steuerinformationen zwischen den einzelnen Prozessoren ein wichtiger Faktor bei der Bestimmung der Leistungsfähigkeit des Mehrprozessorsystems.
Traditionell wurde die Datenübertragung zwischen den einzelnen Prozessoren dieser Netze von einem Schaltsystem ausgeführt, das mit jedem Prozessor gekoppelt ist und einen Controller zur Steuerung der Daten zwischen den Mehrprozessorelementen aufweist. Ein in einem Verarbeitungsnetz mit Hochleistungsprozessoren arbeitendes Schaltsystem dieses Typs soll über ein Signalübertragungsmedium mit großer Bandbreite und einen Controller verfügen, der die Daten zwischen den an das System angeschlossenen Prozessoren schnell und in einer Weise steuern kann, daß Konflikte beim Zugriff auf die verfügbaren Nachrichtenübertragungskanäle zwischen den Prozessoren nach Möglichkeit vermieden werden.
Die Bandbreite eines faseroptischen Übertragungsmediums ist für ein solches Hochleistungs-Verarbeitungsnetz geeignet. Die größere Bandbreite, die man durch das faseroptische übertragungsmedium erreicht hat, sollte jedoch von einer vergleichbaren Steigerung der Verarbeitungsgeschwindigkeit des Schalt- Controllers unterstützt werden. Die Gesamtleistung des Schalters ist sonst für ein Hochleistungs-Verarbeitungssystem nicht hoch genug. Die Koppelung von Schalt-Controllern zur Leistungssteigerung des Schaltsystems ist jedoch schwieriger als das relativ einfache Koppeln der Übertragungsleitungen. Mit anderen Worten, die Parallelverarbeitung der Wegleitungsbefehle des Schalters ist nicht so einfach, wie die parallele Übertragung von Daten. Der Schalt-Controller kann dadurch zum Engpaß zukünftiger Hochleistungs-Schaltsysteme werden.
Eine Möglichkeit zur Überwindung dieses Problems ist die Übertragung einiger Realzeit-Steuerungsfunktionen vom Controller auf andere Komponenten des Schaltsystems. Mit dieser Methode würde quasi ein selbststeuerndes Schaltsystem entstehen, also ein System, das ohne Controller arbeitet. In einem solchen Schaltsystem wäre die Weiterleitung von Nachrichten bereits im Entwurf der Übertragungskomponenten vorgegeben. Ein selbststeuerndes System dieser Art kann mit den nachfolgend beschriebenen Techniken mit Codemultiplex-Zugriff (CDMA) realisiert werden.
Der Stand der Technik beschreibt in der U.S. Patentschrift Nr. 3,715,508 an Blasbalg eine Koppelungsschaltung, in der eine Vielzahl von pseudozufälligen wechselseitig orthogonalen Codesequenzen zur Codierung einer Vielzahl von Nachrichten verwendet wird. Die codierten Nachrichten werden zur Erzeugung eines Übertragungssignals linear summiert. Die Signale werden von einer Vielzahl von Empfängern decodiert, jeder Empfänger verarbeitet das summierte Nachrichtensignal arithmetisch mit einem entsprechenden regenerierten Code. Diese Codes sind pseudozufällige Sequenzen, die mit den Codes zur Datencodierung identisch sind. Der letzte Schritt bei der Decodierung ist die Integrierung der verarbeiteten, von jedem Empfänger erzeugten Signale. Da die Codes wechselseitig orthogonal sind, gewinnt jeder Empfänger aus dem summierten Nachrichtensignal nur eine Nachricht.
In der U.S. Patentschrift Nr. 4,475,186 an Gutleber wird ein Schaltsystem beschrieben, in dem eine Vielzahl von pseudozufälligen Codesequenzen zur Codierung einer Vielzahl von Nachrichten eingesetzt wird. Jede dieser Codesequenzen autokorreliert zu einer schleifenlosen Impulsfunktion und hat an der Spitze der Autokorrelationsfunktion mit jeder anderen Codesequenz der Vielzahl von Codesequenzen eine Kreuzkorrelation von Null Durch diese Eigenschaft werden die Codesequenzen wechselseitig orthogonal. Dieses Schaltsystem leitet eine an eine bestimmte Eingangsleitung gesendete Nachricht automatisch zu einer ausgewählten Ausgangsleitung, die zu dem auf der spezifischen Eingangsleitung verwendeten Code paßt.
In R. E. Miracky et al., Tldesign of a 64-Processor by 128- Memory Crossbar Switching Networkyv, ICCD 1988, Rye Brook, New York, 3. bis 5. Oktober 1988, Seite 526 - 532, IEEE New York, USA, wird der Entwurf eines aus 64 Prozessoren und 128 Speichern bestehenden Koordinatenschaltnetzes beschrieben, in dem die Arbeitsleistung und die Grenzen der Verkehrsdichte für ein mittleres ideales Netzwerk festgelegt werden. Die maximal verfügbare Datenübertragungs-Bandbreite beträgt 51,2 Gbit/s, die minimale end-to-end-Latenzzeit zum Lesen eines 40 Bit-Speicherwortes beträgt 450 ns, die minimale Schreib-Latenzzeit 300 ns. Die erwarteten end-to-end-Latenzzeiten nach Konfliktlösungskorrekturen betragen 570 ns beziehungsweise 380 ns für den Fall, daß alle Speicherzugriffe durch das Netz gehen.
In "A Photonic Switch Architecture Utilizing Code Division Multiplexing" von T. S. Rzeszewski und A. L. Lentine, Topical meeting on Photonic Switching, Indine Village, Nevada, 18. - 20. März 1987, wird auf den Seiten 144 - 146 das Codemultiplex-Verfahren (CDM) als eine Technik beschrieben, die in photonischen Schaltarchitekturen eingesetzt werden kann, um jeden optischen Eingangskanal zu jedem anderen Eingangskanal zu orthogonalisieren, so daß die Summe aller orthogonalisierten Eingangskanäle an jedem Ausgangsport des Schaltteils in einen Decodierer eingegeben werden kann.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe dieser Erfindung, ein Hochgeschwindigkeits-Schaltsystem für ein Mehrport-Datenübertragungssystem bereitzustellen.
Eine weitere Aufgabe dieser Erfindung ist die Bereitstellung eines Datencodierungssystems für ein Mehrport-Datenübertragungssystem, welches jedem zu übertragenden Datenelement einen Code zuordnet, der den gewünschten Ursprung und das gewünschte Ziel eindeutig kennzeichnet.
Eine weitere Aufgabe der vorliegenden Erfindung ist die Bereitstellung eines Hochgeschwindigkeitsschalters für ein Datenübertragungssystem mit N Ports, der sich leicht auf Datenübertragungssysteme mit mehr als N Ports erweitern läßt.
Eine weitere Aufgabe der vorliegenden Erfindung ist die Bereitstellung eines Mehrport-Datenübertragungssystems mit einer relativ hohen Bandbreiteneffizienz.
Diese Aufgaben werden mit der vorliegenden Erfindung entsprechend den im Anhang formulierten Nebenansprüchen gelöst. Im einzelnen wird in der vorliegenden Erfindung eine Vielzahl von Ursprungsprozessoren oder -knoten mit einem zentralen Schaltnetz gekoppelt, so daß sie mit jedem Prozessor von N Zielprozessoren oder -knoten kommunizieren können. Eine elektronische Schaltung in dem Schaltsystem weist jedem einzelnen Wert der zu übertragenden Daten ein Codewort zu. Die Codeworte bestimmen sowohl den Datenwert als auch den Zielprozessor, der diesen Datenwert empfangen soll. Die in Antwort auf jeden Prozessor der Vielzahl von Ursprungsprozessoren erzeugten Codeworte werden dann miteinander kombiniert, um eine entsprechende Vielzahl von Kanalsymbolgruppen zu erzeugen.
Die kombinierten Codewerte werden in ihre einzelnen Codewort- Bestandteile zerlegt, die dann entsprechend ihren jeweiligen Zielprozessoren wieder miteinander kombiniert werden. Jeder rekombinierte Codewert für einen bestimmten Zielprozessor ist eine Gruppe von Kanalsymbolen, die eine Kombination von Datenwerten von jedem der Ursprungsprozessoren darstellt. Diese rekombinierten Codewerte werden an einer Schnittstelle zwischen dem Schaltsystem und den Zielprozessoren in ihre Codewort-Bestandteile reduziert. Jedes Codewort wird einem entsprechenden Ursprungsprozessor zugeordnet und in seinen jeweiligen Zielprozessor eingespeist.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Diese und andere Aufgaben, Aspekte und Vorteile der Erfindung werden in der folgenden ausführlichen Beschreibung unter Bezugnahme auf die Zeichnungen besser verständlich; es zeigt:
Fig. 1 ein Blockdiagramm mit einem Schaltsystem, das ein Ausführungsbeispiel der vorliegenden Erfindung enthält.
Fig. 2 ein Blockdiagramm eines Eingangsadapters, der in dem in Fig. 1 gezeigten Schaltsystem eingesetzt werden kann.
Fig. 3A und 3B Tabellen mit Codegruppen, die in dem in Fig. 2 gezeigten Eingangsadapter zum Codieren der Daten zur Übertragung an die Zielprozessoren eingesetzt werden können.
Fig. 4 ein Blockdiagramm, das die Struktur des in dem Schaltsystem der Fig. 1 gezeigten Schalters zeigt.
Fig. 5 eine Tabelle, welche die Permutation des in Fig. 3A oder 3B gezeigten Codes zur Erzeugung unterschiedlicher Codegruppen für die an das Schaltsystem der Fig. 1 gekoppelten Prozessoren zeigt.
Fig. 6 ein Blockdiagramm eines Ausgangsadapters, der in dem in Fig. 1 gezeigten Schaltsystem eingesetzt werden kann.
Fig. 7 ein Blockdiagramm einer Erweiterung des Schaltsystems aus Fig. 1, an das 16 Prozessoren gekoppelt sind.
Fig. 8 eine Tabelle mit einem Code, wie er von Eingangsadaptern in einem Schaltsystem mit 16 Prozessoren verwendet werden kann.

Ausführliche Beschreibung des bevorzugten Ausführungsbeispiels der Erfindung

Das bevorzugte Ausführungsbeispiel der Erfindung ist ein Schaltsystem für ein Rechnemetz. Dieses Netz wird im folgenden Text zunächst allgemein, unter Bezugnahme auf Fig. 1, und anschließend ausführlicher, unter Bezugnahme auf die Figuren 2 bis 8, beschrieben. In diesem Netz sind acht mit A bis H bezeichnete Prozessoren, die jeweils über Eingangsports (Zielknoten) und Ausgangsports (Ursprungsknoten) verfügen, mit dem Schaltsystem gekoppelt, so daß jeder Prozessor mit jedem anderen Prozessor kommunizieren kann. Die Ausgangsports von drei dieser acht Prozessoren (A, B und H) sind durch die Blöcke 110, 118 und 124 dargestellt. Die Eingangsports der Prozessoren A, B und H sind durch die Blöcke 134, 140 und 146 dargestellt. Der Kürze wegen werden im folgenden Text nur diese drei der acht Prozessoren mit ihren jeweiligen Schaltschnittstellen beschrieben.
Zu dem Schaltsystem der Fig. 1 gehören die Eingangsschnittstellen-Schaltungen 112, 120 und 126, die mit den jeweiligen Ausgangsports 110, 118 und 124 gekoppelt sind. Jede in diesem exemplarischen Ausführungsbeispiel der Erfindung verwendete Eingangsschnittstelle codiert acht Einzelbitwerte von acht entsprechenden bitseriellen Signalen (pro Zielprozessor ein Signal), die von dem ihr zugeordneten Prozessorausgansport geliefert werden, um acht codierte Datengrundwerte zu entwickeln. Diese codierten Datenwerte werden dann additiv zu einer Sequenz von N Analogdatenwerten oder Kanalsymbolen kombiniert. In den beiden nachfolgend beschriebenen Ausführungsbeispielen der Erfindung ist N kleiner als oder gleich acht.
Die Eingangsschnittstellen 112, 120 und 126 sind außerdem so gekoppelt, daß sie die Taktsignale ACK, BCK und HCK von den betreffenden Ausgangsschnittstellen 132, 138 und 144 empfangen, die in diesem Ausführungsbeispiel der Erfindung in unmittelbarer Nähe ihrer jeweiligen Eingangsschnittstellen angeordnet sind. Die Taktsignale ACK, BCK und HCK werden, wie im folgenden noch beschrieben wird, von einem Master-Taktsignal, MCK, erzeugt, das von der Schalterstruktur 116 bereitgestellt wird. Die Eingangsschnittstellen 112, 120 und 126 reagieren auch auf die Taktsignale WCKA, WCKB und WCKH, die von den jeweiligen Prozessorausgangsports 110, 118 und 124 bereitgestellt werden. Durch diese Taktsignale werden die Eingangsschnittstellen mit ihren jeweiligen Prozessorausgangsports synchronisiert.
Die von den Eingangsschnittstellen 112, 120 und 126 bereitgestellten analogen Datensequenzen werden über die Datenkanäle 114, 122 und 128 mit der Schalterstruktur 116 gekoppelt. Die Schalterstruktur 116 ist ein Signalübertragungsnetz, in dem Signale von den verschiedenen Ursprungsprozessoren neu gruppiert und an ihre jeweiligen Zielprozessoren geleitet werden. In diesem Ausführungsbeispiel der Erfindung werden in der Schalterstruktur 116 optische Fasern als Datenkanäle verwendet. Es ist jedoch denkbar, daß auch andere Kanaltypen, beispielsweise herkömmliche elektrische Übertragungsleitungen anstelle der optischen Fasern eingesetzt werden, wie nachfolgend noch erläutert wird.
Die Schalterstruktur 116 decodiert die von den Eingangsschnittstellen 112, 120 und 126 bereitgestellten Gruppen von N Kanalsymbolen teilweise, um die jeweiligen Bestandteile der codierten Datengrundwerte zu erhalten. Diese Grundcodewerte, die ihren Zielprozessor jeweils eindeutig identifizieren, werden dann entsprechend ihrer jeweiligen Zielprozessoren gruppiert. Jede Wertegruppe wird additiv kombiniert, um eine analoge Datensequenz zu bilden (das heißt, eine Gruppe von N Kanalsymbolen). Diese Datensequenzen sind vom selben Typ, wie die von den Eingangsschnittstellen 112, 120 und 126 gebildeten. Die von der Schalterstruktur 116 entwickelten Datensequenzen werden dann über die Datenkanäle 130, 136 und 142 zu den Ausgangsschnittstellen 132, 138 und 144 geleitet. Die Schalterstruktur 116 resynchronisiert außerdem die Daten der von ihr empfangenen Sequenzen, so daß die von ihr bereitgestellten Sequenzen zeitlich auf die Phase eines einzelnen intern erzeugten Taktsignals abgestimmt sind.
Jede Ausgangsschnittstelle 132, 138 bzw. 144 decodiert die Datensequenzen beim Empfang, zunächst in den Codegrundwert und dann in die ursprünglichen bitseriellen Datensignale. Die decodierten Datensignale, die von den Ausgangsschnittstellen 132, 138 und 144 erzeugt werden, werden in die entsprechenden Prozessoreingangsports 134, 140 und 146 eingespeist. Die Ausgangsschnittstellen 132, 138 und 144 reagieren auf die jeweiligen Taktsignale RCKA, RCKB und RCKH und synchronisieren die bitseriellen Signale auf die Prozessoreingangsports 134, 140 bzw. 146. Wie weiter oben beschrieben wurde, stellen die Ausgangsschnittstellen 132, 138 und 144 die Taktsignale ACK, BCK und HCK auch den entsprechenden Eingangs- Schnittstellenschaltungen 112, 120 und 126 zur Verfügung.
Es folgt eine ausführliche Beschreibung des Schaltsystems.
In einer Eingangsschnittstellen-Schaltung werden von einem entsprechenden Prozessorausgangsport acht bitserielle Signale gleichzeitig empfangen, und zwar für jeden Zielprozessor ein bitserielles Signal, die in einer festgelegten Reihenfolge zugeordnet sind. In diesem Ausführungsbeispiel der Erfindung werden die an dem ersten Eingangsanschluß eintreffenden Signale zum Zielprozessor A geleitet, die am zweiten Eingangsanschluß eintreffenden Signale werden an den Zielprozessor B geleitet und so weiter. Diese bitseriellen Signale werden von getrennten Verarbeitungsstufen in der Eingangsschnittstellen- Schaltung verarbeitet und dann miteinander kombiniert, um die von der Eingangsschnittstellen-Schaltung bereitgestellten analogen Datensequenzen zu bilden. Fig. 2 zeigt einen Schaltungsaufbau, wie er zum Einsatz in einer der Eingangsschnittstellen-Schaltungen 112, 120 oder 126 geeignet ist. Dieser Schaltungsaufbau ist in Verbindung mit der Schaltung 112 dargestellt. In Fig. 2 sind nur drei der acht Verarbeitungsstufen dargestellt, von diesen wird im folgenden Text nur eine beschrieben; diese ist durch das Kästchen mit der unterbrochenen Linie, 200, gekennzeichnet.
Die Verarbeitungsstufe 200 umfaßt vier Komponenten: einen Puffer 212, in dem die an einen bestimmten Zielprozessor zu sendenden Daten zwischengespeichert werden; einen Codierer 214, der das von dem Puffer bereitgestellte bitserielle Signal empfängt und eines von zwei Codeworten aussendet, je nachdem, ob das empfangene Datenbit eine Null oder eine Eins ist; einen Parallel-Serien-Umsetzer 216, der die Codeworte serialisiert; und einen Sender 218, der die Daten in eine zur Übertragung durch den Übertragungskanal geeignete Form umwandelt. Ein Koppelungsteil 220 kombiniert additiv die Ausgangssignale der acht Verarbeitungsstufen einer Eingangsschnittstellen-Schaltung, um die analoge Datensequenz (das heißt, die Gruppe von Kanalsymbolen), die an den Übertragungskanal 114 weitergegeben wird, zu erzeugen.
Der Puffer 212 arbeitet als first-in-first-out-Speicher (FIFO) nach dem Einzelbit-Prinzip. Das Schreibtaktsignal für diesen Speicher ist das vom Prozessorausgangsport 110, an den die Eingangsschnittstelle 112 angeschlossen ist, bereitgestellte Signal WCKA. Das Lesetaktsignal RCK ist mit dem von der Ausgangsschnittstelle 134 bereitgestellten Signal ACK synchronisiert. Dieses Taktsignal wird von der Ausgangsschnittstelle 132 von dem Master-Taktsignal MCK abgeleitet, das von der Schalterstruktur 116 erzeugt wird. Die Periode des Signals RCK ist also im wesentlichen die gleiche wie beim Master-Taktsignal MCK. Der Puffer 212 liefert einen Null- Wert, wenn versucht wird, Daten aus dem leeren Puffer zu lesen.
In Fig. 2 werden das Taktsignal RCK und die Taktsignale WDCK und BITCK von der Controller-Schaltung 210 erzeugt. Das Signal WDCK ist eine phasenverzögerte Version des Signals RCK und das Signal BITCK ist bezogen auf das Signal WDCK phasenverzögert und hat eine Frequenz, die das N-fache der Frequenz des Signals WDCK ist, wobei N die Anzahl der Kanalsymbole in der von der Eingangsschnittstellen-Schaltung 112 bereitgestellten Datensequenz ist. Das Signal BITCK kann von einer herkömmlichen phasensynchronisierten Schaltung im Control-1er 210 oder von dem Signal ACK erzeugt werden, wenn dieses Signal mit derselben Frequenz wie das Signal BITCK übertragen wird. Die Signale RCK, WDCK und BITCK werden in alle acht Verarbeitungsstufen der Eingangsschnittstellen-Schaltung eingespeist.
Das Signal WDCK und die vom Puffer 212 bereitgestellten Datenwerte werden in den Codierer 214 eingegeben. Jeder in einer Eingangsschnittstellen-Schaltung verwendete Codierer ist von allen anderen Codierern unabhängig. Die Codierer sind in Wirklichkeit festverdrahtete Selektoren, die für jeden Impuls des Signals WDCK eines von zwei möglichen aus N Bits bestehenden Codeworten, Xi oder Yi, bereitstellen, je nachdem, ob das von dem Puffer 212 bereitgestellte Bit eine Null oder eine Eins ist. Die Codetabelle, aus der die Codeworte ausgewählt werden, wird im folgenden unter Bezugnahme auf die Figuren 3A und 3B beschrieben.
Die vom Codierer 214 bereitgestellten N-Bit-Codeworte werden in den Parallel-Serien-Umsetzer 216 eingespeist. Dieser Umsetzer 216 kann zum Beispiel ein N-Bit-Verschieberegister mit parallelem Eingang und seriellem Ausgang sein. Synchron mit dem Signal WDCK wird in das Register 216 ein Codewort geladen, welches dann Bit für Bit synchron, mit dem Signal BITCK, aus dem Register geschoben wird. Das von dem Register 216 bereitgestellte bitserielle Signal wird in die Sendeschaltung 218 eingespeist.
Der in diesem Ausführungsbeispiel der Erfindung verwendete Sender 218 ist ein ON/OFF-Sender. Soll ein Wert Eins übertragen werden, wird eine Leistungseinheit gesendet; soll ein Wert Null übertragen werden, wird keine Leistung übertragen.
Welcher Sendertyp verwendet wird hängt davon ab, welches Übertragungsmedium für den Kanal 114 zur Schalterstruktur 116 ausgewählt wird. In dem vorliegenden Ausführungsbeispiel der Erfindung werden zur Koppelung der Signale von den Eingangsschnittstellen 112, 120 und 126 mit der Schalterstruktur 116 optische Fasern verwendet. Der Sender 21a ist daher eine Leuchtdiode (LED) oder eine Laserdiode. Würde man anstelle der optischen Fasern herkömmliche elektrische Übertragungsleitungen verwenden, wäre der Sender 218 beispielsweise eine (nicht dargestellte) Stromquelle.
Der Sender jeder Verarbeitungsstufe der Eingangsschnittstellen-Schaltung wird mit dem Koppler 220 verbunden. Der Kopp-1er 220 ist eine passive Einrichtung (zum Beispiel ein herkömmlicher optischer Koppler oder ein Widerstandsnetz), welche die Eingangssignale additiv kombiniert und die kombinierten Signale über den Übertragungskanal 114 zu der Schalterstruktur 116 sendet. Jn jeder Periode des Signals BITCK besteht das zu übertragende Symbol aus M Leistungseinheiten, wobei M die Anzahl von Einsen ist, die an den Eingangsanschlüssen der verschiedenen Sender während der entsprechenden Periode des Signals BITCK vorhanden waren.
Die von den acht Eingangsschnittstellen des in Fig. 1 gezeigten Schaltsystems verwendeten Codegruppen sind verschiedene Permutationen einer einzigen Grundcodegruppe. Der von dieser Erfindung verwendete Codetyp ist definiert als ein Mehrfachzugriffs-Code für einen additiven Kanal. Diese Codetypen haben die Eigenschaft, daß eine additive Kombination von K N-Bit-Codewerten, die eine Eins oder eine Null an jedem von K Eingangsanschlüssen der Eingangsschnittstellen-Schaltung darstellen, eine eindeutige Sequenz von N analogen Werten erzeugt. Jeder dieser analogen Werte ist ein Kanalsymbol. Diese Sequenz von Kanalsymbolen kann dazu verwendet werden, die ursprünglichen K N-Bit-Codewerte eindeutig wiederherzustellen. Die Figuren 3A und 3B zeigen exemplarische Grundcodegruppen.
Der in Fig. 3A gezeigte Code ist der einfachste mögliche Mehrfachzugriffs-Code für einen additiven Kanal, der zur Codierung von acht Eingangswerten verwendet werden kann. In Fig. 3A sind K und N gleich acht. Jede Reihe der in Fig. 3A gezeigten Tabelle stellt die beiden Codewerte dar, die von einem Codierer (zum Beispiel 214, 224 oder 234) einer bestimmten Eingangsschnittstellen-Schaltung verwendet werden. Die acht Reihen stellen die den betreffenden acht Verarbeitungsstufen der Eingangsschnittstellen-Schaltung zugewiesenen Codepaare dar. Jede Spalte einer Tabellenseite (das heißt Xi oder Yi) stellt einen Zeitschlitz in der achtwertigen Sequenz von Analogdaten dar, die von dem Koppler 220 bereitgestellt wird.
Die in Fig. 3A gezeigte Codetabelle ist im wesentlichen ein Zeitmultiplex des Übertragungskanals, da jedem Zielprozessor sein eigener Zeitschlitz in der vom Koppler 220 bereitgestellten achtwertigen Sequenz zugeordnet ist. Somit ist offensichtlich, daß jede Kombination von Einsen und Nullen an den acht Eingangsanschlüssen der Eingangsschnittstellen- Schaltung einen eindeutigen Summenwert erzeugt, wenn der in Fig. 3A gezeigte Code verwendet wird.
Auch der in Fig. 3B gezeigte Code hat diese Eigenschaft, obwohl dies nicht ganz so offensichtlich erscheint. Dieser Code hat dasselbe allgemeine Format wie der in Fig. 3A gezeigte Code, bis auf die Tatsache, daß hier N gleich vier ist, so daß jeder Codewert nur vier Bits hat. Folglich stellen die Eingangsschnittstellen analoge Sequenzen bereit, die nur vier Kanalsymbole enthalten. Da diese Datensequenzen nur halb so lang sind, wie die durch den Code der Fig. 3A erzeugten, ist ein System, in dem dieser Code eingesetzt wird, doppelt so leistungsfähig, wie ein System, in welchem der Code der Fig. 3A verwendet wird.
Wie bereits dargelegt wurde stellen die Codetabellen der Figuren 3A und 3B Codewerte dar, die einer der acht Eingangsschnittstellen-Schaltungen des in Fig. 1 gezeigten Schaltsystems zugeordnet sind. Die jeder anderen Eingangsschnittstelle zugeordneten Codewerte können durch Permutationen der Reihen der in den Figuren 3A und 3B gezeigten Tabellen dargestellt werden. Eine in Fig. 5 gezeigte Tabelle erläutert eine mögliche Gruppe von Permutationen der Reihen der beiden Tabellen der Figuren 3A oder 3B. Diese Tabelle stellt geeignete Codewerte für alle acht Eingangsschnittstellen-Schaltungen des in Fig. 1 gezeigten Schaltsystems dar.
Die Gruppe von Permutationen der Fig. 5 ist wünschenswert, da von jeder eingangsschnittstellen-Schaltung zur Kennzeichnung einer Nachricht für einen bestimmten Zielprozessor ein anderer Codewert verwendet wird. Das heißt, die von allen Ursprungsprozessoren für einen Zielprozessor verwendete Codegruppe enthält alle Codewerte der von jeder Eingangsschnittstellen-Schaltung verwendeten Codetabelle. Demnach erzeugt eine additive Kombination von Grundcodewerten aller acht Eingangsschnittstellen-Schaltungen für einen gegebenen Zielprozessor eine eindeutige Sequenz von N analogen Kanalsymbolen. Diese Eigenschaft der in Fig. 5 gezeigten Permutationstabelle wird in der nachfolgend beschriebenen Schaltung der Schalterstruktur 116 eingesetzt, um die von den verschiedenen Eingangsschnittstellen-Schaltungen bereitgestellten Datensignale eindeutig zu ihren jeweiligen Zielprozessoren zu leiten.
Fig. 4 ist ein Blockdiagramm des Schaltungsaufbaus, der in der Schalterstruktur 116 eingesetzt werden kann. Der in Fig. 4 gezeigte Schaltungsaufbau für die Schalterstruktur umfaßt acht Verarbeitungsstufen - eine für jede Eingangsschnittstellen-Schaltung - von denen die erste, zweite und achte dargestellt sind. Mit Ausnahme der für ihren Decodierer verwendeten Codetabelle, sind die Schaltungsaufbauten in jeder der acht Stufen identisch. Hier wird daher nur die Stufe 400 im Detail beschrieben; sie ist von einer durchbrochenen Linie eingegrenzt.
Die Verarbeitungsstufe 400 umfaßt einen Empfänger 410, einen Decodierer 414, acht N Bit breite FIFOs, acht Parallel-Serien-Umsetzer, acht Sender und eine Takterzeugerschaltung 412. Nur drei FIFOs (416, 418 und 420), drei Parallel- Serien-Umsetzer (422, 424 und 426) und drei Sender (428, 430 und 432) sind in der Stufe 400 dargestellt. Außerdem umfaßt die Schaltung der Schalterstruktur 116 acht Koppler, einen für jede Ausgangsschnittstellen-Schaltung; von diesen sind der erste (434), der zweite (436) und der achte (438) dargestellt. Alle vön der Schalterstruktur 116 erzeugten Ausgangssignale sind mit dem von einer Ausgangstakterzeuger-Schaltung 468 erzeugten internen Taktsignal synchronisiert.
Bezugnehmend auf Fig. 1; Sequenzen analoger Werte, die von den jeweiligen Eingangsschnittstellen-Schaltungen 112, 120 und 126 bereitgestellt werden, werden über die Übertragungskanäle 114, 122 beziehungsweise 128 in die Schalterstruktur eingespeist. Diese Übertragungskanäle können unterschiedlich lang sein, so daß die von den verschiedenen Eingangsschnittstellen-Schaltungen übertragenen Datensequenzen an der Schalterstruktur zu verschiedenen Zeiten eintreffen können. Die von dem Übertragungskanal 114 übermittelten Daten werden in einen Empfänger 410 eingespeist. Handelt es sich bei dem Übertragungskanal um einen faseroptischen Kanal, umfaßt der Empfänger 410 einen Transducer (nicht dargestellt), der Lichtenergie in elektrischen Strom umwandelt. Ist der Übertragungskanal eine elektrische Übertragungsleitung, umfaßt der Empfänger 410 ein (nicht dargestelltes) Schaltsystem am Ende der Übertragungsleitung, welches das empfangene Signal verstärkt, so daß es in den Decodierer 414 eingespeist werden kann.
Die von dem Empfänger 410 bereitgestellten elektrischen Signale werden in den Decodierer 414 und in den Taktgenerator 412 eingespeist. Der Taktgenerator 412, der eine herkömmliche phasensynchronisierte (PLL) Schaltung enthalten kann (nicht dargestellt), erzeugt ein Taktsignal CDECA, das mit dem vom Empfänger 410 bereitgestellten Datenstrom synchronisiert wird, und ein Taktsignal CWRA, das in Bezug zu dem Taktsignal CDECA phasenverschoben ist und eine Frequenz hat, die das 1/N-fache der Frequenz des Signals CDECA ist. Alternativ kann der Taktgenerator 412 einen programmierbaren Phasenverschieber (nicht dargestellt) und einen Frequenzteiler (nicht dargestellt) umfassen und die Taktsignale CDECA und CWRA von dem Master-Taktsignal MCK ableiten, das von einem Ausgangstaktgenerator 468 bereitgestellt wird
Der in diesem Ausführungsbeispiel der Erfindung verwendete Decodierer 414 umfaßt einen Analog-Digital-Umsetzer (ADC) (nicht dargestellt), der die vom Empfänger 410 bereitgestellte analoge Wertesequenz in eine digitale Wertesequenz umsetzt. Diese Werte werden in einen (nicht dargestellten) Seriell-Parallel-Umsetzer eingespeist, der einen Adressenwert für einen Nurlesespeicher (ROM) (nicht dargestellt) erzeugt. Der ROM ist so programmiert, daß er die über den Kanal 114 bereitgestellte Sequenz von Kanalsymbolen in ihre Grundcodewerte umsetzt. Dies ist deswegen möglich, weil, wie weiter oben dargelegt, jede von der Eingangsschnittstelle 112 bereitgestellte Summe aus acht codierten Eingangssignalen eine andere Sequenz von N Kanalsymbolen erzeugt. Die Ausgangsanschlüsse des ROM sind mit den FIFO-Schaltungen gekoppelt, so daß das ursprünglich für den Prozessor A (134) bestimmte Codewort in die FIFO 416, das ursprünglich für den Prozessor B (140) bestimmte Codewort in die FIFO 418 und das ursprünglich für den Prozessor H (146) bestimmte Codewort in die FIFO 420 eingespeist wird. Die für die Prozessoren C bis G bestimmten Codeworte werden in (hier nicht gezeigte) FIFOs einspeist, die zwischen FIFO 418 und FIFO 420 liegen.
Jeder FIFO 416, 418 bzw. 420 spricht auf das Signal CWRA an und speichert die Grundcodewerte, wie sie vom Decodierer 414 bereitgestellt werden. Diese FIFOs sprechen auch auf das vom Ausgangstaktgenerator 468 erzeugte Taktsignal MCK an und stellen N Bit große Codewerte für die Parallel-Serien-Umsetzer 422, 424 beziehungsweise 426 bereit. Jeder Umsetzer 422, 424 und 426 spricht auf ein Signal MCSR an und stellt die Codeworte Bit für Bit den jeweiligen Sendern 428, 430 und 432 zur Verfügung. Das Signal MCSR ist in bezug auf das Signal MCK phasenverschoben, seine Frequenz ist das N-fache der Frequenz des Signals MCK.
Die acht Sender des Verarbeitungskanals 400 sind an jeweils unterschiedliche Koppler der acht Koppler der Schalterstruktur angeschlossen. Der Sender 428 liefert sein Ausgangssignal beispielsweise an den Koppler 434; der Sender 430 an den Koppler 436 und der Sender 432 an den Koppier 438. Die Sender der anderen sieben Stufen der Schalterstruktur sind in derselben Weise angeschlossen, so daß alle für den Prozessor A (134) bestimmten Codewerte in den Koppler 434, alle für den Prozessor B (140) bestimmten Codewerte in den Koppler 436 und alle für den Prozessor H (146) bestimmten Codewerte in den Koppler 438 eingespeist werden.
Die Schalterstruktur 116 führt nicht tatsächlich irgendwelche Schaltoperationen aus, sondern leitet nur die codierten Daten, dieüber die mit den Eingangsschnittstellen gekoppelten Übertragungskanäle übertragen werden, an die mit den Ausgangsschnittstellen gekoppelten Übertragungskanäle weiter. Der Weg eines Codewerts in der Schalterstruktur wird von dem Wert des Codes und von der Eingangsschnittstelle, in der dieser erzeugt wurde, bestimmt. Diese Leitweglenkung erfolgt durch Abstimmen jedes Decodierers in der Schalterstruktur auf seine entsprechende Eingangsschnittstellen-Schaltung. Der Decodierer 414 arbeitet zum Beispiel mit der von der Eingangsschnittstelle 112 verwendeten Codetabelle zusammen, der Decoverwendeten Codetabelle zusammen und der Decodierer 474 arbeitet mit der von der Eingangsschnittstelle 126 verwendeten Codetabelle zusammen.
Keiner dieser Decodierer bewirkt eine vollständige Decodierung der Daten. Sie lesen die von den Eingangsübertragungskanälen bereitgestellten analogen Summenwerte, zerlegen die Summenwerte in ihre Grundcodebestandteile und leiten diese Grundcodewerte jeweils an ihre ursprünglichen Zielprozessoren.
Die Koppler 434, 436 und 438 erfüllen dieselbe Funktion wie die Koppler der Eingangsschnittstellen-Schaltungen. Sie kombinieren additiv die Codeworte und erzeugen eindeutige Sequenzen von N analogen Werten, wobei N acht oder vier ist, je nachdem, ob die Codetabellen von den in den Figuren 3A oder 3B gezeigten Codegruppen abgeleitet wurden. Die additive Kombination von Codewerten, die für einen bestimmten Prozessor bestimmt sind, erzeugt eine eindeutige Sequenz von N Werten, weil die von jedem Koppler in der Schalterstruktur kombinierten Codewerte dieselben sind, wie die von den Eingangsschnittstellen-Schaltungen verwendeten Codes.
Bezugnehmend auf Fig. 5; jede Reihe der Codezuordnungstabelle stellt die Codewerte dar, die für einen bestimmten Zielprozessor von jedem der Ursprungsprozessoren A bis H bestimmt wurden. Die erste Reihe der Tabelle enthält zum Beispiel die Codewerte, die von den jeweiligen Ursprungsprozessoren A bis H zum Senden von Daten an den Zielprozessor A verwendet werden. Der von dieser Reihe dargestellte Code ist derselbe Code, wie der von der ersten Spalte der Tabelle dargestellte Code, nämlich die Grundcodegruppe der Fig. 3A oder der Fig. 3B. Dieselbe Beziehung besteht zwischen den anderen Reihen und Spalten der in Fig. 5 gezeigten Tabelle.
Die in die Ausgangsübertragungskanäle 130, 136 und 142 eingespeisten Signale werden von den Ausgangsschnittstellen 132, 138 beziehungsweise 144 empfangen. Jede Ausgangsschnittstelle teilt die Sequenz von N Kanalsymbolen, die sie von dem Übertragungskanal empfängt, in acht Codewerte von N Bits, decodiert jeden Codewert in eine Eins oder eine Null und speist den decodierten Wert in entsprechende Eingangsanschlüsse des Eingangsports des ihr zugeordneten Zielprozessors ein. Jeder Eingangsanschluß empfängt Daten von einem anderen Ursprungsprozessor. In diesem Ausführungsbeispiel der Erfindung kommen die in den ersten Eingangsanschluß des Eingangsports jedes Zielprozessors eingespeisten Daten vom Ursprungsprozessor A, in den zweiten Eingangsanschluß eingespeiste Daten kommen vom Ursprungsprozessor B und so weiter.
Fig. 6 ist ein Blockdiagramm einer Schaltung, die als eine der Ausgangsschnittstellen-Schaltungen 132, 138 oder 144 eingesetzt werden kann. Die in Fig. 6 gezeigte Schaltung umfaßt einen Empfänger 610, einen Ausgangsdecodierer 614 und einen Taktgenerator 612, die genauso arbeiten, wie die entsprechenden Schaltungselemente 410, 414 und 412 des Schalterstruktur- Verarbeitungskanals 400, der weiter oben unter Bezug auf Fig. 4 beschrieben wurde. Acht N-Bit Grundcodewerte, die vom Ausgangsdecodierer 614 bereitgestellt werden, werden in jeweils unterschiedliche elementare Decodierer eingespeist (zum Beispiel 616, 618 und 620). Jeder Decodierer wandelt die in seinen Eingangsport eingespeisten zwei möglichen Codewerte in eine Eins oder eine Null um. Wenn zum Beispiel die in Fig. 38 gezeigte Codegruppe verwendet wird und die in Fig. 6 gezeigte Ausgangsschnittstelle die in Fig. 1 gezeigte Ausgangsschnittstelle 132 ist, würde der elementare Decodierer 616 das Codewort 1111 in eine Eins und das Codewort 0000 in eine Null umwandeln; der Decodierer 618 würde 1010 in eine Eins und 0101 in eine Null decodieren; und der Decodierer 620 würde 0100 in eine Eins und 0000 in eine Null decodieren. Die von den elementaren Decodierern 616, 618 und 620 bereitgestellten bitseriellen Signale werden in die entsprechenden FIFOs 622, 624 und 626 eingespeist. Die Daten werden synchron mit einem Signal OCLK, das von dem Taktgenerator 612 bereitgestellt wird, in jeden FIFO eingeschrieben; sie werden durch den Eingangsport des Zielprozessors synchron mit einem Taktsignal RCKA, das von dem Eingangsport 134 des Zielprozessors bereitgestellt wird, aus dem FIFO ausgelesen.
Das oben beschriebene Schaltsystem kann bitserielle Datenströme von acht Ursprungsprozessoren an acht Zielprozessoren übertragen. In dem oben beschriebenen Ausführungsbeispiel wurde angenommen, daß die acht Ursprungs- und die acht Zielprozessoren identisch waren. Es ist jedoch auch denkbar, daß es sich um unterschiedliche Prozessorgruppen handeln kann. In diesem Fall könnte zwischen den beiden Gruppen von je acht Prozessoren eine Zweiweg-Übertragungsstrecke implementiert werden, wobei zwei der oben beschriebenen Einweg-Schaltsysteme verwendet würden.
Wenn jedoch gewünscht wird, daß jeder der sechzehn Prozessoren mit jedem der anderen fünfzehn Prozessoren kommunizieren kann, ist eine Modifizierung des in den Figuren 1 bis 6 gezeigten Schaltsystems wünschenswert. Für den Aufbau größerer Schalter können zwei Techniken eingesetzt werden. Bei der ersten Technik kann eine größere Codegruppe verwendet werden, bei der zweiten Technik wird die Frequenzmultiplex-Technik oder die Zeitmultiplex-Technik mit Schaltelementen kombiniert, die kleinere Codegruppen verwenden.
Systematische Techniken zum Aufbau großer Codegruppen sind bekannt. Die in dem oben beschriebenen System verwendete
TEXT FEHLT weise zwei unterschiedliche Lichtfrequenzen. Verwendet man diese Methode in Zusammenhang mit dem oben beschriebenen Schaltsystem, würde jede Eingangsschnittstelle codierte Nachrichten an eine erste Gruppe von acht Prozessoren senden, wobei Licht mit der ersten Frequenz eingesetzt würde, und würde codierte Nachrichten an eine zweite Gruppe von acht Prozessoren senden, wobei Licht mit der zweiten Frequenz verwendet würde. Mit Methoden, die den im folgenden in bezug auf das Zeitmultiplexen beschriebenen Methoden analog sind, kann die Größe des Schaltsystems schrittweise erhöht werden. In diesem Schaltsystem würde die Frequenzmultiplex-Technik die unten beschriebene Zeitmultiplex-Technik ersetzen.
Durch Kombination der Zeitmultiplex-Technik (TDM) mit kleinen Codegruppen erhält man jedoch noch eine andere Methode zur Vergrößerung des Schalters. Außerdem kann mit dieser Technik ein Schaltsystem durch Module erweitert werden. Es folgt eine allgemeine Beschreibung dieser Technik, gefolgt von einem Beispiel, das unter Bezugnahme auf die Figuren 7 und 8 beschrieben wird.
Der Grundbaustein des nachfolgend beschriebenen Schaltsystems ist ein R x R-Schaltmodul, in dem eine Codegruppe mit R Codepaaren verwendet wird. Dieses Modul kann zum Aufbau eines S x S-Schalters verwendet werden, wobei S Q mal R entspricht. Hierbei teilt man zunächst die 5 Eingänge/Ausgänge des Schaltsystems in Q Gruppen von jeweils R Eingängen/Ausgängen. Jeder Übertragungskanal wird dann als ein Kanal mit Q Zeitschlitzen definiert. Zwischen Eingangsgruppen und Ausgangsgruppen werden die Zeitschlitze ähnlich wie bei der weiter oben mit Bezug auf Fig. 5 beschriebenen Zuweisung der Codepaare zugewiesen.
Für diese Zuweisung kann folgende allgemeine Regel gelten: Eingangsgruppe P, wobei 1 ≤ P ≤ Q, verwendet 25 Zeitschlitze j zur Übertragung von Daten an Gruppe T, 1 ≤ T ≤ Q, wobei:
j = [(P + T - 2) mod Q] + 1 (1)
Alle Eingangsgruppen sind in allen Zeitschlitzen aktiv, jeder Zeitschlitz dient jedoch zur Datenübertragung an eine andere Ausgangsgruppe. Fig. 7 zeigt ein Beispiel eines erweiterten Schaltsystems dieses Typs.
In Fig. 7 ist ein sechzehn-mal-sechzehn Schalter aus vier acht-mal-acht Schaltern 710, 712, 714 und 716 aufgebaut. Sechzehn Prozessoren, die mit A bis P bezeichnet werden, sind mit dem Schaltsystem gekoppelt. Die acht Ausgangsports (nicht dargestellt) der Prozessoren A bis H sind an die jeweiligen acht Eingangsschnittstellen-Schaltungen (nicht gezeigt) in den Schaltern 710 und 712 gekoppelt. In der gleichen Weise sind die acht Ausgangsports der Prozessoren 1 bis P mit den acht Eingangsschnittstellen in den Schaltern 714 und 716 gekoppelt.
Die Ausgangsschnittstellen der Schalter 710 und 714 sind an jeweils andere Gruppen von Eingangsanschlüssen eines Multiplexers 718 und die Ausgangsschnittstellen der Schalter 712 und 716 sind an jeweils andere Gruppen von Eingangsanschlüssen eines Multiplexers 720 gekoppelt. Der Multiplexer 718 wird von einem Signal SEL konditioniert, während entsprechender erster und zweiter Zeitperioden abwechselnd Signale von den Schaltern 710 und 714 durchzulassen. Ebenso wird der Multiplexer 720 von dem Signal konditioniert, während der jeweils ersten und zweiten Zeitperioden die Signale von den Schaltern 716 und 712 durchzugeben. Während der ersten Zeitperioden lassen also die Multiplexer 718 und 720 Daten von den Prozessoren A bis H und I bis P zu den entsprechenden Prozessoren A bis H und I bis P durch. Während der dazwischenliegenden zweiten Zeitperioden lassen jedoch die Multiplexer 713 und 720 Daten von den Prozessoren A bis H und I bis P zu den jeweiligen Prozessoren I bis P und A bis H durch.
Zwar sind die in Fig. 7 gezeigten Schalter 710, 712, 714 und 716 komplette acht-mal-acht-Schalter, wie der in Fig. 1 gezeigte Schalter, jedoch ist denkbar, daß eine ähnliche Konstruktion, in der nur der Schalterstrukturabschnitt für die Schalter 710, 712, 714 und 716 verwendet wird, zur Erzeugung derselben Schaltfunktion ausgeführt werden kann. In dieser alternativen (nicht gezeigten) Ausführung wären die Eingänge A bis H der Schalter 710 und 712 und die Eingänge I bis P der Schalter 714 und 716 die Übertragungskanalausgänge der Eingangsschnittstellen-Schaltung, die direkt mit den betreffenden Prozessoren A bis P gekoppelt sind. Außerdem würden die Multiplexer 718 und 720 durch (nicht gezeigte) Koppler ersetzt, welche die von den betreffenden Ausgangsübertragungskanälen der Schalter 710 und 714 und der Schalter 712 und 716 bereitgestellten Signale in zwei Gruppen von jeweils acht Signalen kombinieren würden. Die von den Multiplexern 718 und 720 ausgeführte Schaltfunktion würde in eine in die ausgewählte Codegrupe eingebaute Leitwegfunktion umgewandelt. Eine exemplarische Codegruppe, die mit diesem geänderten Schalter verwendet werden kann, ist in Fig. 8 dargestellt.
Die in Fig. 8 gezeigte Codegruppe verwendet Acht-Bit 25 Codeworte, die durch Verkettung von vier Nullen mit jedem Codewert in der in Fig. 38 gezeigten Codetabelle gebildet werden. In der oberen Hälfte der Tabelle werden Nullen an das Ende jedes Codeworts und in der unteren Hälfte der Tabelle an den Anfang jedes Codeworts angehängt. Wie weiter oben unter Bezugnahme auf Fig. 3A dargelegt wurde, ist diese Ausführungsart im wesentlichen ein Zeitmultiplexen des Schaltkanals.
Es ist denkbar, daß die Techniken, in denen größere Codegruppen verwendet werden, das Frequenzmultiplexing und das Zeitmultiplexing zur Erzeugung von Schaltsystemen verschiedener Größen entsprechend kombiniert werden können.
Die hier beschriebene Erfindung hat gegenüber anderen zwischen Prozessoren angeordneten Schaltsystemen Leistungsvorteile, weil Daten unter allen an den Schalter angeschlossenen Prozessoren übertragen werden können, ohne daß sich durch einen nicht verfügbaren Kommunikationsweg Verzögerungen ergeben und ohne entsprechenden Overhead für einen Schalt-Controller. Außerdem werden die Daten ohne größere arithmetische Berechnung übertragen und empfangen. Die beschriebene Erfindung ist also ein effizientes Hochgeschwindigkeits-Schaltsystem, das in einer Mehrprozessorumgebung für eine Kommunikation zwischen allen Prozessoren geeignet ist.
Zwar wurde die Erfindung für ein bevorzugtes Ausführungsbeispiel beschrieben, jedoch wird der Fachmann erkennen, daß die hier beschriebene Erfindung innerhalb des Geltungsbereichs der Ansprüche im Anhang auch mit entsprechenden Änderungen in die Praxis umgesetzt werden kann.

Claims

1. Eine Methode zum Leiten von Datenelementen, die von einer Vielzahl von Ursprungsknoten (110, 118, 124) bereitgestellt werden, an eine Vielzahl von Zielknoten (134, 140, 146), folgende Schritte umfassend:

A. Zuweisen von Codegrundwerten an jedes Datenelement, das von jedem einzelnen Knoten der genannten Vielzahl von Ursprungsknoten (110, 118, 124) bereitgestellt wird, wobei die Codewerte den gewünschten Zielknoten (134, 140, 146) für jedes der genannten Datenelemente angeben;

B. Kombinieren der Grundcodewerte, die von jedem einzelnen Knoten der genannten Vielzahl von Ursprungsknoten (110, 118, 124) bereitgestellte Datenelemente darstellen, um eine entsprechende Vielzahl von Kanalsymbolgruppen zu erzeugen;

C. Zerlegen der genannten Vielzahl von Kanalsymbolgruppen in ihre jeweiligen Grundcode-Bestandteile;

D. Zuordnen der zerlegten Grundcodewerte, die einen vorbestimmten Knoten der genannten Vielzahl von Zielknoten (134, 140, 146) bezeichnen, so daß sie eine Gruppe von Grundcodewerten bilden, wobei jeder Codewert in der genannten Gruppe von Grundcodewerten jeweils einen anderen Ursprungsknoten (110, 118, 124) bezeichnet;

E. Decodieren jedes Codewerts in der genannten Gruppe von Grundcodewerten, um die an den genannten Zielknoten (134, 140, 146) von jedem der Ursprungsknoten gerichteten Datenelemente wiederherzustellen.

2. Die Methode zum Leiten von Daten nach Anspruch 1, bei der die genannten Datenelemente einen Wert von ersten und zweiten Werten darstellen und der Schritt A das Codieren der Datenelemente, die von einem vorbestimmten Ursprungsknoten erzeugt wurden und für die genannte Vielzahl von Zielknoten (134, 140, 146) bestimmt sind, mit einer entsprechenden Vielzahl von Paaren von N-Bit Binärcodewerten (Xi, Yi) aus einer Codegruppe umfaßt, wobei der eine Codewert eines Code-Paares zugewiesen wird, wenn das genannte Datenelement den genannten ersten Wert hat, und der andere Codewert des genannten Code-Paares zugewiesen wird, wenn das genannte Datenelement den genannten zweiten Wert hat, wobei die genannte Codegruppe einen Mehrfachzugriffs-Code für einen additiven Kanal definiert.

3. Die Methode zur Leitung von Daten nach Anspruch 2, bei der Schritt B folgende Schritte umfaßt:

Umsetzen (216) der genannten Vielzahl von zugewiesenen Codewerten in eine entsprechende Vielzahl von bitseriellen Signalen aus N Bits;

Umsetzen (216) der genannten Vielzahl von bitseriellen Signalen aus N Bits in eine entsprechende Vielzahl von Sequenzen von N analogen Werten;

und additives Kombinieren der genannten Vielzahl von analogen Wertsequenzen zur Erzeugung der genannten Vielzahl von Kanalsymbolsequenzen.

4. Die Methode zum Leiten von Daten nach Anspruch 1, bei der:

der genannte Schritt B folgende Schritte umfaßt:

additives Kombinieren der Grundcodewerte, die von jedem einzelnen Knoten der genannten Vielzahl von Ursprungsknoten (110, 118, 124) bereitgestellte Datenelemente darstellen, zur Erzeugung der genannten entsprechenden Vielzahl von Kanalsymbolgruppen; und

Übertragen der genannten Vielzahl von Kanalsymbolgruppen über eine entsprechende Vielzahl von Datenübertragungskanälen (114, 122, 128);

der genannte Schritt C folgende Schritte umfaßt:

Empfangen der genannten Vielzahl von Kanalsymbolgruppen über die genannte Vielzahl von Datenübertragungskanälen (114, 122, 128); und

Zerlegen der genannten empfangenen Vielzahl von Kanalsymbolgruppen in ihre jeweiligen Grundcode-Bestandteile; und

der genannte Schritt D folgende Schritte umfaßt:

Zuweisen der zerlegten Grundcodewerte, die den genannten vorbestimmten Zielknoten bezeichnen, zur Bildung einer Gruppe von Grundcodewerten, wobei jeder Codewert in der genannten Gruppe von Grundcodewerten jeweils einen anderen Ursprungsknoten bezeichnet;

additives Kombinieren der Codewerte in der genannten Gruppe von Grundcodewerten zur Erzeugung einer weiteren Gruppe von Kanalsymbolen;

Übertragen der genannten weiteren Gruppe von Kanalsymbolen über einen weiteren Übertragungskanal (114, 122, 128);

Empfangen der genannten weiteren Gruppe von Kanalsymbolen über den genannten weiteren Übertragunskanal (114, 122, 128); und

Zerlegen der genannten weiteren Gruppe von Kanalsymbolen in die genannte Gruppe von Grundcodewerten.

5. Die Methode zum Leiten von Daten nach Ahspruch 3, bei der eine Vielzahl von Ursprungsknoten (110, 118, 124) K Ursprungsknoten umfaßt (110, 118, 124) und die genannte Vielzahl von Kanalsymbolgruppen K Gruppen umfaßt, wobei jede Gruppe N Kanalsymbole enthält, N und K Ganzzahlen sind und N nicht größer als K ist.

6. Die Methode zum Leiten von Daten nach Anspruch 5, bei der K gleich acht und N gleich vier ist.

7. Ein Datenübertragungsnetz zum Leiten von Datenelementen, die von einer Vielzahl von Ursprungsknoten (110, 118, 124) bereitgestellt werden, an eine Vielzahl von Zielknoten (134, 140, 146), folgendes umfassend:

Codiermittel (214) zum Codieren jedes Datenelements, das von jedem Knoten der genannten Vielzahl von Ursprungsknoten (110, 118, 124) bereitgestellt wird, um den Wert des Datenelements und einen gewünschten Zielknoten für das Datenelement anzugeben;

Kombinierungsmittel, die mit dem genannten Codiermittel (214) gekoppelt sind, zum Kombinieren der codierten Datenelemente, die von jedem Knoten der genannten Vielzahl von Ursprungsknoten (110, 118, 124) bereitgestellt werden, zur Erzeugung einer entsprechenden Vielzahl von Kanalsymbolsequenzen;

mit dem genannten Kombinierungsmittel gekoppelte Zerlegungsmittel, um die genannte Vielzahl von Kanalsymbolsequenzen in ihre entsprechenden codierten Datenelement- Bestandteile zu zerlegen;

an das genannte Zerlegungsmittel gekoppelte Gruppierungsmittel, um von den genannten codierten Datenelementen bestimmte Elemente, die einen vorbestimmten Knoten der genannten Vielzahl von Zielknoten (134, 140, 146) bezeichnen, einander zuzuordnen, so daß sie eine Gruppe von codierten Datenelementen bilden, wobei jedes codierte Datenelement in der genannten Gruppe codierter Datenelemente jeweils einen anderen Ursprungsknoten bezeichnet;

Decodiermittel zum Decodieren der genannten Gruppe von codierten Datenelementen zur Wiederherstellung von Datenelementen, die an den genannten vorbestimmten Knoten aus der genannten Vielzahl von Zielknoten (134, 140, 146) von jedem der genannten Vielzahl von Ursprungsknoten (110, 118, 124) gerichtet sind.

8. Das Datenübertragungsnetz nach Anspruch 7, weiter folgendes umfassend:

eine Vielzahl von miteinander gekoppelten Datenübertragungsmitteln, um die genannte Vielzahl von Kanalsymbolsequenzen von dem genannten Kombinierungsmittel zu dem genannten Zerlegungsmittel zu übertragen;

weitere Kombinierungsmittel, die mit dem genannten Gruppierungsmittel gekoppelt sind, um die codierten Datenelemente in der genannten Gruppe von codierten Datenelementen zu kombinieren, um eine weitere Sequenz von Kanalsymbolen zu erzeugen;

weitere Datenübertragungsmittel, die mit dem genannten weiteren Kombinierungsmittel gekoppelt sind, um die genannte weitere Sequenz von Kanalsymbolen zu übertragen;

weitere Zerlegungsmittel, die so gekoppelt sind, daß sie die genannte weitere Sequenz von Kanalsymbolen von dem genannten weiteren Datenübertragungsmittel empfangen, um aus diesen die genannte Gruppe von codierten Datenelementen zu regenerieren, und um die genannte regenerierte Gruppe von codierten Datenelementen dem genannten Decodiermittel bereitzustellen.

9. Das Datenübertragungsnetz nach Anspruch 7, bei dem:

jedes der genannten Datenelemente einen Wert von ersten und zweiten Werten darstellen kann;

jedes der genannten Vielzahl von Codiermitteln (214) Mittel umfaßt, um die von einem vorbestimmten Knoten der genannten Ursprungsknoten (110, 118, 124) bereitgestellten und für die genannte Vielzahl von Zielknoten (134, 140, 146) bestimmten Datenelemente in eine Vielzahl von Datencodierern (214) einzuspeisen, wobei jeder Codierer der genannten Vielzahl von Datencodierern (214) ein jeweils anderes Paar von Codewerten aus einer Codegruppe verwendet, um die betreffenden ersten und zweiten Werte der genannten Datenelemente zu codieren;

jedes der genannten Vielzahl von Kombinierungsmitteln ein Mittel umfaßt zur additiven Kombination der codierten Datenelemente, die von der Vielzahl von Datencodierem (214) der betreffenden Codiermittel erzeugt wurden, um eine Sequenz der genannten Vielzahl von Kanalsymbolsequenzen zu erzeugen.

10. Das Datenübertragungsnetz nach Anspruch 9, bei dem:

die von jedem Mittel der genannten Vielzahl vön Codierungsmitteln (214) verwendeten Codegruppen jeweils unterschiedliche Permutationen einer Grundcodegruppe sind; und

die Grundcodegruppe ein Mehrfachzugriffs-Code für einen additiven Kanal (114, 122, 128) ist.

11. Das Datenübertragungsnetz nach Anspruch 7, bei dem die Datenelemente von R Ursprungsknoten (110, 118, 124) an S Zielknoten (134, 140, 146) gesendet werden, wobei S größer als R ist, und das genannte Datenübertragungsnetz weiter folgendes umfaßt:

ein erstes R-mal-R-Datenübertragungsnetz, das an Weg-Datenelemente gekoppelt ist, die von den genannten R Ursprungsknoten (110, 118, 124) einer ersten Gruppe von N der genannten Zielknoten (134, 140, 146) während einer ersten Zeitperiode bereitgestellt werden; und

ein zweites R-mal-R-Datenübertragungsnetz, das an Weg-Datenelemente gekoppelt ist, die von den genannten R Ursprungsknoten (110, 118, 124) einer zweiten Gruppe von M der genannten Zielknoten (134, 140, 146) während einer zweiten Zeitperiode bereitgestellt werden, die außerhalb der genannten ersten Zeitperiode liegt, wobei die Summe von M und N nicht größer als S ist.

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12. Das Datenübertragungsnetz nach Anspruch 7, bei dem die Datenelemente von R Ursprungsknoten (110, 118, 124) S Zielknoten (134, 140, 146) bereitgestellt werden, weiter folgendes umfassend:

ein erstes R-mal-R-Datenübertragungsnetz, wobei R nicht größer als S ist, das so gekoppelt ist, daß es Datenelemente leitet, die von einer ersten Gruppe der genannten Ursprungsknoten (110, 118, 124) einer ersten Gruppe der genannten Zielknoten (134, 140, 146) während einer ersten Zeitperiode bereitgestellt werden;

ein zweites R-mal-R-Datenübertragungsnetz, das so gekoppelt ist, daß es Datenelemente leitet, die von der genannten ersten Gruppe von genannten Ursprungsknoten (110, 118, 124) einer zweiten Gruppe der genannten Zielknoten (134, 140, 146) bereitgestellt werden, welche nicht die genannte erste Gruppe von Zielknoten (134, 140, 146) enthält, während einer zweiten Zeitperiode, die außerhalb der genannten ersten Zeitperiode liegt;

ein drittes R-mal-R-Datenübertragungsnetz, das zum Leiten von Datenelementen gekoppelt ist, die von einer zweiten Gruppe der genannten Ursprungsknoten (110, 118, 124), welche nicht die genannte erste Gruppe von Ursprungsknoten enthält, der zweiten Gruppe von genannten Zielknoten (134, 140, 146) während der genannten ersten Zeitperiode bereitgestellt werden; und

ein viertes R-mal-R-Datenübertragungsnetz, das zum Leiten von Datenelementen gekoppelt ist, die von der zweiten Gruppe der genannten Ursprungsknoten (110, 118, 124) der ersten Gruppe von genannten Zielknoten (134, 140, 146) während der genannten zweiten Zeitperiode bereitgestellt werden.