PT90918B - Dispositivo de comunicacao com modulacao de codigo de impulso - Google Patents
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Description
Dispositivo de comunicação com modulação de código de impulso
RESUMO
O presente invento refere-se a um aparelho de comunicação digital para intercalar sequências múltiplas de bits de um comprimento predeterminado a partir de uma pluralidade de sinais de entrada, todos a uma velocidade para um único fluxo de dados de saída a uma velocidade mais alta. Normalmente, as sequências múltiplas de bits serão bytes. 0 aparelho compreende para cada sinal de entrada (IN1-IN4) um primeiro arranjo (10-13) de meios para armazenagem sequencial em série de cada sequência múltipla de bits de comprimento predeterminado, sendo os ditos arranjos (10-13) dispostos em paralelo, meios para lerem em paralelo cada uma das ditas sequências de bits armazenadas nos ditos arranjos para segundos arranjos (90-93) de meios de armazenagem, de modo que os bits das ditas sequências armazenadas são intercalados, e meios (20) para combinarem a saída de sequência dos ditos segundos arranjos, de tal maneira que o fluxo de dados de saída contém as ditas sequências múltiplas de bits originais, intercaladas de modo que no fluxo de saída final é separada uma sequência múltipla de bits de um sinal de entrada, a partir da sequência múltipla de bits seguinte daquele sinal, por sequências múltiplas de bits a partir de cada um dos outros sinais de entrada.
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MEMÓRIA DESCRITIVA
O presente invento refere-se a um dispositivo de transmissão de dados digitais.
No domínio das comunicações digitais, o uso de digitais binários, de modo comum conhecidos como bits, onde cada símbolo apenas pode tomar um de dois valores, está difundido. Para certas aplicações, são agrupados conjuntos de oito bits como um byte.
Para se transmitirem vários canais idênticos através de uma única portadora de velocidade mais alta, é também prática comum a intercalação de bit dos bits de cada canal, embora recentemente algumas normas nacionais e internacionais sugerissem que deveria ser usada a intercalação de byte. Neste caso a portadora de maior velocidade transporta 8 bits consecutivos do primeiro canal de entrada, seguidos por 8 bits consecutivos do segundo, e assim sucessivamente. É axiomático que a intercalação de byte usa oito vezes mais armazenagem (por exemplo biestáveis tipo D) do que a intercalação de bit para o mesmo tipo de processamento básico.
O presente invento refere-se à redução da quantidade de processamento, a qual tem de ser realizada a uma velocidade mais alta de modo a obter a intercalação de byte.
Consequentemente, o presente invento consiste num aparelho de comunicação digital para intercalar sequências múltiplas de bits de um comprimento predeterminado, a partir de uma pluralidade de sinais de entrada todos a uma velocidade para um único fluxo de dados de saída a uma velocidade mais alta, compreendendo o aparelho cada sinal de entrada um primeiro arranjo de meios para armazenar sequencialmente em série cada sequência múltipla de bits de comprimento predeterminado, sendo os ditos arranjos dispostos em paralelo, meios para a leitura em paralelo de cada uma das ditas sequências de bit, armazenadas nos ditos arranjos, num segundo arranjo de meios de armazenagem,
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de modo que os bits das ditas sequências armazenadas sejam intercalados, e meios para combinarem as sequências saídas do dito segundo arranjo, de tal maneira que o fluxo de dados de saída final contém as ditas sequências múltiplas de bit originais, intercaladas de modo que no fluxo de saída final seja separada uma sequência múltipla de bit de um sinal de entrada, da sequência múltipla de bit seguinte daquele sinal, pelas sequências múltiplas de bit de cada dos outros sinais de entrada.
Para que o invento possa ser percebido mais claramente, será agora descrita uma sua concretização através de um exemplo e com referência aos desenhos anexos, nos quais:
as figuras 1 e 2 são diagramas de blocos representando dois processos conhecidos de intercalação de bit;
a figura 3 é um diagrama de blocos de um processo conhecido de intercalação de byte;
a figura 4 é um diagrama de blocos de uma concretização de aparelho de acordo com o presente invento para intercalação de byte, e a figura 5 é um diagrama de blocos de uma modificação da concretização da figura 4.
As figuras 1 e 2 mostram dois processos conhecidos para a intercalação de bit.
Na figura 1 quatro fluxos de entrada INI a IN4 são para sofrerem intercalação de bit. Cada fluxo é fornecido a uma entrada de um biestável individual tipo D, Q1 a Q4. As outras entradas dos biestáveis são fornecidas com um sinal de relógio C4 derivado de um relógio principal Cl por um circuito 40 divisor por 4. 0 sinal Cl está à velocidade de bit de saída. 0 circuito 40 também fornece um sinal CC e o seu inverso UC, o qual aparece no bordo de fuga dos impulsos de C4. As saídas dos
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-4biestáveis Q1-Q4 são levadas para um arranjo 30 de portas NOU (não/ou) e biestáveis ligados em série.
Assim, a saída do biestável Q4 é levada para uma entrada de um biestável semelhante 11, que é temporizado com o sinal Cl. A saída do biestável 11 é levada para uma entrada de uma porta NOU (não/ou) 12, sendo a sua outra entrada ligada ao sinal CC. A saída do biestável Q3 é levada para uma entrada de uma porta NOU (não/ou) 13, sendo a sua outra entrada ligada ao sinal CC e as saídas das portas 12 e 13 levadas para uma porta NOU (não/ou) 14 indo a sua saída para uma entrada de um biestável 15 temporizado, como o biestável 11, pelo sinal Cl. A saída do biestável Q2 é combinada com uma saída do biestável 15 da mesma maneira que as saídas dos biestáveis Q4 e 11, isto é, sào aplicadas as respectivas portas NOU (não/ou) 17, 16 temporizadas pelos sinais CC e CC e sendo as suas saídas levadas para uma outra porta NOU (não/ou) 18, fornecendo uma entrada a um biestável 19 temporizado pelo sinal Cl. O sinal de saída intercalado de bit final, é enviado por um biestável 20 também temporizado por Cl e acoplado às saídas dos biestáveis Q1 e 19 pelas portas NOU (não/ou) 21, 22, 23 funcionando todas de uma maneira semelhante à dos dois conjuntos anteriores de portas NOU (não/ou). Isto pode ser sumarizado como o carregamento paralelo, quando CC está baixo, e como deslocamento série, quando CC está baixo.
Na concretização da figura 2 as saídas dos quatro biestáveis Q1 a Q4 são levadas para um arranjo 31 das respectivas portas NOU (não/ou) 32, 33, 34, 35, sendo as portas NOU (não/ou) fornecidas com os sinais CC1, CC2, CC3 e CC4 do circuito 40 divisor por 4.
As saídas das quatro portas NOU (não/ou) são levadas para uma porta NOU (não/ou) de quatro entradas 36, sendo a sua saída levada para um biestável 37 temporizado pelo sinal Cl.
O processo da figura 2 tem a vantagem sobre o da figura 1, de usar menos biestáveis, mas a desvantagem de usar uma porta de
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-54 entradas 36. No caso geral de N entradas, usaria uma porta de N entradas se este esquema fosse seguido exactamente, mas são possíveis variações para reduzir o número de entradas por porta à custa da utilização de mais portas e mais biestáveis. Os diagramas de temporização anexos às figuras 1 e 2 mostram apenas tempos nominais para fins representativos.
A figura 3 mostra um processo conhecido para intercalação de byte, usando princípios semelhantes aos da figura 1; foi assumido que os fluxos de entrada IN1-IN4 têm já sincronismo de byte, e existem meios para sincronizar o circuito divisor por 8 com a temporização de byte. Em todos os casos os processos são mostrados, por exemplo, com 4 canais de entrada.
Na concretização da figura 3 os biestáveis tipo D únicos Q1 a Q4 são substituídos por quatro arranjos ou bancos de biestáveis ligados em série, sendo estes Q1 a Q8 para a entrada INI, Q9 a Q16 para a entrada IN2, etc.. Todos estes biestáveis são temporizados pelo sinal C4. Assim, quando um byte completo foi recebido de cada entrada, o primeiro bit do sinal INI será armazenado em Q1, o segundo em Q2 e etc.. Similarmente, para IN2 o primeiro bit estará em Q9, o segundo em Q10 e etc..
De modo a simplificar o projecto de elementos de circuito adicionais associados com os arranjos dos biestáveis, são mostrados apenas em relação aos circuitos de sinal IN4 . Estes elementos adicionais consistem num arranjo 50 de 32 biestáveis tipo D, tendo todos as suas entradas de relógio ligadas ao sinal de relógio Cl. Além disso, a saída de cada um dos biestáveis nos quatro arranjos descritos originalmente, é cada uma ligada à entrada de uma porta NOU (não/ou) individual 51 salvo para a saída do biestável Q32, a qual é ligada directamente à entrada de um 32a biestável no arranjo 50.
Cada biestável no arranjo 50 é além do biestável de saída, associado com três portas NOU (não/ou) de uma maneira totalmente análoga às portas NOU (não/ou) mostradas na figura 1. As portas NOU (não/ou) são indicadas em 52 e o primeiro par de portas NOU
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-6(não/ou) em cada conjunto de três são respectivamente ligados a sinais CC e ao seu inverso CC gerados por um circuito 53 divisor por 8 operando sobre o sinal C4.
Um processo para intercalação de byte, usando princípios semelhantes aos da figura 2, é óbvio, mas não é dado em detalhe aqui.
A realização prática dos circuitos de processamento lógico envolve a tolerância correcta dos retardos de temporização dos vários elementos lógicos, incluindo a permissão para a regulação e tempos de espera dos biestáveis tipo D. Em particular, a tolerância de todos os circuitos anteriores necessita que os retardos permitidos de todos os elementos mostrados nas figuras 1-3 estejam relacionados com a velocidade de saída de símbolo, isto é, para o período de repetição mais curto.
No caso de intercalação de byte, seria uma vantagem óbvia se, a quantidade de processamento que tem de ser realizada para ir de encontro a este critério, pudesse ser reduzida. A figura 4 mostra o princípio usado para conseguir isto, nomeadamente, que os bits dos canais de entrada sejam trocados, usando processos lógicos cujas tolerâncias de temporização são relacionadas apenas com a velocidade de entrada, antes de sofrerem finalmente a intercalação de bit, usando circuitos electrónicos simples como os da figura 1 ou 2. Os andares nos locais de armazenamento de byte foram numerados em ordem inversa, para representarem a sequência dos bits em cada canal de entrada e em cada canal de saída.
Como pode ser visto na figura 4, cada um dos sinais de entrada IN1-IN4 é alimentado para um arranjo ou bloco respectivo de 8 biestáveis tipo D, sendo os arranjos numerados com 10, 11, 12 e 13. Cada arranjo armazena então um byte estando o primeiro bit carregado do canal INI indicado em Q1, o segundo bit de INI em Q2 e, etc.. Similarmente o primeiro bit de IN2 é indicado em Q9 . Cada um destes arranjos é idêntico aos arranjos Q1 a Q8 mostrados na figura 3. Contudo, nesta concretização os conteúdos
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-7dos blocos 10-13 são alimentados em paralelo em quatro arranjos ou blocos de circuito adicionais 90-93. Apenas o bloco 90 é mostrado em detalhe, porque os blocos 91, 92 e 93 são idênticos ao mesmo. O bloco 90 consiste num arranjo de 8 biestáveis tipo D 101, 102, ... 108 (sendo apenas três mostrados). O bloco também inclui sete conjuntos de portas NOU (não/ou) 111 a 118, consistindo cada conjunto em três portas NOU (não/ou) ligadas exactamente da mesma maneira do que as portas NOU (não/ou) e biestáveis nas figuras 1 e 3, sendo o primeiro par de NOU (não/ou) em cada conjunto, respectivamente fornecidas com um sinal CC e o seu inverso UC levado a partir de um contador 120 divisor por 8. Como é mostrado na figura 4, a primeira porta NOU (não/ou) do conjunto 118 recebe a saída do biestável Q1, da primeira porta NOU (não/ou) do conjunto 112, a saída do biestável Q21 e etc., até que a primeira porta NOU (não/ou) do conjunto 111 receber a saída do biestável Q29 do arranjo 13. Todas estas primeiras portas NOU (não/ou) recebem o sinal CC na sua outra porta. A segunda porta NOU (não/ou) de cada conjunto recebe o sinal UC numa entrada e na saída do biestável anterior no bloco.
O resultado desta operação é que, o bloco 90 retém os 8 bits Q1, Q5, Q9, Q13, Q17, Q21, Q25 e Q29 e o bloco 91 dos bits Q2, Q6 , etc.. Os bits dos quatro canais de entrada foram assim intercalados numa ordem particular. Os conteúdos dos quatro blocos 90-93 são então lidos e intercalados por um circuito 20 idêntico a qualquer dos circuitos completos mostrados nas figuras 1 ou 2. Será visto que a intercalação de bits nos quatro blocos seguidos pela intercalação das saídas dos blocos faz, efectivamente, a intercalação de byte dos quatro canais de dados de entrada.
Como um exemplo adicional, mas não exclusivo deste princípio a figura 5 mostra o processo de troca de bit, o qual, pode ser usado para conseguir uma intercalação de byte efectiva para 16 canais de entrada, usando intercalação de bit em dois andares para conseguir a velocidade final.
«tjcaso
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Case:TED/3470/PT
-8A concretização representada na figura 5 tem 16 arranjos 201-216, cada um deles associado a um sinal de entrada único IN1-IN16. Cada um destes arranjos é idêntico ao arranjo de 8 biestáveis ligados em série Q1 a Q8 mostrados na figura 3 e os arranjos 10 a 13 mostrados na figura 4. As saídas paralelas destes blocos 201-216 são levadas para 16 arranjos 221-236, cada um idêntico aos blocos 90-93 mostrados na figura 4. A maneira na qual os bits de entrada são dispostos nesses arranjos 221-236 é mostrada pelo número de grades.
A saída em série do último biestável em cada arranjo 221-236 é levada para um dos quatro arranjos 240-243, cada um dos quais é, efectivamente, idêntico a qualquer circuito completo mostrado na figura 1 ou na figura 2.
As saídas de cada um dos arranjos 240-243 são levadas para um único arranjo 250, o qual é idêntico ao arranjo 240. Como será apreciado a sucessiva intercalação de bit dos sinais de entrada resulta eventualmente, no sinal de saída final a sofrer intercalação de byte.
A descrição anterior refere-se à intercalação de bytes dos sinais de entrada. Notar-se-á que, os princípios básicos do aparelho descritos com referência às figuras 4 e 5 podiam ser aplicados às sequências múltiplas de bits de comprimentos diferentes de 8.
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Case:TED/3470/PT
Claims (5)
- REIVINDICAÇÕESIa - Aparelho de comunicação digital para intercalar sequências múltiplas de bit de um comprimento predeterminado, a partir de um grande número de sinais de entrada, todos com uma velocidade para um único fluxo de dados de saída a uma velocidade superior, compreendendo o aparelho para cada sinal de entrada um primeiro arranjo (10-13) de meios para armazenagem sequencial em série cada sequência múltipla de bits, de comprimento predeterminado, sendo os ditos arranjos dispostos em paralelo, caracterizado por incluir meios para lerem em paralelo cada uma das ditas sequências de bits armazenadas nos ditos arranjos para segundos arranjos (90-93) de meios de armazenagem, de modo que os bits das ditas sequências armazenadas são intercaladas, e meios (20) para combinarem a saída de sequências dos ditos segundos arranjos, de tal maneira que o fluxo de dados de saída contém as ditas sequências múltiplas de bits originais intercalados, de modo que no fluxo de saída final uma sequência múltipla de bits de um sinal de entrada é separada da sequência múltipla de bits seguinte daquele sinal pelas sequências múltiplas de bits de cada um dos outros sinais de entrada.
- 2a - Aparelho de acordo com a reivindicação 1, caracterizado adicionalmente por cada primeiro arranjo (10-13) para armazenagem das sequências múltiplas de bits compreender uma pluralidade de dispositivos biestáveis (Q1-Q8) ligados em série, iguais em número ao número de bits na dita sequência de bits predeterminada.
- 3a - Aparelho de acordo com a reivindicação 2, caracterizado adicionalmente por cada segundo arranjo (90-93) de meios de armazenagem, compreender uma pluralidade de biestáveis (101-108) ligados em série por primeiros conjuntos de portas (111-118), sendo o número de biestáveis em cada dito segundo arranjo igual ao número de bits na dita sequência de bits predeterminada.Aparelho de acordo com a reivindicação 3,69 442Case:TED/3470/PT-10caracterizado por cada dito primeiro conjunto de portas (111118) compreender um par de portas NOU (não/ou), sendo as suas saídas levadas para uma terceira porta NOU (não/ou), sendo a sua saída ligada à entrada do dispositivo biestável seguinte em sucessão no dito segundo arranjo.
- 5* - Aparelho de acordo com a reivindicação 4, caracterizado adicionalmente por o par de portas NOU (não/ou) de cada conjunto de portas (111-118) receber nas respectivas entradas as saídas dos biestáveis em entradas diferentes dos ditos primeiros arranjos dos meios de armazenagem (10-13) e saídas do último dispositivo biestável anterior no segundo arranjo, e sinais de temporização, sendo o sinal de temporização recebido numa entrada de um par de portas NOU (não/ou), o inverso do sinal de temporização recebido pela outra porta NOU (não/ou) do par.
- 6 4 - Aparelho de acordo com a reivindicação 5, caracterizado adicionalmente por os meios para combinarem as sequências de saída dos ditos segundos arranjos compreenderem uma pluralidade de dispositivos biestáveis (11-20) ligados em série por um segundo conjunto de portas (12-23), sendo o número de biestáveis igual ao número dos ditos segundos arranjos.Lisboa,20. Jblj. 1989Por GEC PLESSEY TELECOMMUNICATIONS LIMITED =0 AGENTE OFICIAL=
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