JPH06348458A - シリアルデータ加算器 - Google Patents
シリアルデータ加算器Info
- Publication number
- JPH06348458A JPH06348458A JP13707793A JP13707793A JPH06348458A JP H06348458 A JPH06348458 A JP H06348458A JP 13707793 A JP13707793 A JP 13707793A JP 13707793 A JP13707793 A JP 13707793A JP H06348458 A JPH06348458 A JP H06348458A
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- JP
- Japan
- Prior art keywords
- serial data
- adder
- data
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】複数のシリアルデータを多ビット全加算器を使
用することなく、またリアルタイムに加算する。 【構成】１ビット全加算器１の桁上がり出力端子Ｃout
からのデータを一時記憶器２で記憶し、次のクロックで
この記憶したデータを１ビット全加算器１の桁上がり入
力端子Ｃinに与える。多チャンネルのシリアルデータの
加算には、このシリアルデータ加算器を多重接続する。
用することなく、またリアルタイムに加算する。 【構成】１ビット全加算器１の桁上がり出力端子Ｃout
からのデータを一時記憶器２で記憶し、次のクロックで
この記憶したデータを１ビット全加算器１の桁上がり入
力端子Ｃinに与える。多チャンネルのシリアルデータの
加算には、このシリアルデータ加算器を多重接続する。
Description
【０００１】
【産業上の利用分野】本発明はシリアルデータ加算器、
時に２進数データの二つまたは二つを越える複数を加算
するシリアルデータ加算器に関する。
時に２進数データの二つまたは二つを越える複数を加算
するシリアルデータ加算器に関する。
【０００２】
【従来の技術】従来の、デジタル回路でのシリアル転送
の２進数データの加算は、シリアルデータを一旦シリア
ル−パラレル変換器によりパラレルデータに変換して多
ビット全加算器で加算し、その後、再びパラレル−シリ
アル変換器により、シリアルデータに変換して行なって
いる。
の２進数データの加算は、シリアルデータを一旦シリア
ル−パラレル変換器によりパラレルデータに変換して多
ビット全加算器で加算し、その後、再びパラレル−シリ
アル変換器により、シリアルデータに変換して行なって
いる。
【０００３】また多チャンネルのシリアルデータを加算
する場合は、回路規模を小さくするために、一般にはＣ
ＰＵを用いたソフトウェアで全加算を行っている。
する場合は、回路規模を小さくするために、一般にはＣ
ＰＵを用いたソフトウェアで全加算を行っている。
【０００４】
【発明が解決しようとする課題】このように従来のデジ
タル回路でシリアル転送の２進数データを加算する場合
は、シリアル−パラレル変換、パラレル−シリアル変換
を通すために、回路規模が大きくなるという問題があ
る。また、多チャンネルのシリアルデータをＣＰＵ、ソ
フトウェアで加算した場合は、加算時間を多く費やすた
めリアルタイム加算は不可能になるという問題がある。
タル回路でシリアル転送の２進数データを加算する場合
は、シリアル−パラレル変換、パラレル−シリアル変換
を通すために、回路規模が大きくなるという問題があ
る。また、多チャンネルのシリアルデータをＣＰＵ、ソ
フトウェアで加算した場合は、加算時間を多く費やすた
めリアルタイム加算は不可能になるという問題がある。
【０００５】
【課題を解決するための手段】本発明のシリアルデータ
加算器は、二つのシリアルデータのそれぞれを最下位ビ
ットから同期して順次二つの入力端子のそれぞれに入力
し、加算出力端子から出力を得る１ビット加算器と、こ
の１ビット加算器から出力される桁上がりデータを記憶
し、このデータを前記同期に１ビット遅延同期して前記
１ビット加算器の桁上がりデータ入力端子に入力する一
時記憶手段とを有することにより構成され、また、この
シリアルデータ加算器の二つの入力端子の少なくとも一
つの入力端子に、他の同形のシリアルデータ加算器の加
算出力端子を接続することを繰返して二つを越える入力
端子を得て、これらの入力端子のそれぞれに他チャンネ
ルシリアルデータのそれぞれを入力して加算することに
より構成される。
加算器は、二つのシリアルデータのそれぞれを最下位ビ
ットから同期して順次二つの入力端子のそれぞれに入力
し、加算出力端子から出力を得る１ビット加算器と、こ
の１ビット加算器から出力される桁上がりデータを記憶
し、このデータを前記同期に１ビット遅延同期して前記
１ビット加算器の桁上がりデータ入力端子に入力する一
時記憶手段とを有することにより構成され、また、この
シリアルデータ加算器の二つの入力端子の少なくとも一
つの入力端子に、他の同形のシリアルデータ加算器の加
算出力端子を接続することを繰返して二つを越える入力
端子を得て、これらの入力端子のそれぞれに他チャンネ
ルシリアルデータのそれぞれを入力して加算することに
より構成される。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の第１の実施例の構成図であ
る。図１の実施例は１ビット全加算器１と一時記憶器２
とから構成される。１ビット全加算器は加算入力端子
Ａ，Ｂおよび桁上がり入力端子Ｃin、ならびに加算出力
端子Ｙ、および桁上がり出力端子Ｃout を有し、一時記
憶器２は１ビット全加算器１の桁上がり出力端子Ｃout
の出力データを入力端子Ｄinから入力し、シリアルデー
タ同期クロック入力端子ＣＬＫに入力されたクロックの
１クロック分記憶した後に、このデータを出力端子Ｄ
out から出力して１ビット全加算器１の桁上がり入力端
子Ｃinに入力する。
る。図１の実施例は１ビット全加算器１と一時記憶器２
とから構成される。１ビット全加算器は加算入力端子
Ａ，Ｂおよび桁上がり入力端子Ｃin、ならびに加算出力
端子Ｙ、および桁上がり出力端子Ｃout を有し、一時記
憶器２は１ビット全加算器１の桁上がり出力端子Ｃout
の出力データを入力端子Ｄinから入力し、シリアルデー
タ同期クロック入力端子ＣＬＫに入力されたクロックの
１クロック分記憶した後に、このデータを出力端子Ｄ
out から出力して１ビット全加算器１の桁上がり入力端
子Ｃinに入力する。
【０００８】図２は１ビット全加算器１の真理値を示す
図で、加算入力端子Ａ，Ｂおよび桁上がり入力端子Ｃin
の入力データ値の組合せを示す項目１〜８に対する加算
出力端子Ｙ、および桁上がり出力端子Ｃout の出力デー
タの値を示している。
図で、加算入力端子Ａ，Ｂおよび桁上がり入力端子Ｃin
の入力データ値の組合せを示す項目１〜８に対する加算
出力端子Ｙ、および桁上がり出力端子Ｃout の出力デー
タの値を示している。
【０００９】図３は図１の実施例の動作を説明するため
のタイムチャートで、シリアルデータ同期クロック入力
端子ＣＬＫに入力されているクロックに同期して、加算
入力端子ＡおよびＢにそれぞれシリアルデータとして２
進数の下位ビットから、例として１０１００１１１０お
よび００１１１１０１０が入力された場合を示してい
る。先ずクロックに従って１ビット目の入力を行う前に
一時記憶器２をリセットし桁上り入力端子Ｃinの入力を
０としておく。第１ビット目として加算入力端子Ａ，Ｂ
および桁上り入力端子Ｃinにそれぞれ１，０，０が入力
されると、図２に示す真理値の図に従って、加算出力端
子Ｙおよび桁上がり出力端子Ｃout からそれぞれ１およ
び０が出力される。次に第２ビット目として加算入力端
子Ａ，Ｂおよび桁上り入力端子Ｃinにそれぞれ０，１お
よび一時記憶器２に第１ビット目の桁上がり出力端子Ｃ
out の０が１クロック遅れて出力された０が入力され、
同じく真理値の図に従って、加算出力端子Ｙおよび桁上
がり出力端子Ｃout からそれぞれ０および０が出力され
る。以降第３ビット目、第４ビット目と最終ビットまで
同様に計算され、加算出力端子Ｙから順次下位ビットか
ら１００００１０１１の加算出力を得る。
のタイムチャートで、シリアルデータ同期クロック入力
端子ＣＬＫに入力されているクロックに同期して、加算
入力端子ＡおよびＢにそれぞれシリアルデータとして２
進数の下位ビットから、例として１０１００１１１０お
よび００１１１１０１０が入力された場合を示してい
る。先ずクロックに従って１ビット目の入力を行う前に
一時記憶器２をリセットし桁上り入力端子Ｃinの入力を
０としておく。第１ビット目として加算入力端子Ａ，Ｂ
および桁上り入力端子Ｃinにそれぞれ１，０，０が入力
されると、図２に示す真理値の図に従って、加算出力端
子Ｙおよび桁上がり出力端子Ｃout からそれぞれ１およ
び０が出力される。次に第２ビット目として加算入力端
子Ａ，Ｂおよび桁上り入力端子Ｃinにそれぞれ０，１お
よび一時記憶器２に第１ビット目の桁上がり出力端子Ｃ
out の０が１クロック遅れて出力された０が入力され、
同じく真理値の図に従って、加算出力端子Ｙおよび桁上
がり出力端子Ｃout からそれぞれ０および０が出力され
る。以降第３ビット目、第４ビット目と最終ビットまで
同様に計算され、加算出力端子Ｙから順次下位ビットか
ら１００００１０１１の加算出力を得る。
【００１０】図４は本発明の第２の実施例の構成図であ
る。図４の実施例は図１の実施例を多重接続した他チャ
ンネルのシリアルデータ加算器を示していて、入力デー
タが七つある場合を例にしている。図４の実施例の多重
接続は第１のシリアルデータ加算器１１の二つの加算入
力端子のそれぞれに、第２および第３のシリアルデータ
加算器１２，１３の加算出力端子のそれぞれを接続し、
更に第２および第３のシリアルデータ加算器１２，１３
の加算入力端子に第４，第５および第６のシリアルデー
タ加算器１４，１５および１６の加算出力端子を接続し
たものである。このようにして得られたシリアルデータ
入力端子ＩＮ１，ＩＮ２，〜ＩＮ７には互いに同期のと
れた他チャンネルのシリアルデータが入力される。入力
されたシリアルデータは第１〜第６のシリアルデータ加
算器ごとに、図１で示したシリアルデータ加算器で説明
した加算が行なわれ、七つのシリアルデータを加算した
結果が第１のシリアルデータ加算器１１の加算出力端子
ＯＵＴから得られる。
る。図４の実施例は図１の実施例を多重接続した他チャ
ンネルのシリアルデータ加算器を示していて、入力デー
タが七つある場合を例にしている。図４の実施例の多重
接続は第１のシリアルデータ加算器１１の二つの加算入
力端子のそれぞれに、第２および第３のシリアルデータ
加算器１２，１３の加算出力端子のそれぞれを接続し、
更に第２および第３のシリアルデータ加算器１２，１３
の加算入力端子に第４，第５および第６のシリアルデー
タ加算器１４，１５および１６の加算出力端子を接続し
たものである。このようにして得られたシリアルデータ
入力端子ＩＮ１，ＩＮ２，〜ＩＮ７には互いに同期のと
れた他チャンネルのシリアルデータが入力される。入力
されたシリアルデータは第１〜第６のシリアルデータ加
算器ごとに、図１で示したシリアルデータ加算器で説明
した加算が行なわれ、七つのシリアルデータを加算した
結果が第１のシリアルデータ加算器１１の加算出力端子
ＯＵＴから得られる。
【００１１】図４の実施例はシリアルデータが七つの場
合を示したが、シリアルデータ加算器の接続段数を増す
ことにより任意の数のシリアルデータを加算できる。
合を示したが、シリアルデータ加算器の接続段数を増す
ことにより任意の数のシリアルデータを加算できる。
【００１２】
【発明の効果】以上説明したように本発明は、１ビット
全加算器の桁上がり出力を記憶して１クロック分遅延し
てこの全加算器の桁上がり入力とすることにより、シリ
アルデータをパラレル信号に変換することなく加算でき
るので、小規模装置で２チャンネルなみならず多チャン
ネルのシリアルデータも加算でき、またリアルタイム性
も損なわないという効果がある。
全加算器の桁上がり出力を記憶して１クロック分遅延し
てこの全加算器の桁上がり入力とすることにより、シリ
アルデータをパラレル信号に変換することなく加算でき
るので、小規模装置で２チャンネルなみならず多チャン
ネルのシリアルデータも加算でき、またリアルタイム性
も損なわないという効果がある。
【図１】本発明の第１の実施例の構成図である。
【図２】図１の実施例における１ビット全加算器の真理
値を示す図である。
値を示す図である。
【図３】図１の実施例の動作を説明するためのタイムチ
ャートである。
ャートである。
【図４】本発明の第２の実施例の構成図である。
１ １ビット全加算器 ２ 一時記憶器 １１，１２，〜１６ シリアルデータ加算器 Ａ，Ｂ，ＩＮ１，〜ＩＮ７ 加算入力端子 Ｃin 桁上がり入力端子 Ｃout 桁上がり出力端子 ＣＬＫ シリアルデータ同期クロック入力端子 Ｄin 入力端子 Ｄout 出力端子
Claims (2)
- 【請求項１】 二つのシリアルデータのそれぞれを最下
位ビットから同期して順次二つの入力端子のそれぞれに
入力し、加算出力端子から出力を得る１ビット加算器
と、この１ビット加算器から出力される桁上がりデータ
を記憶し、このデータを前記同期に１ビット遅延同期し
て前記１ビット加算器の桁上がりデータ入力端子に入力
する一時記憶手段とを有することを特徴とするシリアル
データ加算器。 - 【請求項２】 請求項１記載の第１のシリアルデータ加
算器の二つの入力端子の少なくとも一つの入力端子に、
他の請求項１記載のシリアルデータ加算器の加算出力端
子を接続することを繰返して得られる複数の入力端子の
それぞれに、多チャンネルのシリアルデータのそれぞれ
を入力し、前記第１のシリアルデータ加算器の加算出力
端子から出力データを得ることを特徴とするシリアルデ
ータ加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13707793A JPH06348458A (ja) | 1993-06-08 | 1993-06-08 | シリアルデータ加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13707793A JPH06348458A (ja) | 1993-06-08 | 1993-06-08 | シリアルデータ加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06348458A true JPH06348458A (ja) | 1994-12-22 |
Family
ID=15190366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13707793A Pending JPH06348458A (ja) | 1993-06-08 | 1993-06-08 | シリアルデータ加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06348458A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08234963A (ja) * | 1995-02-24 | 1996-09-13 | Nec Corp | 演算装置 |
| JP2010057019A (ja) * | 2008-08-29 | 2010-03-11 | Sony Corp | 撮像素子及び撮像装置 |
-
1993
- 1993-06-08 JP JP13707793A patent/JPH06348458A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08234963A (ja) * | 1995-02-24 | 1996-09-13 | Nec Corp | 演算装置 |
| JP2010057019A (ja) * | 2008-08-29 | 2010-03-11 | Sony Corp | 撮像素子及び撮像装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000606 |