JPH0421026A

JPH0421026A - 高桁乗算装置

Info

Publication number: JPH0421026A
Application number: JP2121351A
Authority: JP
Inventors: Tsunesuke Takahashi; 恒介高橋; Aisuke Katayama; 片山　愛介
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-05-14
Filing date: 1990-05-14
Publication date: 1992-01-24
Anticipated expiration: 2011-03-29
Also published as: JPH0833815B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、計算機を使った各種情報処理装置の中での高
桁の数値の掛け算を行う高桁乗算方式及び装置に関する
。

〔従来の技術〕

高桁数値の乗算は、ＮＰ（ノンリニヤプログラミング）
問題を解く過程とか、階乗計算を含む科学計算の過程で
しばしば現れる。数値が２０億桁以下であれば３２ビッ
ト以下の数値として、３２ビットの乗算プロセッサなど
によって１クロツクで計算される。それ以上の桁の数値
の場合には、浮動小数点演算を使うことが必要であった
。微小な誤差が許される場合には問題でないが、誤差の
累積が許されない場合もあって、浮動小数点演算では解
決できない問題もある。このように、科学技術の進歩し
た現在では、ますます高桁の数値の高精度計算が要求さ
れるようになっている。

乗算プロセッサを６４ビット以上にすることを目指す方
法もあるが、常にそれ以上の高桁の演算に対する要求が
現れてくる。また、コンピュータ内でのメモリとプロセ
ッサ間のデータバス幅と端子数にも制限があって、むや
みにビット幅を増やせない。現在は高桁の浮動小数点演
算プロセッサの実現が盛んに求められるが、現在のＬＳ
Ｉ技術を用いても、６４ビット以上の乗算回ＩａｌをＬ
ＳＩチップとして実現することがかなり困難である。

浮動小数点演算でなく、正確に高桁数値の乗算結果を求
めるためにはソフトウェアの助けが必要であり、高桁乗
算処理を分解して部分積を順次に求め、部分的な計算結
果を総合して最終的な計算結果を求めるプログラムが使
われた。しかし、この場合には演算速度が遅くなる問題
がある。処理速度が桁数と共に、桁数の約２乗に比例し
て増加するからである。

〔発明が解決しようとする課題〕

上述した従来の数値のハードウェアによる乗算処理は１
つのＬＳＩチップでの高桁化が困難であり、浮動小数点
演算プロセッサによると切捨て誤差が避けられないので
、高桁演算に必要な高精度を実現できない欠点があった
。一方、ソフトウェアによる乗算処理は逐次処理が含ま
れるために、高速化を実現できない欠点があった。

本発明の目的は、高桁数値の乗算に関するこれらの欠点
を解決することにある。

本発明の他の目的は、入力端子数の制限やデータバス幅
の制限で桁数の制限された乗算回路を多数連結して幾ら
でも高桁の乗算を実行できるようにする回路構成技術を
提供すると共に、指数変換方式の高桁乗算のアルゴリズ
ム及びそれを用いた小型で高速の高桁乗算回路の設計技
術を提供することにある。

〔課題を解決するための手段〕

本発明の高桁乗算方式は、乗算される高桁の乗数及び被乗数を各桁ｎビ。

ト（ｎは２以上の正整数）単位のコード列に変換し、被
乗数のコード列を先に下桁から順次入力してｍ（２以上
の正整数）個のレジスタに保持し、。

次に、乗数のコード列を下桁から順次入力し、その後も
（ｍ＋１）個以上のＯを順次に追加入力し、入力される
都度、各桁乗数と全桁の被乗数との積を一斉に計算し、
入力クロツクに同期して、各桁の積から求まる掛け算結
果を各桁ｎビットのコード列よして下桁から順次ムこ（
ｒｎ＋１）個のＯの追加入力完了時まで出力することを
特徴とする。

また本発明の高桁乗算方式は、乗算される高桁の乗数及び被乗数を各桁ｎピッ）（ｎは
２以上の正整数）単位のコード列に変換し、先に下桁か
ら順次入力される被乗数のコード列をユニット当りｍ個
ずつ下桁から上桁へ連結されるユニットのレジスタに記
憶し、次に、乗数のコード列を全ユニットに下桁から順
次入力し、その後に（ｍ＋１）個以上のＯを乗数として
追加入力し、乗数の各桁の入力される都度、各桁乗数と
全桁の被乗数との積を一斉に計算し、計算結果を各ユニ
ットで各桁ｎビットのコード列として下桁から順次に出
力し、下桁側隣接ユニットに送り出すと共に、上桁側隣
接ユニ・ノドからの出力を順次に受け付けることを特徴
とする。

さらに本発明は、複数ユニットからなる高桁乗算装置で
あって、各ユニットが、各桁ｎビットの被乗数のｍ桁分のレジスタと、各桁ｎビ
ットの乗数のクロック信号に同期した入力を行う入力パ
スと、各桁乗数とレジスタに保持された各桁の被乗数との掛け
算を行うｎビット乗算回路と、ｉ番目（ｉはｍ以下の正
整数）の桁の乗算回路の出力に桁上げレジスタの内容を
加える第１の加算器と、第１の加算器の出力（２ｎビット）を上下ｎビットずつ
に分けて記憶する部分積レジスタと、ｉ番目の部分積レ
ジスタの上位ｎビットを（ｉ＋１）番目の桁の部分積レ
ジスタの下位ｎビットと加算する第２の加算器と、第２の加算器の出力を一時記憶する桁上げレジスタとを
備えたことを特徴とする。

指数変換方式による本発明の高桁乗算方式は、乗算され
る高桁の乗数及び被乗数を各桁ｎビット（ｎは２以上の
正整数）単位のコード列に変換し、各コードを指数コー
ドに変換し、被乗数の指数コード列を先に下桁から順次
入力してｍ（２以上の正整数）個のレジスタに保持し、
次に、乗数の指数コード列と上位桁（ｍ＋１）個の０を
下桁から順次入力し、入力される都度、各桁乗数の指数
コードと全桁の被乗数の指数コードとの和を−斉に計算
し、各桁での和を逆指数変換して積を作り、入力クロッ
クに同期して、積を各桁ｎビ・ノドのコード列として下
桁から順次に出力することを特徴とする。

また本発明は、連結される複数ユニットと、１個の指数
変換回路とからなる高桁乗算装置であって、各ユニットが指数変換後の各桁ｎビットの被乗数の指数
コードを蓄えるｍ桁分のレジスタと、指数変換後の各桁
ｎビットの乗数の指数コードをクロック信号に同期して
与える入力バスと、各桁乗数の指数コードとレジスタに
保持された各桁の被乗数の指数コードとの加算を行う加
算回路と、加算回路に接続される逆指数変換回路と、ｉ番目（ｉは
ｍ以下の正整数）の桁の逆指数変換回路の出力に桁上げ
レジスタの内容を加える第１の加算器と、第１の加算回路の出力（２ｎビット）を上下ｎビットず
つに分けて記憶する部分積レジスタと、ｉ番目の部分積
レジスタの上位ｎビットを（ｉ＋１）番目の桁の部分積
レジスタの下位ｎビットと加算する第２の加算器と、第２の加算器の出力を一時記憶する桁上げレジスタとを
備えたことを特徴とする。

〔実施例〕

第１図は本発明の高桁乗算装置の一実施例の基本回路の
構成図である。内容の詳細な説明に入る前に、第３図を
用いて高桁乗算の基本方式を説明しておく。第３図（ａ
）は高桁の乗算のプロセスの説明図であり、１０進法の
掛け算を行うときと同し手順で乗算を進める。第３図（
ハ）は本発明の高桁乗算装置での乗算処理の手順を示し
ている。

いずれにおいても、乗算される高桁の被乗数３１０及び
乗数３２０を各桁ｎビット（ｎは２以上の正整数）単位
のコード列に変換する。そして、被乗数３１０のコード
列を先に下桁から順次にｍ桁梁算装置３００　（第１図
の回路）に入力して、その中のｍ（２以上の正整数）個
のｎビットレジスタに１コードずつ保持する。次に、乗
数３２０のコード列を、このｍ桁梁算装置３００へ順次
入力する。

乗数コードの入力の都度、乗算装置３００において、乗
数コードがｍ個の被乗数コードと一斉に掛け算され、そ
の結果の部分積３３０がｍ桁分並列に出力される。それ
らをその桁の出力コードと桁送りコードに分割し、次の
乗数コード入力時のｍ個の部分積に足し合わせる。つま
り、先に求まった桁送りコードを次の部分積の出力コー
ドに加算すると、下桁から部分積の出力コード３４０を
順次に取り出せる。この時に、乗数コード列（６桁とす
る）の入力の後、（ｍ＋１）個以上のＯを順次に追加入
力し、計算結果の吐き出しを行う必要がある。結果とし
て、出力コード列３４０は（ｄ＋ｍ＋１）桁に及ぶ。

各桁ｎビット単位のコード列に変換された被乗数が１つ
のＬＳＩチップに記憶できないほどに高桁である場合を
考えると、チップを連結して使えることが重要となる。

そこで、先に順次入力される被乗数のコード列がｍ個ず
つに個のユニット３００に蓄えられる。そして、ｋ個の
ユニットが第４図に示すように連結される。

被乗数が先に複数ユニットの下桁側から順次に記憶され
、次に、乗数のコード列が全ユニットに入力され、その
後に（ｋｍ＋１）個の０が追加入力される。そして、乗
数の各桁の入力される都度、各桁乗数コードと全桁の被
乗数コードとの部分積が一斉に計算され、出力コードが
下桁側から順次に出力される。

連結されたに個のユニットでの高桁数値の乗算処理はユ
ニット毎で並列に実行され、各ユニットの計算結果が各
桁ｎビットのコード列として下桁から順次に出力される
。そして、各ユニットは計算結果のコード列を下桁側隣
接ユニットに送り出すと共に、上桁側隣接ユニットから
計算結果のコード列を順次に受け付ける。

第１図の実施例の回路は、このように複数ユニットを使
った高桁乗算に際して、各ユニットの中で使われるｍ桁
梁算回路の一例であって、高桁演算の一部を分担するだ
けであるが、連結によって幾らでも高桁の乗算を実行す
る繰り返し構造の回路構成になっている。

この実施例の具体的な回路構成は次のようになる。すな
わち、各桁ｎビットの被乗数のｍ桁分のレジスタ１１０
と、各桁ｎビットの乗数のクロック信号に同期した入力
を行う入力バス１２０と、各桁乗数とレジスタ１１０に
保持された各桁の被乗数との掛け算を行うｎビット乗算
回路１３０と、ｉ番目（ｉはｍ以下の正整数）の桁の乗
算回路１３０の出力に桁送りレジスタの内容を加える第
１の加算器１５０と、その出力（２ｎビット）を上下ｎ
ビットずつに分けて記憶する部分積レジスタ１６０と、
ｉ番目の部分積レジスタ１６０の上位ｎビットと（ｉ＋
１）番目の桁の部分積レジスタ１６０の下位ｎビットを
加算する第２の加算器１７０と、その出力を一時記憶す
る桁送りレジスタ１４０と、被乗数コードのレジスタ１
１０への選択的（下桁側からの順次）設定を制御するデ
コーダ１９２と、クロック信号のカウンタ１９１　とか
ら成る。

高桁乗算の実行は、端子１２５からバス１２０へ乗数コ
ードが入力される都度行われる。各桁乗数コードとレジ
スタ１１０に保持された全桁の被乗数コードとの積がｎ
ビット乗算回路１３０で一斉に計算される。各桁の部分
積演算から求まる掛け算結果は、レジスタ１４０に保持
された桁送りコードと第１の加算器１５０で加算される
。その結果がクロ・ツタ信号ＣＬＫ、より半周期遅れの
クロック信号ＣＬ　Ｋ　ｚによって部分積レジスタ１６
０に保持される。

部分積レジスタは、第１の加算器１５０の２ｎビットの
出力を上位ｎビ・ントと下位ｎビットに分割して記憶す
る。乗算結果は下位ｎビットであってクロック信号ＣＬ
Ｋ２に同期して、部分積レジスタ１６０から端子１８５
を介して（ｄ　＋ｍ＋　１　）桁のコード列として下桁
から順次に出力される。

ここで、乗算のアルゴリズムについて第３図（ａ）を用
いて、もう少し詳しく説明する。今、被乗数３１０を各
桁ｎビットのコードＸ、　、ｉ＝１．２゜・・・１ｍと
する。これらがレジスタ１１０に蓄えられる。また、乗
数３２０の各桁ｎビットのコードをＹｔ、ｔ＝１．２．
・・・、ｄとする。時刻ｔ、＝１の時に１桁目のコード
Ｙ、が与えられるとする。

乗数のｔ番目のコードＹｔが入力されたときに、ｎビッ
ト乗算回路１３０においては、次の部分積Ｙｔ＊Ｘｉ　
　ｉ＝１，２．・・・２ｍが一斉に計算される。これら
の計算結果は第１の加算器１５０で桁送りレジスター４
０の内容Ｃを加えられ、部分積レジスター６０に貯えら
れる。すなわち、第１の加算器１５０の出力に桁送り信
号Ｃ１−１を加えた加算結果３４０はＺｉ　（ｔ）”’Ｙｔ＊Ｘｉ　＋Ｃ３−Ｉ　（ｔ　　１
＋θ）・・・（１）となる。ここに、θは半クロックの時間遅れを示し、（
ｔ−１＋θ）は時刻ｔより半クロック前の時間を示す。

故に、Ｚｉ（ｔ）の下位ｎビットが出力データとなり、
上位ｎピットガ桁送り信号Ｃｉ　−１となる。

そこで、（１）式で求めた計算結果ｚ、（ｔ）を部分積
レジスター６０において上位ｎビットのコードｂ、（ｔ
）と下位ｎビットのコードａ６（ｔ）とに分割する。す
なわち、部分積レジスター６０の出力はＺ＝　（ｔ）＝ａ、（ｔ）＊２’＋ｂ、（ｔ）　　　　
（２）で表される。そこで、ｂ；（ｔ）は下桁の部分積
に加算するように出力し、一方、ａ、（ｔ）は上位桁の
部分積に加算されるようにする。すなわち、桁送りレジ
スタの記憶内容をＣ１（ｔ−１）とすると、それは第２
の加算器１７０がら、次式に従った計算によって求まる
。すなわち、Ｃ３（ｔ−１＋θ）＝ａ、（ｔ−１）十す、。、（ｔ、−１）　　（３）となる。この計算が第２の加算器１７０で実行される。

計算結果の桁送りコードは、クロック信号ＣＬＫ、に同
期してレジスタ１４０に設定される。このクロック信号
は次の乗数コードを呼び出し、乗算回路１３０での部分
積演算を開始させるために使われるが、このＣＬＫ、を
使えば部分積の演算が終わる前に必ず桁送りコードが用
意されることになる。このような計算は２段パイプライ
ン処理の代表であり、端子１９０と端子１９５がら交互
に入力されるクロック信号ＣＬＫ、とＣＬＫ２を使って
容易に実行される。

富裕乗算処理の各桁でのパイプライン処理を第２図を用
いて説明する。当然ながら、被乗数のコード列は予めレ
ジスタ１１０の下桁側から上桁側へと順次に設定された
後とする。乗数コード列は端子１２５から入力クロック
信号ＣＬＫ、の立ち下がり時に取り込まれ、入力バス１
２０を介して、乗算回路１３０に送られる。

乗数コードがｎビット乗算回路１３０に入力されると、
数１０ｎｓｅｃの演算遅延時間後に部分積Ｘ、＊Ｙ１の
乗算結果が出力される。それが第１の加算器１５０に送
られる。そこで、桁送りレジスタ１４０の内容と加算さ
れる。数ｎ５ｅｃの遅延の後、第１の加算器１５０から
加算結果が出力される。それがクロック信号ＣＬＫＺの
立ち下がり時刻にて、部分積レジスタ１６０に設定され
る。

従って、レジスタ１６０の出力を用いる第２の加算器１
７０は、このクロック信号ＣＬ　Ｋ　ｚより第２の加算
器１７０の遅延時間（数ｎ５ｅｃ）分だけ遅れて加算結
果を出力する。これがクロック信号ＣＬＫ。

の立ち下がり時に、桁送りレジスタ１４０に設定される
。このレジスタ１４０の出力は、第１の加算器１５０で
使われる前に変化を終えている。

このように、レジスタ１４０と１６０への加算結果の設
定が交互に行われることによって、１０ｎｓｅｃ以下の
クロック周期での乗算処理速度が達成可能になる。すな
わち、（１）式と（３）式の計算がｍ桁分の乗算・加算
回路で一斉に、半周期差で交互に実行される。

第１図でのこのようなパイプライン処理のための回路構
成は全くの繰り返し構造であり、ＬＳＩ化に向いている
。ｎが４であると、４ビット掛け算器が約３５０ゲート
、加算器が約６０ゲートで、４ビットレジスタが１６ゲ
ートとなる。故に桁当りの回路規模は８０　＋　１２０
　＋　３５０　＝　５５０ゲートとなる。

ＬＳＩチップ当りのゲート収容能力が４万程度であると
すると、１チツプでの乗算処理桁数は６４以上に及ぶ。

これは２５６ビット乗算に相当する。本発明は、このよ
うなＬＳＩチップを連結してさらに高桁乗算の処理に使
える。

第４図は複数乗算二二ノ）（ＬＳＩチップ）を使って高
桁乗算を行う場合のユニット間接続方法の説明図である
。１ユニット当り６４桁しか受け付けないとしても、ユ
ニットを８個連結すると（ユニット４０１．４０２．・
・・、　４０８）、５１２桁の乗算が期待される。その
ためには、まず、被乗数コード４４０を６４桁ずつに分
けて、下桁ユニット４０１から上桁ユニット４０２を経
てさらに上桁ユニット４０８に向かって順次に格納する
。このためには、各ユニット４０１〜４０８を被乗数の
ロードモードにし、クロック信号発生器４３０を使っ、
てクロック信号ＣＬＫ。

を下桁ユニットから上桁ユニットに向かって順に選択的
に６４個ずつ印加する。

次に、ユニット間で、上桁ユニットの最下位桁の部分積
レジスタ１６０の下位ｎビ・ノドの出力端子１８５を、
下桁ユニットの最上位桁の部分積レジスタ１６０の上位
ｎビットの入力端子１８０に接続する。

従って、最下桁ユニット４０１の最下位桁部分積の下位
ｎビットの出力端子１８５が総合的な乗算結果の取り出
し端子４２０につながる。なお、最下桁ユニット４０８
の最上位桁部分積レジスタ１６０の上位ｎビットにはそ
れより上位桁からの桁送り信号が無いので、ユニット４
０８の端子１８０にはＯの値を与えておけばよい。

この後、全ユニットのデータ入力端子１２５に乗数４５
０を下桁から順次にユニットへ供給する。クロック信号
発生器４３０からは、全ユニットへクロック信号ＣＬＫ
、とＣＬＫ２が一斉に供給される。

それにともなって、全ユニットの全桁で、入力バス１２
０上の乗数コードとレジスタ１１０に保持された被乗数
コードとの積（部分積）が−斉に計算される。

各ユニットでの部分積の計算結果は、上桁ユニット４０
８の部分積レジスタ１６０からユニット４０７゜４０６
、　　・・・、４０２の部分積レジスタ１６０を経て下
桁ユニット４０１の部分積レジスタ１６０へと桁送り加
算処理を得ながら順次に転送され、部分的な演算結果が
次々に総合され、総合的な富裕乗算結果４６０が下桁か
ら順次に端子４２０を通して出力される。

このような複数乗算ユニットのシリアル結合で、ユニッ
ト当り６４桁の２進コードの乗算が、８ユニットの連結
で、５１２桁の乗算を行える。ただし、桁数が増えるに
つれて計算時間が長くなる。各桁での計算時間が１０ｎ
ｓｅｃであるとしても、６４桁の乗算結果を出力する時
間が、０．６４μｓｅｃになる。８チツプを連結した場
合は、５１２桁の乗算時間が５．１２μｓｅｃになる。

かなり長いが、ソフトウェアで処理するよりははるかに
短い。

第５図は指数変換を用いた高桁乗算装置の実施例の構成
図である。この図の詳細な説明に入る前に、指数変換方
式による乗算方式を説明しておく。

指数変換方式の乗算は計算尺の計算法に似ている。

ＡとＢの積Ｃを計算する前に、Ａ　ｍｏｄ　（Ｐ）　＝ｒ”　　　　　　　　　　　（
４）Ｂ　ｍｏｄ　（ｐ）−ｒｂ（５）とする。この計算で、予め、Ａ、Ｂをａ、ｂに変換する
テーブルを作っておく。また、同時に逆変換テーブルも
作っておく。この時、ＡｘＢ　ｍｏｄ　（ｐ　）　＝　ｒ”’　　　　　　　
　（６）であるから、ａ＋ｂの加算結果から逆変換テー
ブルでＡＸＢの積を求めることができる。ここに、逆変
換テーブルは、ｐ−＝２５７．　　ｒ＝１０とする場合
に作り易くなる。

そこで、第３図の各桁の部分積を作るための被乗数のｎ
ビットコードと乗数のｎビットコードを指数変換テーブ
ルで、それぞれｎビットの指数コードに変換して入力す
ると、乗算回路を使わないで加算器だけで高桁乗算を実
行できる。もちろん、指数変換と逆変換のために変換テ
ーブルメモリは使う必要がある。

第５図に戻って、この高桁乗算装置の説明を行う。第１
図との違いは、入力バス１２０の前段に指数変換テーブ
ルメモリ５０５が付加されていることと、ｎビット被乗
数レジスタ１１０の代わりに被乗数の指数コードレジス
タ５１０が使われていることと、乗算回路１３００代わ
りに加算回路５３０が使われていることと、その後に、
逆指数変換テーブルメモリ５２０が挿入されていること
である。

指数変換を行えば、乗算回路の代わりに加算回路を使え
るために、乗算回路での遅延時間は短縮されるが、逆指
数変換テーブルメモリ５２０が高速でないとトータルの
演算時間が短縮されない。そこで、変換テーブルメモリ
としてはゲートアレイの固定メモリマトリクスを使うも
のとする。乗算回路に較べ、加算回路を加えても十分に
小さいので、ハードウェアサイズが第１図の場合より減
少すると期待される。

指数変換は変換テーブルメモリのサイズを考えるとｎ＝
４の当りが適当である。４ビットの場合は、１６個のコ
ード変換でよいから、変換テーブルは１６Ｘ　４　＝６
４ビットのメモリで実現される。固定であるから１２８
ゲート以下で実現できる。逆変換テーブルも同じく小さ
く実現できる。

第１図と第５図の高桁乗算装置のハードウェア量の比較
を行う。第１図の実施例で４ビットの乗算回路が約３５
０ゲート、加算器が約６０ゲートであったことと較べる
と、第５図の実施例は６０ゲートの加算器と１２８ゲー
トの逆変換テーブルを使うので、４１０ゲートが１８８
ゲートに減ることになる。乗数や被乗数のための指数変
換テーブルメモリの方は１つあればよいので、４万ゲー
トの乗算ユニットの中では無視できる。故に、桁当りの
回路規模が、５５０ゲートから２２２ゲート減って３２
８ゲートになる。同じゲート数を使用すると仮定すると
、第１図でのＬＳＩチップ当り６４桁が１０８桁に増え
る。

これは約１．７倍の集積度向上に対応する。

次に、処理時間の比較を行う。指数変換チーフルでの変
換時間は固定メモリを使う場合、２　ｎ５ｅｃ以下が可
能である。４ビットの加算も２　ｎ５ｅｃ程度である。

変換が２度あることと、順次加算が２度あるために、８
　ｎ５ｅｃは計算にかかる。部分積レジスタでのセット
時間を考えると、やはり、１０ｎｓｅｃ以下にはならな
い。この値は第１図の場合とあまり変わらないが、もし
第１図の乗算回路が６４桁の４ビットコード乗算にＢｏ
ｏｔｈ法を使うのであれば、第１図の桁当りの計算合計
時間が１５ｎｓｅｃ近（になるので、第５図の方が高速
であると言える。

指数変換方式の高桁乗算が、指数変換を使わない場合に
較べて、ハードウェアサイズや処理速度の点で幾分改善
されると説明したが、詳細な回路設計と改良の工夫をし
た結果でないと、いずれがよいとは断定できない。しか
し、ゲートアレイの規模が大きくなる超ＬＳＩの時代で
は、ＬＳＩチップで１２８桁以上の乗算も十分に可能で
あることが示された。

〔発明の効果〕

以上に述べたように、本発明によれば、浮動小数点演算
を使わずに高桁数値の乗算を、１６ビットとか３２ビッ
トに及ぶ乗算プロセッサとソフトウェアを使って逐次に
処理するときの桁数が増えるにつれて計算時間が桁数の
平方に比例して増える問題が容易に解決されることがわ
かる。

乗算プロセッサのビット幅を３２ビット以上にすること
は、端子数やバス幅の制限と回路規模の制限でハードウ
ェア設計が困難になっていたが、本発明を使うと、次の
ようないくつかのメリットが期待される。

第１のメリットは、乗数の桁数がいくら増えても、シリ
アルに入力される期間にわたって計算結果が下桁から順
次に出力されるだけで、実行時間が長くなるが、ＬＳＩ
化可能なハードウェアへ入力するだけで高桁乗算を実行
できることである。

第２のメリットは、４ビットとか８ビットの部分積演算
回路の繰り返し構造の回路構成であるために、部分積回
路を１００個程度にしても小型に実現でき、ＬＳＩ化も
容易となることである。

第３のメリットは、被乗数の桁を増やす際に乗算ユニッ
トをシリアルに連結するだけで達成されることである。

第４のメリットは、回路構成が単純であるために、桁当
りの乗算が１００ＭＨｚのクロックで処理されることで
ある。

ここで、５１２桁の乗算時間を、第４図の説明の時に、
５．１２μｓｅｃと見積もったが、これは乗数を蓄える
メモリが１０ｎｓｅｃのサイクルタイムで乗数コード（
４ビット単位）を供給してもらえると仮定した。３２ビ
ット乗算プロセッサで、５１２ビットの乗算を乗数と被
乗数を３２ビットずつ１６回に分けて供給すると、約２
５６回の部分積計算が必要になる。

途中計算結果を部分積の計算の都度メモリに蓄え、読み
出す動作が必要で、各部分積の計算時間を１０ｎｓｅｃ
の３倍に見積もる必要がある。故に、２５６　Ｘ　３０
ｎｓｅｃ　＝　７．６μｓｅｃ時間が部分積演算で使わ
れる。さらに１６回の加算を約５１２回繰り返すことも
必要になる。３２ビット加算を５　ｎ５ｅｃとすると、
８０　Ｘ　５１２ｎｓｅｃ　＝　４０　ｕ　ｓｅｃが加
わる。合計で４７．６　μｓｅｃとなる。これを較べる
と、本発明による８ユニツト連結の高桁乗算装置での計
算時間５．１２μｓｅｃはかなりよい。このことからも
、本発明によれば高桁乗算について約１桁の高速化をも
たらすことが可能と予想される。

【図面の簡単な説明】

第１図は本発明の高桁乗算装置の一実施例の回路構成の
説明図、第２図は第１図の回路での各部の動作波形図、第３図は
富裕乗算方式の説明図、第４図は高桁乗算ユニットの連結方法の説明図、第５図
は指数変換方式による高桁乗算装置の一実施例を示す図
である。１１０　　・・・・・ｎビット被乗数レジスタ１２０　
　・・・・・入力バス３００゜３１０　・３２０　・３３０　　・３４０　・４１０　・４２０　・４３０　・・・・・データ入力端子・・・・ｎビット乗算回路・・・・桁送りレジスタ・・・・第１の加算器・・・・部分積レジスタ・・・・第２の加算器・・・・部分積入力端子・・・・部分積出力端子・・・・クロック信号ＣＬＫ。端子・クロック信号ＣＬＫ２端子４０１〜４０８　　・・・乗算ユニット・・・・被乗数・・・・乗数・・・・部分積・・・・部分積の和・・・・入力端子・・・・出力端子・・・・クロック信号発生器の入力の入力富裕被乗数富裕乗数乗算結果指数変換テーブルメモリ被乗数の指数コードレジスタ逆指数変換テーブルメモリ指数部の加算器

Claims

【特許請求の範囲】

（１）乗算される高桁の乗数及び被乗数を各桁ｎビット
（ｎは２以上の正整数）単位のコード列に変換し、被乗
数のコード列を先に下桁から順次入力してｍ（２以上の
正整数）個のレジスタに保持し、次に、乗数のコード列
を下桁から順次入力し、その後も（ｍ＋１）個以上の０
を順次に追加入力し、入力される都度、各桁乗数と全桁
の被乗数との積を一斉に計算し、入力クロックに同期し
て、各桁の積から求まる掛け算結果を各桁ｎビットのコ
ード列として下桁から順次に（ｍ＋１）個の０の追加入
力完了時まで出力することを特徴とする高桁乗算方式。
（２）乗算される高桁の乗数及び被乗数を各桁ｎビット
（ｎは２以上の正整数）単位のコード列に変換し、先に
下桁から順次入力される被乗数のコード列をユニット当
りｍ個ずつ下桁から上桁へ連結されるユニットのレジス
タに記憶し、次に、乗数のコード列を全ユニットに下桁
から順次入力し、その後に（ｍ＋１）個以上の０を乗数
として追加入力し、乗数の各桁の入力される都度、各桁
乗数と全桁の被乗数との積を一斉に計算し、計算結果を
各ユニットで各桁ｎビットのコード列として下桁から順
次に出力し、下桁側隣接ユニットに送り出すと共に、上
桁側隣接ユニットからの出力を順次に受け付けることを
特徴とする高桁乗算方式。
（３）複数ユニットからなる高桁乗算装置であって、各ユニットが、各桁ｎビットの被乗数のｍ桁分のレジスタと、各桁ｎビ
ットの乗数のクロック信号に同期した入力を行う入力バ
スと、各桁乗数とレジスタに保持された各桁の被乗数との掛け
算を行うｎビット乗算回路と、ｉ番目（ｉはｍ以下の正整数）の桁の乗算回路の出力に
桁上げレジスタの内容を加える第１の加算器と、第１の加算器の出力（２ｎビット）を上下ｎビットずつ
に分けて記憶する部分積レジスタと、ｉ番目の部分積レ
ジスタの上位ｎビットを（ｉ＋１）番目の桁の部分積レ
ジスタの下位ｎビットと加算する第２の加算器と、第２の加算器の出力を一時記憶する桁上げレジスタとを
備えたことを特徴とする高桁乗算装置。
（４）乗算される高桁の乗数及び被乗数を各桁ｎビット
（ｎは２以上の正整数）単位のコード列に変換し、各コ
ードを指数コードに変換し、被乗数の指数コード列を先
に下桁から順次入力してｍ（２以上の正整数）個のレジ
スタに保持し、次に、乗数の指数コード列と上位桁（ｍ
＋１）個の０を下桁から順次入力し、入力される都度、
各桁乗数の指数コードと全桁の被乗数の指数コードとの
和を一斉に計算し、各桁での和を逆指数変換して積を作
り、入力クロックに同期して、積を各桁ｎビットのコー
ド列として下桁から順次に出力することを特徴とする高
桁乗算方式。
（５）連結される複数ユニットと、１個の指数変換回路
とからなる高桁乗算装置であって、各ユニットが指数変換後の各桁ｎビットの被乗数の指数
コードを蓄えるｍ桁分のレジスタと、指数変換後の各桁
ｎビットの乗数の指数コードをクロック信号に同期して
与える入力バスと、各桁乗数の指数コードとレジスタに
保持された各桁の被乗数の指数コードとの加算を行う加
算回路と、加算回路に接続される逆指数変換回路と、ｉ番目（ｉはｍ以下の正整数）の桁の逆指数変換回路の
出力に桁上げレジスタの内容を加える第１の加算器と、第１の加算回路の出力（２ｎビット）を上下ｎビットず
つに分けて記憶する部分積レジスタと、ｉ番目の部分積
レジスタの上位ｎビットを（ｉ＋１）番目の桁の部分積
レジスタの下位ｎビットと加算する第２の加算器と、第２の加算器の出力を一時記憶する桁上げレジスタとを
備えたことを特徴とする高桁乗算装置。
（６）逆指数変換回路が記憶マトリクスであることを特
徴とする請求項５に記載の高桁乗算装置。
（７）乗数の各桁ｎビットコードの入力クロック周期内
の前半で、全桁で一斉に、第１加算器の出力を部分積レ
ジスタへ設定し、後半で、第２加算器の出力を桁上げレ
ジスタへ設定することを特徴とする請求項３または５に
記載の高桁乗算装置。
（８）連結するユニット間において、上桁側ユニットの
最下位部分積レジスタの下位ｎビットの出力端子が、下
位桁側ユニットの最上位部分積レジスタの上位ｎビット
の入力端子に接続されることを特徴とする請求項３また
は５に記載の高桁乗算装置。
（９）ｎを４とすることを特徴とする請求項３または５
に記載の高桁乗算装置。