JPS5943475A - 可変長高速乗算能力を有する連想プロセツサ - Google Patents
可変長高速乗算能力を有する連想プロセツサInfo
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- JPS5943475A JPS5943475A JP58139326A JP13932683A JPS5943475A JP S5943475 A JPS5943475 A JP S5943475A JP 58139326 A JP58139326 A JP 58139326A JP 13932683 A JP13932683 A JP 13932683A JP S5943475 A JPS5943475 A JP S5943475A
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- Japan
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- associative
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- cells
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- G06F7/523—Multiplying only
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3812—Devices capable of handling different types of numbers
- G06F2207/3816—Accepting numbers of variable word length
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
- G06F2207/4802—Special implementations
- G06F2207/4804—Associative memory or processor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この′I汽明(I:5一般的に連想処理(a s 5−
)eta tiveprocessing )に関する
ものであり、特にマスク制i’+lll ’−Fで可変
数艮を有する高速乗算を行う連想処理アレイに閏−する
ものである。この発明の連想処理アレイはLSIC大規
模集績回路)或はVr、SI (1jj(〕(LQ、
4’A ’!L kA 1ljl 路) J[テ使用ス
ル、1!: If?に有利で4)す、それにおいてIj
4回路量およびピア1メ7統の数ケ減少させることがこ
の発明ウコーニークな回路によ、−)て達成される。
)eta tiveprocessing )に関する
ものであり、特にマスク制i’+lll ’−Fで可変
数艮を有する高速乗算を行う連想処理アレイに閏−する
ものである。この発明の連想処理アレイはLSIC大規
模集績回路)或はVr、SI (1jj(〕(LQ、
4’A ’!L kA 1ljl 路) J[テ使用ス
ル、1!: If?に有利で4)す、それにおいてIj
4回路量およびピア1メ7統の数ケ減少させることがこ
の発明ウコーニークな回路によ、−)て達成される。
マスクIi!l ’O’l川・−(范可変数長?+44
.力を有する前述の高速乗算を行う連想)0ロセ、7す
tま連想処理コンビ、−メ中で・1j用であるだけでな
く、高他計L−71屯力を心安と−するシステムに1?
いてイ、一般にイj用−τ二ある。−ピのようなシステ
ム(、い+IJえはエンジニアワ=−ヅステイゾヨン、
デー2−ペースマネーノメノ1シスウ゛)・、位相数学
的1i1jF析、グラフィックj゛イスプレイ、音声語
1載、f量成開[]、工′J−および航跡解析および追
跡、テキスト編集システムおよびデノタルろ波k @
fJ−通信等である。
.力を有する前述の高速乗算を行う連想)0ロセ、7す
tま連想処理コンビ、−メ中で・1j用であるだけでな
く、高他計L−71屯力を心安と−するシステムに1?
いてイ、一般にイj用−τ二ある。−ピのようなシステ
ム(、い+IJえはエンジニアワ=−ヅステイゾヨン、
デー2−ペースマネーノメノ1シスウ゛)・、位相数学
的1i1jF析、グラフィックj゛イスプレイ、音声語
1載、f量成開[]、工′J−および航跡解析および追
跡、テキスト編集システムおよびデノタルろ波k @
fJ−通信等である。
連想プロセッサは各単一セルがその近傍のセルにのみア
クセスする単一7gスノロセッサのアレイと考えること
ができる。連想ゾロセラ“すd:互に並列のデータ流に
よりアクセスされることがで久、そのメモリは内容によ
ってアドレス可能であり、プ゛−タ(1(造はタグに基
いている。
クセスする単一7gスノロセッサのアレイと考えること
ができる。連想ゾロセラ“すd:互に並列のデータ流に
よりアクセスされることがで久、そのメモリは内容によ
ってアドレス可能であり、プ゛−タ(1(造はタグに基
いている。
通常のプロセッサは1時に1r−グアイデノ・で順次動
作するが、連想lロセ、、ザ((1:同時に多数のデー
タ対象で動作する。これが利用されるために、データ対
象(fよ個々の指令の何九に対1゜でも同じ形式のもの
でなければならず、そJ1故これらのデータ対象で同時
に動作するグこめ(・に同じjl(次指令流を供給する
ことil二i;(味のあることである。このクラスのプ
11セシサ6よ単−指令多4【データ(Single
In5truction Multlple Data
以下SIi■Dという)グロセッリ”として知られてい
る。
作するが、連想lロセ、、ザ((1:同時に多数のデー
タ対象で動作する。これが利用されるために、データ対
象(fよ個々の指令の何九に対1゜でも同じ形式のもの
でなければならず、そJ1故これらのデータ対象で同時
に動作するグこめ(・に同じjl(次指令流を供給する
ことil二i;(味のあることである。このクラスのプ
11セシサ6よ単−指令多4【データ(Single
In5truction Multlple Data
以下SIi■Dという)グロセッリ”として知られてい
る。
連想グローヒッサはLSI中に11ト侍された屯−ビッ
トコンビーータの方形アレイから構成するごとがでへ、
1(川えばそれぞれ2)(乃至64にビットのメモリk
4イすることができる。こ註らのセルコンヒーー−り
Cよそ)しぞれ七れ自身のデータで動作する同じ同時の
指令に虻ってイ]’ jiltする。セルは七の開力全
部においで近陶のセルおよび外部i′−タ人力および出
力レジスタと4Li互1亀はすることができる。
トコンビーータの方形アレイから構成するごとがでへ、
1(川えばそれぞれ2)(乃至64にビットのメモリk
4イすることができる。こ註らのセルコンヒーー−り
Cよそ)しぞれ七れ自身のデータで動作する同じ同時の
指令に虻ってイ]’ jiltする。セルは七の開力全
部においで近陶のセルおよび外部i′−タ人力および出
力レジスタと4Li互1亀はすることができる。
0(L想70ロ七ツザアレイの行中のセルは印、帆に′
畝められたVもさくアし′イの11@の市+1 i(腿
肉)の1上7依の故のフィールド中にダイナミックに(
1つの指令から次の指令に)形成されることができ之)
。
畝められたVもさくアし′イの11@の市+1 i(腿
肉)の1上7依の故のフィールド中にダイナミックに(
1つの指令から次の指令に)形成されることができ之)
。
各フィールド(<lその時与えられたワード長の計算お
まひ論341操作をすることのできる別々のコンビ、−
夕であるかのように独立に動作できる。
まひ論341操作をすることのできる別々のコンビ、−
夕であるかのように独立に動作できる。
こJしらのフィールドは全て同時に同じ指令に従って行
がむし、或はプログラム11I11fIIII下に選択
的に1K ii口Cdisnble )にされることが
できる。
がむし、或はプログラム11I11fIIII下に選択
的に1K ii口Cdisnble )にされることが
できる。
((の効果(Lよエネーブルにされた時に異なるデータ
アイテムで同時に同じ計算或は論理操作全行う任意の定
められたワー ド長の1組のコンピータの効果である。
アイテムで同時に同じ計算或は論理操作全行う任意の定
められたワー ド長の1組のコンピータの効果である。
このコンピュータの組ハマトリックス計算、代数、ベク
トル計算、イメーゾ(pixal )処理、およびザー
チおよびノξ゛ターン認識問題訃よび斤声認識に必要な
問題に適用されることができる。上杆らは任意所望の正
確度で固定小数点および浮動小数点Ml’算の両者を行
うことができる。このプロセッサの組のスループ0ソト
はアレイの大きさ、フィールドの長さおよび数および特
定の動作のためにエネーブルにされるプレイの割合に依
存う′る。例えば10 Mf(zのクロックを同時に使
用する8ビツト故2048で動作する128X128セ
ルアレイは毎秒40億のオーダで加算或は論理操作およ
び毎秒10億のオーダの乗算を行うことが概算される。
トル計算、イメーゾ(pixal )処理、およびザー
チおよびノξ゛ターン認識問題訃よび斤声認識に必要な
問題に適用されることができる。上杆らは任意所望の正
確度で固定小数点および浮動小数点Ml’算の両者を行
うことができる。このプロセッサの組のスループ0ソト
はアレイの大きさ、フィールドの長さおよび数および特
定の動作のためにエネーブルにされるプレイの割合に依
存う′る。例えば10 Mf(zのクロックを同時に使
用する8ビツト故2048で動作する128X128セ
ルアレイは毎秒40億のオーダで加算或は論理操作およ
び毎秒10億のオーダの乗算を行うことが概算される。
時には内容アドレス可能なメモリ(ContentAd
dressable Memory )と呼ばれる連想
メモリは一般によく知られており、連想プロセッサにお
いて機能するように構成されてお〜す、それにおいて計
算操作は同時にメモリ中に蓄積された1以上のデジタル
ワードで行われてもよい。そのような連想プロセッサは
米国特許第4,068,305号明A’、ltl −1
4i’ VC記載芒れている。米国特許第4.296,
475号明細臀により示されているようなそのような内
容アドレス可能表メモリ0;1′ワード組織婆れ、メモ
IJ f使用するために必要な接続ビ゛ンの故ヲ減少さ
せることに努力が佛われている。4if Oワードの成
るビットとi’+ffに割当てたフング(例えば状態フ
リツノ・フロップからの)どの間の、+i(想は、デー
タノロセッサが1以上の連想ビットを無視するように指
令ワード中のマスクビット合一りえることによって条件
的に指骨を実行するものであることがり:oられている
。このことは米国時W’)第4,010,452号明、
:聞屑:に記ii&されている。米国特許第4,044
,338号明細−・屏にQよ分離された連想領域を有す
る連想メモリが記載σノロている。各回路素子が連想ア
1゛レスに4fするブ゛−タ・ぐスへの回路素子の選択
的結合は米国特許第4,188,670号明六聞4に6
己載されている。
dressable Memory )と呼ばれる連想
メモリは一般によく知られており、連想プロセッサにお
いて機能するように構成されてお〜す、それにおいて計
算操作は同時にメモリ中に蓄積された1以上のデジタル
ワードで行われてもよい。そのような連想プロセッサは
米国特許第4,068,305号明A’、ltl −1
4i’ VC記載芒れている。米国特許第4.296,
475号明細臀により示されているようなそのような内
容アドレス可能表メモリ0;1′ワード組織婆れ、メモ
IJ f使用するために必要な接続ビ゛ンの故ヲ減少さ
せることに努力が佛われている。4if Oワードの成
るビットとi’+ffに割当てたフング(例えば状態フ
リツノ・フロップからの)どの間の、+i(想は、デー
タノロセッサが1以上の連想ビットを無視するように指
令ワード中のマスクビット合一りえることによって条件
的に指骨を実行するものであることがり:oられている
。このことは米国時W’)第4,010,452号明、
:聞屑:に記ii&されている。米国特許第4,044
,338号明細−・屏にQよ分離された連想領域を有す
る連想メモリが記載σノロている。各回路素子が連想ア
1゛レスに4fするブ゛−タ・ぐスへの回路素子の選択
的結合は米国特許第4,188,670号明六聞4に6
己載されている。
米IJI特許第4,159,538号明卸111)にi
;jLsI連想メモリが示されて、ひり、それにおいて
は多数のビン接続は入力データ、出力データおよびマス
ク1M轍により成る・Pウケージピンを共用することに
よって減少されている。1α列にアクセスさ扛る連想メ
モリは米国特許44,153,943号明細−IFに記
載されている。
;jLsI連想メモリが示されて、ひり、それにおいて
は多数のビン接続は入力データ、出力データおよびマス
ク1M轍により成る・Pウケージピンを共用することに
よって減少されている。1α列にアクセスさ扛る連想メ
モリは米国特許44,153,943号明細−IFに記
載されている。
〔発明の1既決〕
この発明け、連想ノロセスセルのアレイがマスク1li
l] ii叩下に2.亀の2の補蚊のような姿文の1f
丁変Iを高速乗算を:行うように構成された1卓想ノロ
セツサに関するものである。
l] ii叩下に2.亀の2の補蚊のような姿文の1f
丁変Iを高速乗算を:行うように構成された1卓想ノロ
セツサに関するものである。
この発明の連想ノ0ロセノサは、それぞれ和ビットおよ
びキャリビット金同時に蓄積するように構成されている
セルからなる1!μ想セルの行および列に配列されたア
レイを具備し。
びキャリビット金同時に蓄積するように構成されている
セルからなる1!μ想セルの行および列に配列されたア
レイを具備し。
各セルは、
1以上の特定のセルが乗数或は彼采孜ビットの何れか或
はその組合tで有していることを1・か定するだめのマ
スギング手役と、 彼’+、’k %父ビ、トをイ檀する手1定と、;、1
ν共叔ビツトと来故ビ、、トの液算j・行う手段と。
はその組合tで有していることを1・か定するだめのマ
スギング手役と、 彼’+、’k %父ビ、トをイ檀する手1定と、;、1
ν共叔ビツトと来故ビ、、トの液算j・行う手段と。
目i1 !!+2−15ルがコf?:窒■与果の2ビツ
トを蓄積するように’q2 t)動作中前記セルをエネ
ーブルにする手段と、 前のヅフト時間からの計7)暖端作の結果にマスクさり
、た1波指奴ピッl−金9目算す見をま71・2算して
11′五の・)セ貼情果全出力するために・iい攻ビッ
ト孕頃次・そイシする計算論ノ111ユニット手段と、
・Jε−1′?、が任意の−?ゾット長の彼七紋と固定
または可変を是の乗数とに対して瞬接セル中で同時に生
成テサ゛ハ、る如く現在の来q結果全その現(Eの梢l
(!:がfグら〕Lるのと同じシフI−1:&間に!j
1接する連山セルに吉なする手段とを具1俯している薇
に・特徴がある。
トを蓄積するように’q2 t)動作中前記セルをエネ
ーブルにする手段と、 前のヅフト時間からの計7)暖端作の結果にマスクさり
、た1波指奴ピッl−金9目算す見をま71・2算して
11′五の・)セ貼情果全出力するために・iい攻ビッ
ト孕頃次・そイシする計算論ノ111ユニット手段と、
・Jε−1′?、が任意の−?ゾット長の彼七紋と固定
または可変を是の乗数とに対して瞬接セル中で同時に生
成テサ゛ハ、る如く現在の来q結果全その現(Eの梢l
(!:がfグら〕Lるのと同じシフI−1:&間に!j
1接する連山セルに吉なする手段とを具1俯している薇
に・特徴がある。
この清明はは下の実tm例に示すように仰号の付された
父算に適した形態にすることができ、それに分いては全
てのセルの沈埋シーケンスはセルかアレイの行の端部に
あっても中央にあっても、また行われることが要求8オ
しる計多マシーケンスに閏1系なく互に両立性である。
父算に適した形態にすることができ、それに分いては全
てのセルの沈埋シーケンスはセルかアレイの行の端部に
あっても中央にあっても、また行われることが要求8オ
しる計多マシーケンスに閏1系なく互に両立性である。
連想セルの構造の1実施態様においては、分離したギV
りと同時或は交互にエネーブルにされ1寸勢心れるイi
lリセーブノ<?ス(borrow 5ave pas
s ) f@する改良された計算論理ユニットが含1れ
ている。
りと同時或は交互にエネーブルにされ1寸勢心れるイi
lリセーブノ<?ス(borrow 5ave pas
s ) f@する改良された計算論理ユニットが含1れ
ている。
第1図ヲ参照すると連想アレイ100がその水平および
」((直マスクレジスタ102および104と共に慨略
ブロック図で示され−Cいる。
」((直マスクレジスタ102および104と共に慨略
ブロック図で示され−Cいる。
マスクレジスタ102および104はアレイ1000部
分を選択的にエネーブルまたはディスエーブルにし、そ
れによって実効的にプレイ100〕どの区域dH7レイ
!till fal 4’i ii”7’、 106か
らの特定の指令に対して動作するかを決定する。
分を選択的にエネーブルまたはディスエーブルにし、そ
れによって実効的にプレイ100〕どの区域dH7レイ
!till fal 4’i ii”7’、 106か
らの特定の指令に対して動作するかを決定する。
アレイit’ll l(I装置106は適用)°ログラ
ムを蓄積しマスク指令線108を経てマスクレジスタ1
02および104に結合され、アレイ指令線110f経
てアレイノ0θに結合σれるアレイ動作ンータンスとし
てそれら衾はん訳するための!ログラムされたおよび/
またはプログラムii丁能なメ七りを有する任意の既知
の制御t41装置で構成することができる。代表的には
そのような40本のに’;p 108 j−3−よび4
0本の110がアレイ中にあってよい。線108上の指
令はマスクレジスタ102および104のためのマイク
ロノログラム制御全行い、゛アレイアドレスをアドレス
I/ノスタ112に結合する。そのアドレスd、後述の
第3図の212に示すプレイのセル毎に世給芒れるメモ
リ用のアドレスである。線IIo上の指令Ifよアレイ
100のためのマイクロッ0ログラム制御を行う。線1
0 Bおよび110上の指令の組合せ効果はプレイおよ
びそのマスクレジスタに特定の性質分有する記録のため
にファイルのサーチを行わせ、次いでその記録の部分を
成る係数で乗算するために1吏用できる。
ムを蓄積しマスク指令線108を経てマスクレジスタ1
02および104に結合され、アレイ指令線110f経
てアレイノ0θに結合σれるアレイ動作ンータンスとし
てそれら衾はん訳するための!ログラムされたおよび/
またはプログラムii丁能なメ七りを有する任意の既知
の制御t41装置で構成することができる。代表的には
そのような40本のに’;p 108 j−3−よび4
0本の110がアレイ中にあってよい。線108上の指
令はマスクレジスタ102および104のためのマイク
ロノログラム制御全行い、゛アレイアドレスをアドレス
I/ノスタ112に結合する。そのアドレスd、後述の
第3図の212に示すプレイのセル毎に世給芒れるメモ
リ用のアドレスである。線IIo上の指令Ifよアレイ
100のためのマイクロッ0ログラム制御を行う。線1
0 Bおよび110上の指令の組合せ効果はプレイおよ
びそのマスクレジスタに特定の性質分有する記録のため
にファイルのサーチを行わせ、次いでその記録の部分を
成る係数で乗算するために1吏用できる。
1114想アレイは連想フ0ロセッザの副装置6と考え
てもよく一般的には第2図に示されている。説明スると
、アレイは20セル×4セルの7トす、クス202から
なυ、そのセルの1−″)(d、204で示される。連
想アレイは4ビツトの水平マスクレジスタ2θ6と、2
0ビツトの垂直マスクレジスタ208と20ビツトの垂
直人出力レジスタ209とを備えている。
てもよく一般的には第2図に示されている。説明スると
、アレイは20セル×4セルの7トす、クス202から
なυ、そのセルの1−″)(d、204で示される。連
想アレイは4ビツトの水平マスクレジスタ2θ6と、2
0ビツトの垂直マスクレジスタ208と20ビツトの垂
直人出力レジスタ209とを備えている。
第3図(y−z傘照するとセル204のような単一の連
想セルが、・(も想ノロセッザの特徴に従ったits成
で示されている。アレイ202中の他の全てのセルと同
一であるセル204は1個のA型フリップフロッゾ21
0と、8個のM型ノリ7ノフロツゾ(212としてまと
めて示す71.ている)と、関連する制御論理装置とを
備えている。8個のM型フリッゾフロッグはランダムに
アクセスできるメモリを表わし、フリツプフロツプ21
2はメモリデータレソスタビットとして作用する。第8
番のものだけが図示され、8000または154,00
0のような任意の番号にできる。
想セルが、・(も想ノロセッザの特徴に従ったits成
で示されている。アレイ202中の他の全てのセルと同
一であるセル204は1個のA型フリップフロッゾ21
0と、8個のM型ノリ7ノフロツゾ(212としてまと
めて示す71.ている)と、関連する制御論理装置とを
備えている。8個のM型フリッゾフロッグはランダムに
アクセスできるメモリを表わし、フリツプフロツプ21
2はメモリデータレソスタビットとして作用する。第8
番のものだけが図示され、8000または154,00
0のような任意の番号にできる。
計算論理ユニット(以下ALUと略称する)214は周
知のように演算操作を行い、通常の設計でよい。またデ
ータ処理においてよく知られているようにALU 21
4が加4゛P:器として使用される1(、″f線216
上の回目出力と線2)8上のキャリ出力とイ七イjする
。ALLJ 214が加算を・行っている11、¥、線
216の((;ビットは選択スイッチzzzの人力”−
ト22tiにおいでへフリツノ070ッ/”、?toに
戻すように供給されZ)。加−詩1時にキVす[−°ソ
トは7[べ択スイッチ228のり゛−ト226ン丁仙、
−,ティ[(連出カ(slow out )f、$22
4に結合ざ才する。
知のように演算操作を行い、通常の設計でよい。またデ
ータ処理においてよく知られているようにALU 21
4が加4゛P:器として使用される1(、″f線216
上の回目出力と線2)8上のキャリ出力とイ七イjする
。ALLJ 214が加算を・行っている11、¥、線
216の((;ビットは選択スイッチzzzの人力”−
ト22tiにおいでへフリツノ070ッ/”、?toに
戻すように供給されZ)。加−詩1時にキVす[−°ソ
トは7[べ択スイッチ228のり゛−ト226ン丁仙、
−,ティ[(連出カ(slow out )f、$22
4に結合ざ才する。
9)!2.70の高速へカ(fast )は−j=$−
タレノスターすなI:)ちAフリラグフロップ220が
ら選択′I゛−ト232へ吸続され、例えばザーグーの
ためにセルのALU 214部分ヘオにランドが供給さ
れるとと呑:、汀答する。l¥−6速出カ線は、ゴ)2
図のI10レノスタ2θ9にALU 214のijl算
結果全1ja週σせるように接続されでいる。低速出方
訳し1次の一しルへのキャリま/こi、j丁/フトヒ゛
ッlT否ンる。近傍のセルからのデータ、ギャリ人カー
まkV」、ソフト=5 iするr −タ(7:)何れか
は線234 (Ic結合される。jIr、直および水平
マスクレノスタ206および208はそれぞれセル20
4と類似し/こ連想セルからなり、第3図の接続205
,207に接続されている。
タレノスターすなI:)ちAフリラグフロップ220が
ら選択′I゛−ト232へ吸続され、例えばザーグーの
ためにセルのALU 214部分ヘオにランドが供給さ
れるとと呑:、汀答する。l¥−6速出カ線は、ゴ)2
図のI10レノスタ2θ9にALU 214のijl算
結果全1ja週σせるように接続されでいる。低速出方
訳し1次の一しルへのキャリま/こi、j丁/フトヒ゛
ッlT否ンる。近傍のセルからのデータ、ギャリ人カー
まkV」、ソフト=5 iするr −タ(7:)何れか
は線234 (Ic結合される。jIr、直および水平
マスクレノスタ206および208はそれぞれセル20
4と類似し/こ連想セルからなり、第3図の接続205
,207に接続されている。
第4.;(已5および第61/1は第4図で300゜3
02および304として例示的に示しまたよりな多敷の
同一ユニットからなる直列並列乗!、!7′器〕動作?
示す。ノリッゾフロッノ0306.308および、?
70は被乗数を持つ。2)ξ数は1ビットづつ線312
の高速人力線に供給される。第4図は例えば5ビット東
′−v器の一部(3ユニ、1・)を示し、その乗算器は
第5図に示すように10ユニツトヲ必要とする◇ 乗算器ユニット302の・)Φ作は次のと1.−りであ
る。乗数値&′:J:高速人力+1312中に供、恰さ
れ、ダート314で被乗数のそこにあるピ、 l−とア
ンド処理6れ、その結果ばIJa 11器、’i16′
\の工入力として1史用される。線、? 1 Bによる
加算旨316の第2人力は前のユニットの低i屯出力か
ら来るものであり5それは線312で乗算1畳からセル
300中の乗算動作の前のビットにょる”、(算動作の
結果を連ぶものである5、lJO算器316の第3の人
力I:1乗ヌ″9.の前のスブ′ツー7” Q:) 、
−ニー1算結果の中からフリlプ゛フU、フ0320中
にW侍された(トリビ、トか1:)なる。((初、のこ
のスーj−ッ〕ノ。
02および304として例示的に示しまたよりな多敷の
同一ユニットからなる直列並列乗!、!7′器〕動作?
示す。ノリッゾフロッノ0306.308および、?
70は被乗数を持つ。2)ξ数は1ビットづつ線312
の高速人力線に供給される。第4図は例えば5ビット東
′−v器の一部(3ユニ、1・)を示し、その乗算器は
第5図に示すように10ユニツトヲ必要とする◇ 乗算器ユニット302の・)Φ作は次のと1.−りであ
る。乗数値&′:J:高速人力+1312中に供、恰さ
れ、ダート314で被乗数のそこにあるピ、 l−とア
ンド処理6れ、その結果ばIJa 11器、’i16′
\の工入力として1史用される。線、? 1 Bによる
加算旨316の第2人力は前のユニットの低i屯出力か
ら来るものであり5それは線312で乗算1畳からセル
300中の乗算動作の前のビットにょる”、(算動作の
結果を連ぶものである5、lJO算器316の第3の人
力I:1乗ヌ″9.の前のスブ′ツー7” Q:) 、
−ニー1算結果の中からフリlプ゛フU、フ0320中
にW侍された(トリビ、トか1:)なる。((初、のこ
のスーj−ッ〕ノ。
171.1:すrf I)′IL ノ〈−m 、’IQ
−に9 果の、fl] :F;=よびA’ 、rすU]
、それどJLソリツノノロ、、 f 、i 22と32
0とに蓄イ′〜σれる。セル300と304の動作はセ
ル302と同一である。
−に9 果の、fl] :F;=よびA’ 、rすU]
、それどJLソリツノノロ、、 f 、i 22と32
0とに蓄イ′〜σれる。セル300と304の動作はセ
ル302と同一である。
j’j−,5図栄イ勺照すると直列並列東3kI Qr
11作が5ビ、、1(1)葭、故が5ビ、トの乗数と乗
算される例示的/rI+!:算動作について記、1.!
ぴノ1τいる。績ば10ビ、l・(、rHするであろう
。第5図に示さ)1、た」、9な1.0個の呆算ユニソ
I・は上述の東゛9.を行う(−とが−〇へ2)。
11作が5ビ、、1(1)葭、故が5ビ、トの乗数と乗
算される例示的/rI+!:算動作について記、1.!
ぴノ1τいる。績ば10ビ、l・(、rHするであろう
。第5図に示さ)1、た」、9な1.0個の呆算ユニソ
I・は上述の東゛9.を行う(−とが−〇へ2)。
10閘の東り1:ユーゴッ)I乃至100列が示さ71
ていど、が、均′I;5図のニー7ト列の:コーーー、
1・1乃う5「)の3−ウなその上うなニー” 、hの
5個だけ一/バ5×5の1(ξ埒:企行うために必彎で
あることに留6・:1、び1+、 /こい。ユニークl
−6乃至10は代りにシフトし7yスタで14.換てき
れてもよい。直列計n 動イ乍において平置ビットζt
−すれらがユニ、7ト5に3しに発生される・lに度で
利用することができる。
ていど、が、均′I;5図のニー7ト列の:コーーー、
1・1乃う5「)の3−ウなその上うなニー” 、hの
5個だけ一/バ5×5の1(ξ埒:企行うために必彎で
あることに留6・:1、び1+、 /こい。ユニークl
−6乃至10は代りにシフトし7yスタで14.換てき
れてもよい。直列計n 動イ乍において平置ビットζt
−すれらがユニ、7ト5に3しに発生される・lに度で
利用することができる。
第51¥!lの各ユニットUj坏[1ビ、トSおよびキ
ャリヒツトCな同時に蓄積することができる0釆算の各
ステ、7″ケ行う時、各ユ・二、、 l−i71:その
和を右方へ伝播する。各ユニ、ト中においで入って来る
利ピッl−は第4図を参照して前にI説明したように新
L7い和ビットおよび新し、いギYリビットヲ生成する
ために存在しているキャリヒツト1?よびぞこにある被
乗数と入来する乗9文の論理結果と糾合へれる。
ャリヒツトCな同時に蓄積することができる0釆算の各
ステ、7″ケ行う時、各ユ・二、、 l−i71:その
和を右方へ伝播する。各ユニ、ト中においで入って来る
利ピッl−は第4図を参照して前にI説明したように新
L7い和ビットおよび新し、いギYリビットヲ生成する
ために存在しているキャリヒツト1?よびぞこにある被
乗数と入来する乗9文の論理結果と糾合へれる。
2進加算の結果である2進数は2行からなるものとして
記載でき、1行はaピッl’ (c含み、他の行はギャ
リビッ) fr含んでいる。計1)−け2進数のそのよ
うな表現で行うことができ、キャリの最終の吸収はオ[
1ビツトの単一の列からなる最終的な形1ρ(イにおけ
る結果を生成することが必要である時まで遅延されるこ
とができる。この乗算技術は以下に説明するような全て
の・Vヤリが最終的に吸収きれる乗算の終りまで2イ1
加H9の2fJ′表現の効果音生にる。
記載でき、1行はaピッl’ (c含み、他の行はギャ
リビッ) fr含んでいる。計1)−け2進数のそのよ
うな表現で行うことができ、キャリの最終の吸収はオ[
1ビツトの単一の列からなる最終的な形1ρ(イにおけ
る結果を生成することが必要である時まで遅延されるこ
とができる。この乗算技術は以下に説明するような全て
の・Vヤリが最終的に吸収きれる乗算の終りまで2イ1
加H9の2fJ′表現の効果音生にる。
次の5×5の乗算の数字例は第6図を参照に記載されて
いる。
いる。
MC=ilO11
M P = 01.110
積は0101 ]、 11.010になる。
第6図に一↓・・いて乗算ユニットの列が示されており
、それにおいて垂直列は10個の乗算ユニット或はその
代りに5個の乗算ユニット(ユ=91・1乃至5)と5
段のシフトI/ノスタ(ユニット6乃至10 )の状態
を表わしている。図は加算が各ユニット或は段によって
どのように行われるか全部している。しかし、なから5
×5乗算に対しては力11算の4侍徴tUユニ、トロ乃
至1()では必ガフ′i:いことを理解すべへである。
、それにおいて垂直列は10個の乗算ユニット或はその
代りに5個の乗算ユニット(ユ=91・1乃至5)と5
段のシフトI/ノスタ(ユニット6乃至10 )の状態
を表わしている。図は加算が各ユニット或は段によって
どのように行われるか全部している。しかし、なから5
×5乗算に対しては力11算の4侍徴tUユニ、トロ乃
至1()では必ガフ′i:いことを理解すべへである。
彼乗数ビ、トにLユニット1乃至5のMフリップ゛フロ
ップ3bθ、 352 、 、メ54 、356 。
ップ3bθ、 352 、 、メ54 、356 。
358中(・C保持されている。こfl、らの被乗数ピ
ッ ト Gづ、ア ン ド ケ8−一 ト 36
θ 、362.3に4゜、i 6 (i 、 、
36 Bとして示された各セル内のアンドダートにおい
て乗数ビット・とアンド処理される。したがって乗数ビ
ット(−1被乗放ビヮトに対するマスクと1−て作用す
る。
ッ ト Gづ、ア ン ド ケ8−一 ト 36
θ 、362.3に4゜、i 6 (i 、 、
36 Bとして示された各セル内のアンドダートにおい
て乗数ビット・とアンド処理される。したがって乗数ビ
ット(−1被乗放ビヮトに対するマスクと1−て作用す
る。
行Aは乗算が開始される前の10個のユニシト全部の状
態否:示す。々お各行の一ヒの欄?−、J:左がキャリ
、右が和出力全部し、下の欄はアンド処理されて入力さ
扛だ値を示す。斗11ビット&、−よびキャリビットは
行への全部のセルにおいてゼロである。、11Aに示さ
れプこ第1の動作は全ユニ、。
態否:示す。々お各行の一ヒの欄?−、J:左がキャリ
、右が和出力全部し、下の欄はアンド処理されて入力さ
扛だ値を示す。斗11ビット&、−よびキャリビットは
行への全部のセルにおいてゼロである。、11Aに示さ
れプこ第1の動作は全ユニ、。
トに対して被乗数な−加えることである。乗数の最下桁
のビットは七ゞ口であるから、アンド処理の結果として
行Aにおける効果はすでに空であるユニ、トに全てゼロ
を加えることである。この結果は行Bに現れる。行B中
で全てのキャリおよび和ビットは依然としてゼロである
ことが認められる。
のビットは七ゞ口であるから、アンド処理の結果として
行Aにおける効果はすでに空であるユニ、トに全てゼロ
を加えることである。この結果は行Bに現れる。行B中
で全てのキャリおよび和ビットは依然としてゼロである
ことが認められる。
行Bにおいて、再び各ユニットの内容に被乗数音別える
ことが所望され、この動作が行われた時に乗数の最下桁
の次のビットが1であることを認めることができる。被
莱数ビ、、l−&J、行Bの下の位置に現われる。行B
の第1列に関しては1がセゝ口に加算されて行Cの第1
列に和ビット1を出力し、またキャリビット0を出力す
るのが、沼めらJ]る。また行Bの第1列において「ゼ
ロJ 和r S 、JビットVよ行Bの第2列の「ピロ
」キャリ[C1に加C?:σれ、MCビット「1」とi
’i VC([ILj’ 、y トr 1. J オJ
:び行C24”、 2列ノキャリビyトrOJi生成す
る。セル中の矢印は各ユニ、ト中の加り°ン器のす1b
作を示す。
ことが所望され、この動作が行われた時に乗数の最下桁
の次のビットが1であることを認めることができる。被
莱数ビ、、l−&J、行Bの下の位置に現われる。行B
の第1列に関しては1がセゝ口に加算されて行Cの第1
列に和ビット1を出力し、またキャリビット0を出力す
るのが、沼めらJ]る。また行Bの第1列において「ゼ
ロJ 和r S 、JビットVよ行Bの第2列の「ピロ
」キャリ[C1に加C?:σれ、MCビット「1」とi
’i VC([ILj’ 、y トr 1. J オJ
:び行C24”、 2列ノキャリビyトrOJi生成す
る。セル中の矢印は各ユニ、ト中の加り°ン器のす1b
作を示す。
行(〕においては乗数は再び「1」であり、動作は行C
について説明したのと同じである。
について説明したのと同じである。
行Eにおいては全ての「0」が再び各ユニットに加えら
れる。それは例に誉げた2、18数では乗数ビ、、トが
1すび「0」であるからである。行E中において全ての
r OJ i加けするのに費さノする(1/ル理時間は
無、駄ではない。それは行Eにおいて最終の乗n積を得
るに必要であるキャリビットが右方へ伝播されるからで
ある。漬ビットが第5番のユニ1.トにより発生される
と直に使用 丁!れる際に、行Eにおけるゼロの1川′
4’f:は−2口のtrn lネが行わ扛るまで債ビッ
トが「1」か「0」か判らないから必要である。
れる。それは例に誉げた2、18数では乗数ビ、、トが
1すび「0」であるからである。行E中において全ての
r OJ i加けするのに費さノする(1/ル理時間は
無、駄ではない。それは行Eにおいて最終の乗n積を得
るに必要であるキャリビットが右方へ伝播されるからで
ある。漬ビットが第5番のユニ1.トにより発生される
と直に使用 丁!れる際に、行Eにおけるゼロの1川′
4’f:は−2口のtrn lネが行わ扛るまで債ビッ
トが「1」か「0」か判らないから必要である。
行F l−j右方へのキャリビットの7P、終の伝播の
ために必−%である。以ト(乙1.2鵡数1101.l
X011100乗算によって積01.011 ]、 i
(110を得るためのユニットの動作の1例である。
ために必−%である。以ト(乙1.2鵡数1101.l
X011100乗算によって積01.011 ]、 i
(110を得るためのユニットの動作の1例である。
の設@tK用込1れるべき乗算機111HのJ、(本で
ある。
ある。
乗算だけのために設計さ′J″Lだpj列並列乗算器に
おいて乗数値?:東5.″1.器・・−ドウ、ア中にジ
ットするブこめ卦よび結東全1反り出(7それをどこか
他で利用するだめの配fiQ zeターンは肪、定され
にザイズの乗葦器ハードウェアに対して予め決定される
。この発明のすぐれた特徴は、連想セルの行中の位置が
変化され、ソフトウェア或はメモリ内容のアクセスによ
り決定さね、ることかできる選択できるオーξランド長
の乗数および東−くτ結果に対するIぺ択的・ヤスの(
19成に関係するものである。
おいて乗数値?:東5.″1.器・・−ドウ、ア中にジ
ットするブこめ卦よび結東全1反り出(7それをどこか
他で利用するだめの配fiQ zeターンは肪、定され
にザイズの乗葦器ハードウェアに対して予め決定される
。この発明のすぐれた特徴は、連想セルの行中の位置が
変化され、ソフトウェア或はメモリ内容のアクセスによ
り決定さね、ることかできる選択できるオーξランド長
の乗数および東−くτ結果に対するIぺ択的・ヤスの(
19成に関係するものである。
次ぐ(=第7図化な照すると任(・?の或は可変長の“
lj2 rl−待ii’i’のグO、り図が示されてい
る。・+1(想セル−ぜ: fljを使用するそのよう
な可変長宜(i: j+。1特に11(抽のライン回路
への応用においてバカ東を有していノ)。ぞハ、し1!
・14想ノ0ロセ、ザを等化器中の再・1諧1・土デノ
タルフィルタとして1史用できる。捷だ1中。想、ノ0
ロセッサによハイフ゛リッドノイルり、トランスノぐ一
スデゾタルフづルタ中で1吏用できる。
lj2 rl−待ii’i’のグO、り図が示されてい
る。・+1(想セル−ぜ: fljを使用するそのよう
な可変長宜(i: j+。1特に11(抽のライン回路
への応用においてバカ東を有していノ)。ぞハ、し1!
・14想ノ0ロセ、ザを等化器中の再・1諧1・土デノ
タルフィルタとして1史用できる。捷だ1中。想、ノ0
ロセッサによハイフ゛リッドノイルり、トランスノぐ一
スデゾタルフづルタ中で1吏用できる。
拡張ijJ ’jj?なア1/イとして構成された連想
フ0ロセ2す4−[小用する町斐I七乗算は一土だ通、
信置外の応用に1−′−いて効果があり、一般的な信号
叫哩゛l、・よび−J゛−クペース応用に適用可能であ
る。
フ0ロセ2す4−[小用する町斐I七乗算は一土だ通、
信置外の応用に1−′−いて効果があり、一般的な信号
叫哩゛l、・よび−J゛−クペース応用に適用可能であ
る。
4広11長【1丁11目なアレイを得るためVこ乗算中
IJ(乍は凸丁′象り上−Cあり、かつマスク′市]]
御序オフ、なければならない。したがって各連想セルは
、東−停動作中にエネーブルにされた時に1ビ2.トの
乗数と、1ビ、トの被乗数ケ受け、また計・:)結果の
2ビツトを受けなければならない。計痺、漬果のビット
の1つは岐來叔全重ねて書くために使用できる。
IJ(乍は凸丁′象り上−Cあり、かつマスク′市]]
御序オフ、なければならない。したがって各連想セルは
、東−停動作中にエネーブルにされた時に1ビ2.トの
乗数と、1ビ、トの被乗数ケ受け、また計・:)結果の
2ビツトを受けなければならない。計痺、漬果のビット
の1つは岐來叔全重ねて書くために使用できる。
各1東想セルは乗算l助作中ディスエーブルにきれた時
その近傍のセルに14・樺σれ、それ故も(〜イ、それ
が能動領域の境界にある:tらrf行われるべき直列乗
′R所−1−ネーブルにするためアクチブなセルの入力
と出力との間の必要な「ループ・パック」1琴続全力え
るようにしなければならない。
その近傍のセルに14・樺σれ、それ故も(〜イ、それ
が能動領域の境界にある:tらrf行われるべき直列乗
′R所−1−ネーブルにするためアクチブなセルの入力
と出力との間の必要な「ループ・パック」1琴続全力え
るようにしなければならない。
第7図日:この完明の任行同の、)←算・Ilb作を示
している。矢印はデータの流7′V、ヲ示し、図のL方
の(D) i”j 7−′イスエーブルマスク、(E)
i<t:エネーブルマスク状態であることを示す。第8
図は東孜Aと被乗数Bの宜算動作のだめの初期状態をノ
エモし、それらの数は共に例えば1Fの2・焦に文の2
のi′!li数である。第7図はまたセルに1共治され
ゾこ借切のn + 1のシフト・にルス中の乗算を示す
。この同量(n+1を八におけるビ、1・数としてn
+1の7フトパルス)の′、冬りに)虎斂Aば4吉宋R
の、?初のn+1(低い桁の方から)のビットにより@
換される。n +1の高い桁のビットHiil”Jユニ
1.ト中の遅延2進レノスタ中およびキャリ2進レジス
タ中に保持される。レジスタち・よびALUの構成につ
いては;zg 4図を参1[■することができ、第4図
では単なるフリツノ・フロップが′I)母IJPきれて
いる。・1妊に桁ピットドま゛右Hilllにある。
している。矢印はデータの流7′V、ヲ示し、図のL方
の(D) i”j 7−′イスエーブルマスク、(E)
i<t:エネーブルマスク状態であることを示す。第8
図は東孜Aと被乗数Bの宜算動作のだめの初期状態をノ
エモし、それらの数は共に例えば1Fの2・焦に文の2
のi′!li数である。第7図はまたセルに1共治され
ゾこ借切のn + 1のシフト・にルス中の乗算を示す
。この同量(n+1を八におけるビ、1・数としてn
+1の7フトパルス)の′、冬りに)虎斂Aば4吉宋R
の、?初のn+1(低い桁の方から)のビットにより@
換される。n +1の高い桁のビットHiil”Jユニ
1.ト中の遅延2進レノスタ中およびキャリ2進レジス
タ中に保持される。レジスタち・よびALUの構成につ
いては;zg 4図を参1[■することができ、第4図
では単なるフリツノ・フロップが′I)母IJPきれて
いる。・1妊に桁ピットドま゛右Hilllにある。
卓想セルの行を71−<す第7図(/、) ;’jQ
リ15 ifごおいて各セルjrl ill算論理ユニ
ット(ALU ) 400.401・・・402.+9
・1sイ文B。、131・・・Bn金1呆l寺するレノ
スフ4()、7,404−405、乗X&An、An−
1−・・Ao金保持するレジスタ4θ6,4θ7・・・
4o8含゛イjして、いり、レジスタ403d、・ぐ下
指ビットケ保持し、レジスタ406 il、’ ・“I
)−に柘吃゛ノド衾保IS[−イー/)。マスクがJ−
ネーフ゛ル、1れるノニp1.1ull鼻f:り月十カ
′?′r−1= ルー?? rl し7.。マスク刀1
−y゛イス王−ブルにぴす1.るとマスクLネーブルセ
クン□ン但)の右端0これ・いてレジスタ408の出力
71士ALU 4θO1107・・・402に結合い力
1、七10ビ、トがディスエーブル(′(y 7sれブ
こセルからライン412上に〕(力ずも。マスクエネー
ブルセク71ン(ID)の他”1jil +’(二t
、・(ハで、マスクン−゛イスニーグルセル・メ0t〕
を,’q 4 1 4によりl/ジスタ(フリ、)0・
ノロ、 −y’ ) ( o 6に・4続する。
リ15 ifごおいて各セルjrl ill算論理ユニ
ット(ALU ) 400.401・・・402.+9
・1sイ文B。、131・・・Bn金1呆l寺するレノ
スフ4()、7,404−405、乗X&An、An−
1−・・Ao金保持するレジスタ4θ6,4θ7・・・
4o8含゛イjして、いり、レジスタ403d、・ぐ下
指ビットケ保持し、レジスタ406 il、’ ・“I
)−に柘吃゛ノド衾保IS[−イー/)。マスクがJ−
ネーフ゛ル、1れるノニp1.1ull鼻f:り月十カ
′?′r−1= ルー?? rl し7.。マスク刀1
−y゛イス王−ブルにぴす1.るとマスクLネーブルセ
クン□ン但)の右端0これ・いてレジスタ408の出力
71士ALU 4θO1107・・・402に結合い力
1、七10ビ、トがディスエーブル(′(y 7sれブ
こセルからライン412上に〕(力ずも。マスクエネー
ブルセク71ン(ID)の他”1jil +’(二t
、・(ハで、マスクン−゛イスニーグルセル・メ0t〕
を,’q 4 1 4によりl/ジスタ(フリ、)0・
ノロ、 −y’ ) ( o 6に・4続する。
:t> 7 iスl (7)+’N成−c b−t *
+号゛1劃÷N: %− ′r丁うことr[できない。
+号゛1劃÷N: %− ′r丁うことr[できない。
符号乗算は符号を表わしている鎗上桁ビット( MSB
)−t.有して数が表示されるものである。2の補数
の計算ではMSB 、(fよゼロが正の数を表わし、1
が負の故を表わす。
)−t.有して数が表示されるものである。2の補数
の計算ではMSB 、(fよゼロが正の数を表わし、1
が負の故を表わす。
2のiIii数の(符号性の> 2 ae. p オx
ヒ’q騒ある2つの値の乗算を行うとする。211a
数PおよびQは次のように表わびれる。
ヒ’q騒ある2つの値の乗算を行うとする。211a
数PおよびQは次のように表わびれる。
P =−an2”+”(n−1)2”−’ー1ーa(
n−2)2n−2,、、ae2。
n−2)2n−2,、、ae2。
= −a 2n+A
Q = −b n2”+b (、、)2”−’ー4ーb
(n−2)2”−2− b o2。
(n−2)2”−2− b o2。
=−b2”+B
すkわち、
P X Q= (−an2”) X (−bn2” )
+ (−an2n) x B+(−bn2”)XA+
AXB 再び第7図の乗算器の構成を参照すると、Bの2進の有
意状態( significance )は位1べによ
るものであり、Aの2進有意状態は係数がシフトして入
れられる時間によって表わされる・。それ故: a・2jケまa・Tにより表わされ、ここでT・はフリ
3 、I J
jソフ0・フ[
コツプ408からライン410ヘデータ全7フトする第
j2t♀目のシフト・ぐルスである。
+ (−an2n) x B+(−bn2”)XA+
AXB 再び第7図の乗算器の構成を参照すると、Bの2進の有
意状態( significance )は位1べによ
るものであり、Aの2進有意状態は係数がシフトして入
れられる時間によって表わされる・。それ故: a・2jケまa・Tにより表わされ、ここでT・はフリ
3 、I J
jソフ0・フ[
コツプ408からライン410ヘデータ全7フトする第
j2t♀目のシフト・ぐルスである。
」扶丁は符号乗算の′く8間/時間表示の1例である。
l ’−a(n−2)b(n−1)’
■
Tn(−an)b(n−2) 、’ =−an φ
b(n−2)奮 T、+1 1(an)b(n−1) −−an−b(
n−、)以上から符号のない数に適用されるのと同じ回
路形態が、牧Qの’l&1桁ビット(bnにより表わさ
れる)に対する計算論理ユニ、 l−が加算の代りに減
算するように設定されていることにより符号を有する数
に対しても動作でfNることか決定された。吐たPの1
々上桁ビット(aにより表わされる)が7フトして入れ
られる時に予め加算にセット詐れてい/ζ計算論理ユニ
ヮト―、減算にセットされなければならず、前に減算に
セットされていた計算論理ユニットは7JI]算にセッ
トされなければならない。符号を有する数に対する適切
な動作のために2゜のシフト・ぐルスがPの係数の代り
にゼロがシフトされるように11(給されなければなら
ない。計算結果は第2のセットの2進政(レノスタ)中
にシフトされなければならないか、或はLS(最下桁)
結果が結果の上位桁の半分がジットしで入れられる前の
′rシフ) ノ9ルス後にどこか他に書くために出力さ
れなければならないかの何れかである。
b(n−2)奮 T、+1 1(an)b(n−1) −−an−b(
n−、)以上から符号のない数に適用されるのと同じ回
路形態が、牧Qの’l&1桁ビット(bnにより表わさ
れる)に対する計算論理ユニ、 l−が加算の代りに減
算するように設定されていることにより符号を有する数
に対しても動作でfNることか決定された。吐たPの1
々上桁ビット(aにより表わされる)が7フトして入れ
られる時に予め加算にセット詐れてい/ζ計算論理ユニ
ヮト―、減算にセットされなければならず、前に減算に
セットされていた計算論理ユニットは7JI]算にセッ
トされなければならない。符号を有する数に対する適切
な動作のために2゜のシフト・ぐルスがPの係数の代り
にゼロがシフトされるように11(給されなければなら
ない。計算結果は第2のセットの2進政(レノスタ)中
にシフトされなければならないか、或はLS(最下桁)
結果が結果の上位桁の半分がジットしで入れられる前の
′rシフ) ノ9ルス後にどこか他に書くために出力さ
れなければならないかの何れかである。
第8図を参照すると第7図について説明したセルを変!
[そした連想セルが示されており、それは)二;fiの
特徴を行うことができる。セルの溝成は次のとISりで
ある。ずなわち数An・・・A(11−1)・・・An
・・Aoの1糸G an ’ an−j ”’ ”01
’よそのくタラ保持する/・−めに必要であるだけの敦
の隣接セルのレノスタ450 、452 、454 I
’F’よび456中に1呆1.ll′すれる。イー?L
EI Bo・−I’s、・B(、、−1) ・・R,
、Irj l/ノスタ458.46θ、462および4
64中にイ呆持される。それらl/ノスタはそれぞれA
、(、TJ4e6゜468.470および472に結合
σ)1.でいる。
[そした連想セルが示されており、それは)二;fiの
特徴を行うことができる。セルの溝成は次のとISりで
ある。ずなわち数An・・・A(11−1)・・・An
・・Aoの1糸G an ’ an−j ”’ ”01
’よそのくタラ保持する/・−めに必要であるだけの敦
の隣接セルのレノスタ450 、452 、454 I
’F’よび456中に1呆1.ll′すれる。イー?L
EI Bo・−I’s、・B(、、−1) ・・R,
、Irj l/ノスタ458.46θ、462および4
64中にイ呆持される。それらl/ノスタはそれぞれA
、(、TJ4e6゜468.470および472に結合
σ)1.でいる。
マスク−rネーブル(E)中よりもマスクディスエーブ
ル4))中に成る処理動作が生じること全3.忍めるこ
とができン)。この有7碌状態i−1マスクディスニー
クル”1市の利用がノリッ、7°・フ1]ッゾ456
の出力と−/フトレイン471間の後続全行うのへなら
ず土ブζマスクエネーブルされ/こALU 4 G 6
。
ル4))中に成る処理動作が生じること全3.忍めるこ
とができン)。この有7碌状態i−1マスクディスニー
クル”1市の利用がノリッ、7°・フ1]ッゾ456
の出力と−/フトレイン471間の後続全行うのへなら
ず土ブζマスクエネーブルされ/こALU 4 G 6
。
46g :j;−よび472が加算を行う時(他(7)
ALU/ノ;減す)、を行う時に反対にALU (7
2はtill ’C’?’を行う) AI、U 472
が成算機能ヲfiうこと27J、定するセルケllf′
ポすることである。・代7Iゝノ](fζ7Jモすよう
にエネーブルされたセクション(E>の他端におけるマ
スクディスエーブルされたセル&、t ALU466を
レノスタ(ノリ、f・フロラ:f)4.夕0に、%!4
73により接続する。
ALU/ノ;減す)、を行う時に反対にALU (7
2はtill ’C’?’を行う) AI、U 472
が成算機能ヲfiうこと27J、定するセルケllf′
ポすることである。・代7Iゝノ](fζ7Jモすよう
にエネーブルされたセクション(E>の他端におけるマ
スクディスエーブルされたセル&、t ALU466を
レノスタ(ノリ、f・フロラ:f)4.夕0に、%!4
73により接続する。
第8図の回]烙は第7図の回路についての「攻良である
が、ざらに(1)マスクディスエーブル[区域の端;4
3セルがl”i Q性があることが保1.IEδれ、・
2)勾目算動作からのギやリビットが計臥ユニ、ト中の
次の減算riHIJ作と両立できることが保証びれるこ
とがりλ求されるととがう1口れた。前述の問題に対す
る答を出す前に、その問題につい”L 、’lI′劇1
1に、清明する。
が、ざらに(1)マスクディスエーブル[区域の端;4
3セルがl”i Q性があることが保1.IEδれ、・
2)勾目算動作からのギやリビットが計臥ユニ、ト中の
次の減算riHIJ作と両立できることが保証びれるこ
とがりλ求されるととがう1口れた。前述の問題に対す
る答を出す前に、その問題につい”L 、’lI′劇1
1に、清明する。
第9図は)瑞相♂セルの両立1′1′、のj:+3 :
蛾の’ilj′、質を示す。間7頁は「1高部」におけ
るセル或は工不−フ゛ルセクションの何れかのfl(l
lのマスクディスエーブルセルの実際の接続によって生
じるのではなく、むしろ第9図のセルDにより示ぴれZ
〕マスクディスエーブル区域の中間にあるセル中で’t
=成される。
蛾の’ilj′、質を示す。間7頁は「1高部」におけ
るセル或は工不−フ゛ルセクションの何れかのfl(l
lのマスクディスエーブルセルの実際の接続によって生
じるのではなく、むしろ第9図のセルDにより示ぴれZ
〕マスクディスエーブル区域の中間にあるセル中で’t
=成される。
第9図のセルD1,1、回路に上述したマスクブ°゛イ
スI−〜プル、7J FflXセルの両方の動作をイテ
つ(ノリノ、、、、=ト)Ll−/ 7’ A :J−
”よびB ri iiQ ノ1iつ:y)1ら出たイI
I′1イj−片む)。フリ、−f・フロ/′/″482
の出力!・:1: −’rr 8図のI/)スタ(フリ
、 1o 、 −7o 、、、 7’ )45 riが
プ1セ′町寧ン1′1÷・ンフトライン(7tにIン乏
←にされ−Cいるのと同i羊にライン4.!? 、?
vclertst、−aれ、A[、LI 4801)
二t’ ヤ’、) 出力ki 升+i (l′)−7ス
’:’ f’ 4 ス1−−−−ブIt、−1=り7
* 7(I!H)ノを二/L、 +C、J: 1.1−
y +) 、、J f −ノ・1〜.fA、4820人
力に!ど洸さt7る。へらにへしtI / 8 /)は
第81゛−イ1のALU i 72のそれと回じ3(θ
に11:11.゛lI或if−,yTQ ケ)−’f+
−,(’r ウ3.1ffl i・[1・7) Vl’
i ′J善−j、フリッ′ニア°・ノロノつ” A J
’、−よびB中の萌6・」マスクエ4−グルf;B汗中
で行ノー)れる:辷:’)1t’ ?−r中の全てのセ
ルに供給5tEる。/フト・セル・、;/ −、、、−
)y−スの4二、!4果として%i形さ(するといりこ
JC手)Z、 o tit’lkよ俵碑する動作中で心
安とされる一〕・ら牙化1−21いで残っていlr(・
すれり」:ならない/こ〉、7)、(二、れシ:7j
rF谷でへない。こ;)i、 1′−、の川゛71・が
どp) 、、l:うにφ化されるかの詳細な、9明が以
下Qこ示=’;f”lイ)。
スI−〜プル、7J FflXセルの両方の動作をイテ
つ(ノリノ、、、、=ト)Ll−/ 7’ A :J−
”よびB ri iiQ ノ1iつ:y)1ら出たイI
I′1イj−片む)。フリ、−f・フロ/′/″482
の出力!・:1: −’rr 8図のI/)スタ(フリ
、 1o 、 −7o 、、、 7’ )45 riが
プ1セ′町寧ン1′1÷・ンフトライン(7tにIン乏
←にされ−Cいるのと同i羊にライン4.!? 、?
vclertst、−aれ、A[、LI 4801)
二t’ ヤ’、) 出力ki 升+i (l′)−7ス
’:’ f’ 4 ス1−−−−ブIt、−1=り7
* 7(I!H)ノを二/L、 +C、J: 1.1−
y +) 、、J f −ノ・1〜.fA、4820人
力に!ど洸さt7る。へらにへしtI / 8 /)は
第81゛−イ1のALU i 72のそれと回じ3(θ
に11:11.゛lI或if−,yTQ ケ)−’f+
−,(’r ウ3.1ffl i・[1・7) Vl’
i ′J善−j、フリッ′ニア°・ノロノつ” A J
’、−よびB中の萌6・」マスクエ4−グルf;B汗中
で行ノー)れる:辷:’)1t’ ?−r中の全てのセ
ルに供給5tEる。/フト・セル・、;/ −、、、−
)y−スの4二、!4果として%i形さ(するといりこ
JC手)Z、 o tit’lkよ俵碑する動作中で心
安とされる一〕・ら牙化1−21いで残っていlr(・
すれり」:ならない/こ〉、7)、(二、れシ:7j
rF谷でへない。こ;)i、 1′−、の川゛71・が
どp) 、、l:うにφ化されるかの詳細な、9明が以
下Qこ示=’;f”lイ)。
仄に示す真1直表は;′89図のセル))のALU4.
’?θ中の誠(7機能の遂行のグらめの論哩訣態を示し
ている。とこで、 Aはレノメタ482中に保持された数である。
’?θ中の誠(7機能の遂行のグらめの論哩訣態を示し
ている。とこで、 Aはレノメタ482中に保持された数である。
13は被主故として作用するレジスタ484中に保持さ
れた故であ、?′1゜ C7は入って来るギャリビノトである。
れた故であ、?′1゜ C7は入って来るギャリビノトである。
co&′i出て行くギVリビットである。
R,は前のステツブから入って来る結果である。
Roはlit力する結果である。
状態は値A、BおよびC1によるセルDの状憾;である
。
。
、伺 1直 表
状θl、 2 、5 、7は安定であるが、状態6H状
−il 1 i−乙なり、それは次いで状態7になり、
状体(4は状態0になる。前述のことがら、全てのマス
クディスエーブルセルに1410図のセルCにより示へ
れるマスクディスエーブル区域(D)の一番左端にある
セルc−4除いてはディスエーブルでなげればならない
ことが発見さ11.た。第10図のセルCは被乗算の最
上桁ビy)を含み、明細1;の後の部分およびt心許請
求の馳囲中でそのように参照されるものであることに泊
三、火しなければならない。セルの差或は特定の方法は
仁の特定のセルに対して人カデータビ、ットに供給する
ことによって、或は前の指令によって設定場れることの
できる第2の内部識別ビットを有することによって行わ
れることができる。
−il 1 i−乙なり、それは次いで状態7になり、
状体(4は状態0になる。前述のことがら、全てのマス
クディスエーブルセルに1410図のセルCにより示へ
れるマスクディスエーブル区域(D)の一番左端にある
セルc−4除いてはディスエーブルでなげればならない
ことが発見さ11.た。第10図のセルCは被乗算の最
上桁ビy)を含み、明細1;の後の部分およびt心許請
求の馳囲中でそのように参照されるものであることに泊
三、火しなければならない。セルの差或は特定の方法は
仁の特定のセルに対して人カデータビ、ットに供給する
ことによって、或は前の指令によって設定場れることの
できる第2の内部識別ビットを有することによって行わ
れることができる。
第10図はセルA、BおよびC中の3ビット乗算を行う
連想セルの行を示す。各セル(cl第9図で説明[7た
セルと同一であり、したがってその動作の7悦明は第8
図全参照することができる。
連想セルの行を示す。各セル(cl第9図で説明[7た
セルと同一であり、したがってその動作の7悦明は第8
図全参照することができる。
セルD、EおよびFは第9図で説明したセルと同一であ
り、それぞれ第9図について前に説明したようにフリ、
、f・フロップおよびALU−i備えている。
り、それぞれ第9図について前に説明したようにフリ、
、f・フロップおよびALU−i備えている。
−にに挙げた第2の間頌、すなわちALU中の後続の減
算を有する加n J9b作からのキャリの両立性の問題
について説明する。実際ト[−キャリー1=−ブ」加東
器である交互の加算」すよび減うI゛を有するものとし
”CI況明することもでへろこの間:但は同時或は交互
の何れかでアクチブにされる態別のキャリおよび借りセ
ーブ・ξス(borrowTIRVe pR8l’+
)をイイするようにALU回路全変形すZ)(4とによ
ってブリ1決することができる。
算を有する加n J9b作からのキャリの両立性の問題
について説明する。実際ト[−キャリー1=−ブ」加東
器である交互の加算」すよび減うI゛を有するものとし
”CI況明することもでへろこの間:但は同時或は交互
の何れかでアクチブにされる態別のキャリおよび借りセ
ーブ・ξス(borrowTIRVe pR8l’+
)をイイするようにALU回路全変形すZ)(4とによ
ってブリ1決することができる。
”!S t i l”、glにid:を述の特定化の問
題ケWF決すること0)できるALU回路が示されてい
る。
題ケWF決すること0)できるALU回路が示されてい
る。
」′(植表に記載されるような、周知の′設計の複イヤ
論理N路で構成することのできる加へず・減算回v6
s o n l/′J:、例えば乗数お7しび波乗救で
あっ−r 、Lい故+i 、’prよびす、或は動作さ
せ7.> kめの+ttxのと文を1青舎されている。
論理N路で構成することのできる加へず・減算回v6
s o n l/′J:、例えば乗数お7しび波乗救で
あっ−r 、Lい故+i 、’prよびす、或は動作さ
せ7.> kめの+ttxのと文を1青舎されている。
救3およびb (d:アンドケ゛ F 5θ2」、−工
び入力端子F金(イて1]11暮・減り)回路、500
(/i−結合される。前のセル段からの4゛古′[L
(克′”l:、−J二び■)11のシフト時1円は、礫
504で遅!!正ノリ7.′。・フロップ506へ、(
人いで加痒・ン7哉昏回5“6 、”! I) l)の
端F R/へ結合いオlる。前の7ノト時間かぐ−〉の
キャリC’ (ri lギ<rルフリ、tf・フロップ
508かもfiIられ、この]tlり1Lノリツグ・フ
ロア−705178にlj’11:’i4.500のC
出力端子からキ、YすC貢:・)−は、付:iL 1.
01 ’Jソフト間・IY延沁1tで回路、りθ()の
C′入力端子(lこ1山給する。同様V(1,:、、i
1lY450(λの1ilIすB出力は遅延ノリ、7
7]″・70,7/′510に供給され、1シフト時1
)■1肇延さ寸1.で前のシフト時間からの借りとして
回路5()0のii’入力端fに(((給される。ア:
/ドク゛−,−(、5(ノ2からのデータ中の高速(F
aqt )は回i4500のI+′入力端子に供給され
る。?tl算、i′、¥川I用は回路5〜0のR出力端
子から次のセルに結合され、次のセルに対するR7人力
となる。
び入力端子F金(イて1]11暮・減り)回路、500
(/i−結合される。前のセル段からの4゛古′[L
(克′”l:、−J二び■)11のシフト時1円は、礫
504で遅!!正ノリ7.′。・フロップ506へ、(
人いで加痒・ン7哉昏回5“6 、”! I) l)の
端F R/へ結合いオlる。前の7ノト時間かぐ−〉の
キャリC’ (ri lギ<rルフリ、tf・フロップ
508かもfiIられ、この]tlり1Lノリツグ・フ
ロア−705178にlj’11:’i4.500のC
出力端子からキ、YすC貢:・)−は、付:iL 1.
01 ’Jソフト間・IY延沁1tで回路、りθ()の
C′入力端子(lこ1山給する。同様V(1,:、、i
1lY450(λの1ilIすB出力は遅延ノリ、7
7]″・70,7/′510に供給され、1シフト時1
)■1肇延さ寸1.で前のシフト時間からの借りとして
回路5()0のii’入力端fに(((給される。ア:
/ドク゛−,−(、5(ノ2からのデータ中の高速(F
aqt )は回i4500のI+′入力端子に供給され
る。?tl算、i′、¥川I用は回路5〜0のR出力端
子から次のセルに結合され、次のセルに対するR7人力
となる。
第11図+2) q1′b))倫理コー二2.)・の加
Q、・減算回路500の加′1γおよび減算機能に村す
るC(、値表を以下に示すが、−’cれにおいて、 F幻、人力2電1へ救であるθ R′は前の1°ンおよび前のシフト時間からのFj+
!、1:結果である。、 C:’(([前のシフト時間からのキYりである。
Q、・減算回路500の加′1γおよび減算機能に村す
るC(、値表を以下に示すが、−’cれにおいて、 F幻、人力2電1へ救であるθ R′は前の1°ンおよび前のシフト時間からのFj+
!、1:結果である。、 C:’(([前のシフト時間からのキYりである。
t3’f4 Failのシフ1・時間からのデV]つで
ある。
ある。
Rは現在の計算結果である。
C+d現在σ)キ\、りである。
B i=土■、1−(−二のポロウである。
加算R= F + R’+C’−s’に対するi′〜値
ミ= izt:次のとおりである。
ミ= izt:次のとおりである。
ト” R’ C’
B’ l丸 CBo
0 0 0 0 0 0
0 0 0 1 1 0
10 0 1、 0 1 0
0Q 0 1 1 0
0 0(l i 0 0
1 0 00 1 (11,01
1 011、001。
B’ l丸 CBo
0 0 0 0 0 0
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1 011、001。
(13−]、 i、 1 0
01 0 0 0 1 0
01 tl (11011 101、0010 10] 1 1 ° 01 1
0 0 0 1 01、
j O1111 11、+ 0 .1. ]、
01 1、 1 1. 0 1
01月) i’((じ−F −R’−1−(2’
−B K k:J する Rj(i”tとにtン欠
のと4.・りである。
01 0 0 0 1 0
01 tl (11011 101、0010 10] 1 1 ° 01 1
0 0 0 1 01、
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01 1、 1 1. 0 1
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−B K k:J する Rj(i”tとにtン欠
のと4.・りである。
F R’ C’ B’
it CBQ 0 0 0
0 0 00 0
0 1 1 0 1
0 (11,0100 0011000 010(+ 1 I)
IQ ] 0 1.
OO10110000 01]、 i i、 0
]1 0 0 0
]、 O(11001011 ]、 (l J (101
,(11011it 0 0 1 ]、 0 0
(、) 0 01 1
0 1 .1 0 11
1 1 0 ]、
0 01 1 1、
1 0 0 0以上、この発
明をその好まし、い実jjlfj例とf、i’J連して
説明したが、当?3者になよ自明である多くのその他の
実施例、変形および応用も特許1イj求の範囲に記載さ
れた発明の技術的・:X;)囲に含−まれること金il
l p(Jf二1べきである。
it CBQ 0 0 0
0 0 00 0
0 1 1 0 1
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れた発明の技術的・:X;)囲に含−まれること金il
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49図11′lfのIR’S Q’−な、説明第11図
は1lls想プ゛ロセツサの闇路化しまたブロック図、
2112図は垂直および水平マスクを有する20×4の
ヒルの連想アレイの簡略図、第3図しjI′14純なセ
ルの論理回路図、第4図は直列・並列乗算:)2置の論
理回:烙図、第5図は行中の10閘の一ヒルの概略図、
第6図f、−j i?T列・4(−列装′C’J、’用
(4) !” −タの流れン:示す図、第7図ばiI[
想七ルの1′1−は1、仰ト算肝式のもののプロ1.り
図、第8図は111(加の、;1′算能力金有する第7
図の回路の変形、;1; g l:X] (・1座想セ
ルの動作をさらに示すブロック:パ・′1、・l!;
t 0図はこの発明による米算を行う連想セルの行ン=
示す、咀略図、第11図はこの清明のり・(li/l−
全書、明する連想セルの計1;9論理ユニ、1・の・パ
口、り」5.−よび論理図で心る。
は1lls想プ゛ロセツサの闇路化しまたブロック図、
2112図は垂直および水平マスクを有する20×4の
ヒルの連想アレイの簡略図、第3図しjI′14純なセ
ルの論理回路図、第4図は直列・並列乗算:)2置の論
理回:烙図、第5図は行中の10閘の一ヒルの概略図、
第6図f、−j i?T列・4(−列装′C’J、’用
(4) !” −タの流れン:示す図、第7図ばiI[
想七ルの1′1−は1、仰ト算肝式のもののプロ1.り
図、第8図は111(加の、;1′算能力金有する第7
図の回路の変形、;1; g l:X] (・1座想セ
ルの動作をさらに示すブロック:パ・′1、・l!;
t 0図はこの発明による米算を行う連想セルの行ン=
示す、咀略図、第11図はこの清明のり・(li/l−
全書、明する連想セルの計1;9論理ユニ、1・の・パ
口、り」5.−よび論理図で心る。
100・・・、1K 想了レイ、102・・・水平マス
クレ/9メタ、104・・・垂直マスクレジスタ、10
6・・・了1.・イ:bli イi!il =t%置、
122・・・アドレスレジスタ、202・・・ヒルマト
リックス、204・・・セル、206・・・水平マスク
レジスタ、208・・llj伯、マスクレジスタ、20
9・・・Mモl凸人出力しノスタ、210・・・A型フ
リ、!6フロ、〕0.212・・M型フリツノ・フロツ
ノ0.214・・・、汁算、倫J里ユニット、222,
228・・・l河沢スイッチ、232・・・ 1′に1
尺 り′ゝ −−ト 、 3 06 、 .1
013 、 3 1 0 .320゜322
・・・フリッ〕ノ0・フロラ:7°、3I4・・了ンド
ゲ5− ト 、 ′l 16 ・・ フ用′q器、
4 θ 0 、4 θ l 。
クレ/9メタ、104・・・垂直マスクレジスタ、10
6・・・了1.・イ:bli イi!il =t%置、
122・・・アドレスレジスタ、202・・・ヒルマト
リックス、204・・・セル、206・・・水平マスク
レジスタ、208・・llj伯、マスクレジスタ、20
9・・・Mモl凸人出力しノスタ、210・・・A型フ
リ、!6フロ、〕0.212・・M型フリツノ・フロツ
ノ0.214・・・、汁算、倫J里ユニット、222,
228・・・l河沢スイッチ、232・・・ 1′に1
尺 り′ゝ −−ト 、 3 06 、 .1
013 、 3 1 0 .320゜322
・・・フリッ〕ノ0・フロラ:7°、3I4・・了ンド
ゲ5− ト 、 ′l 16 ・・ フ用′q器、
4 θ 0 、4 θ l 。
4θ2・・・論理計算ユニット、40.7 、404
。
。
405・・・1皮来、故しノスタ、406 、407
。
。
408・・・乗数レジスタ、450.452.454゜
・グ、56,458,460,462,464・・・レ
ジスタ、466.468,470,472゜480・・
・計Ti、論理ユニッ1−5.1.92・・・−7リツ
プフロソデ(レジスタ)、SOO・・・加算・成算回路
、502・・・アンドデート、506,508゜510
・・・遅延フリッノ・フロ、′□10゜出IaI¥人代
理人 井理士 鈴 江 武 彦〜、3 〜・4・
・グ、56,458,460,462,464・・・レ
ジスタ、466.468,470,472゜480・・
・計Ti、論理ユニッ1−5.1.92・・・−7リツ
プフロソデ(レジスタ)、SOO・・・加算・成算回路
、502・・・アンドデート、506,508゜510
・・・遅延フリッノ・フロ、′□10゜出IaI¥人代
理人 井理士 鈴 江 武 彦〜、3 〜・4・
Claims (1)
- 【特許請求の範囲】 (1) それぞれ和ビットおよびキャリビット全同時
に)ザζ4IItするように構成されているセルからな
る連想セルの行および列に配列されたアレイを具備し、 各セルは、 1以−1−の特定のセルが乗数或は被乗数ビットの1i
iJ ;jlか或はその組合せを有していることを特定
するだめのマスキング手段と、 ぐル乗数ビ、1・を蓄積する手段と、 波・K数ビットと乗数ビットの乗算を行う手段と、 1)iJ記セルが乗算結果の2ピツトを蓄(t〔するよ
うに・i’: j;’?:動作中前記セル全エネーブル
にする手j没ど。 i’i?Jのシフト時間からの計’fE fJ作の結果
にマスクされた波乗・1文ビットを加−ζγ或は減算し
て現在の乗算結果全出力するために爪故ビットをj;貞
次受信する計Q:論理ユニット手段と、 乗1/fが任、?にのデジット長の披乗紋と1191定
または可変1発の乗数とに対して隣1どセル中で同時に
生成される如く現在の乗へγ結果をその現在の結果が得
られるのと同じシフト時間に隣接する連想セルに結合す
る手段とを具備していることを・特徴とする連想ゾロセ
ッサ。 12)プロセッサにより実行3 h、るべき多ビツト指
令ワードを受1にするためおよびグロ士5.ザによる前
記指令の実行k iti制御するための判911手段が
設けられ、このilJ ft1手段はマスキング手段に
対してプロセッサのエネーブル修よびディスエーブル部
分のプこめにまた10セツザに9寸してそこに蓄積する
ために多ビット指令ワードケ結合する手段金1+i行え
ているt:芋許請求の範囲第1項記載の連句プロセッサ
。 (3)(皮・代方文および7゛(ξ明文ビットはHf■
舊シ信−号が′p待時間前記プロセッサにより乗算され
るようにビ・ゾタル1ぼけ11+f報を表わしでいる・
侍4〒請求のII・δ1II15゛1〜1項記載の連想
プロセッサ。 14)データフィールド中のど一夕が2鵠数の2の捕・
;(で構成されている′[¥;t’F Mi求の範囲第
1項記載の連想プロセッサ。 (5) 2 ;[q 、改の2のi(有数は前記マス
キング手段の1lio iに]1下番てアレイの各セル
中で動作される特許1;′1求の・范囲第4項記載の連
71i プロセッサ。 tri) アレイの各セルのためにPi 度! RW
セルへFjf前記11住の−hξ1“γ、:吉嘔全、%
:合する手段はセルが東j9動作中に−どイスエーブル
にされた時にセルの人力出力11)1にルー:fペック
接続金設けるための手段をはf、l1nt L、、、そ
れによりて直列4(ξ算が連想アI/イ中のセルの位t
ヒtに関係なく得られる特許請求の・j、jlill
r(’、 4 、+:ii記載の連想プロセッサ、。 (7) 東↓(卦よび被弱政が次式で廣わされる故で
あり、 【)ニー(□2n+a(。−1)2(n ’)4−a
(。−2)2(叶2)・・・ao20=−a、作n十A Q = bn2”+b(n−1)2(n’)+b(n−
2)2(n ’)12.bg20= 5n2°十B Bの2進有意仄η1ミはアレイ中の位置により決定され
、への2億有意状態は係数がアレイ内でシフトされる時
間により決定される特許請求の範囲第4 LA記載の連
想ブrトヒッサ。 (R) マスクディスエーブル区域中の被〕iη数の
醍上桁ピッl−を含むセルのディスニーゾル金阻市する
ために前記マスキング手段により1)0記乗算動作中セ
ルがその都度ディスエイプルにされるように動作する手
段が設けられている詩、許請求の範囲第6項記載の連想
プロセ、7す。 (9)行のマスクディスエーブル区域中の被乗数のI股
上桁ビットを含むセルf特定する手段を備えている・特
許請求の範囲第3 rq記載の連想プロセッサ。 +1t) t1iI記セルを特定する手段′は前記セ
ルに入力データビットをfl(給する手段金儲えている
特許請求の範囲第9項記載の座想プ゛r〕セツリ。 (II) 前記セル苓:特定する手段がt’+Q記セ
ル内に内部フリ1.f・フI−1.ノ0お、Lびそのプ
リツー、″・フロン:fを設定および不設定にする手段
な−備えてイl+ !−jli′(:’F 請求(7)
Hil )111第9項1范載ノ連想プoセソザO (1つ 前記プレイ手段中の各セルに71する前記へ1
1つi、1箱lipユニヮト手段は、J)n :ji!
:動作からのキャリは−それに続く減算動作と11[4
立+1であり、峨算動作からの11fすt」二それに続
< jJll :I!′2動作と両rH性であ2)よう
に同時或は交互の何れかで活性にさ−れる如く構成jれ
た別々のキャリち・よび借りセ−−−’ニア゛・ぐスン
ーJjえる手段金儲えでいる・ビを許+i# :A<の
11iiΣ囲7)λ1yi記ぐIV、の連、惇゛7°ロ
セ2.−リ”。 tl:> +)’ts謁アレイ中の各セルにh)す7
1前記、、”qJyl!。 1、、I、 、i;!ンー14−二、l・−511役が
、人力2.f(数Fを加(I・減算回路(/こt′1合
するp段と、前LJl)セル段」っ・よび前のシフト時
間かL゛っの結果Il’ ?r j)jl fl己
ノJll tT −ン或fγ 回 :l各Ka吉
ソ量」−る )=p と 、1)flのソフト時間か
らのキャリC′を17フト1晴間j尾4jE4させ入−
r(に前り己卯−は・桟尊1回路に・晴合する・X−1
蒙と、 前記;I[1申1・・j・又01回路の借りB、・・l
シフト時TEN遅延させ、前のシフト時間からの遅延さ
れた借りB′全結合する手段と、1.−よび 前記加算・減算回路から前111入力2、角数Fについ
ての51−≧7.結果Ry、得て、その結果Rを次に隣
接するセルにそのR′大入力1〜で結合させる手段とを
具IM ly −7:’ イる′1r許請求tD ・1
iil VM第12.、iJ”Jlic、代t7−)連
想プ「1−4−ラージ゛。 α・◇ 波乗数ビットを蓄積する手段がプリツf・フロ
ソノで4トソ成されている特許請求の範囲第1項記載の
連想プロセッサ。 (lυ 乗斂ビットを蓄積する手段がシフトレノスタン
:杖備している4s+、、;許請求の1jjjJ囲第1
項記載の連想プロセッサ。 Qr9 被*XXビットのマスキング手段はアレイの
行または列のそれぞれと連想する?スフセルを具備シフ
、かつ名アレイセルにおいて前記被乗数ビヅトと前記乗
数ビットとのアンド論理動作を行ってアレイセルに対す
る。[6速来算入力孕得る手段全具備している特。1「
請求の範囲第1項15「)載の連想プロセッサ。 (”) 連想プロセスセルの連iii f Ijセス
ア1、/イ中で可変長2J((−敗の高速乗′、うγを
行う方法におい一τ−, 6指忰が動作フィール1゛、i′−タフイールド4、・
よびマスキングフィールド舌金んでいる複数(4)2進
」;1令をr; i’J(I〜。 f4fj 4+4 :’、+−11J作フィールド作詞
イールドc riil記セルに結合された直列乗数にお
いて各セルの計算・iA理ユ、−ツI・中の高、’jJ
j ;Q算動作全実行するために前M[Jマスキングツ
5イールドに応じて前記fロセスセルの11・′11々
のものをエネーブルおよびディス7rニーtルにし。 2d乗救を乗〆クビ、トと乗算しマセルの計算論理ユニ
ットに対する高速乗り一人力を寿で511丁J +4t
、、: ’fJlごiも教を並列にかつ+itJ ti
t: M牧ビットを直列に[JiT CLマ東思想アレ
イセルそれぞれにおける計7−.1−、 、・iin理
コ、ニットに・侍合して:IQ ′t*績結果を導出j
−75任7←Lのデノット長の波乗政および乗数にλ:
1しで谷セル中で同時に94%算がu行路れるよう((
回じシフト時間にhセル中の;11■記”4を算積jf
r’?果を隣接セルに結合させることを特徴とする可変
役2進数の高速乗算方法。 0→ マスキング過程においてディスエーブルにされグ
こセル中のりu団の最上桁ビットを帛−むセルのマスキ
ング手段(lこよす乗、i−を処371 中’t” 4
ス工−ブルに々ることかran止σ7′1. Z、的
:′!l・請求の・矩囲第17項記載の方法。 (1!多 マスキング過程において行のマスクディス
エーブル区域のセルを特定する特許請求の範囲第18項
記戦の方法。 ■ 加算動作からのキャリが次の減募動作と両立性であ
り、減算動作からの借りが次の加・、?。 動作と両立性であるように同時或は交互の何れかにより
活性化されるように構成された別々のキャリおよび借り
セーブ・ぐスが結合される特許請求の範IJfl第17
項記載の方法。 G21) 前記2.用指令が2の補数のデータでめる
特許請求の範囲第17j、α記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/404,242 US4507748A (en) | 1982-08-02 | 1982-08-02 | Associative processor with variable length fast multiply capability |
US404242 | 1989-09-07 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5943475A true JPS5943475A (ja) | 1984-03-10 |
JPH0312739B2 JPH0312739B2 (ja) | 1991-02-20 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58139326A Granted JPS5943475A (ja) | 1982-08-02 | 1983-07-29 | 可変長高速乗算能力を有する連想プロセツサ |
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---|---|
US (1) | US4507748A (ja) |
EP (1) | EP0100511B1 (ja) |
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PH (1) | PH20071A (ja) |
ZA (1) | ZA834372B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0421026A (ja) * | 1990-05-14 | 1992-01-24 | Nec Corp | 高桁乗算装置 |
JPH0658170U (ja) * | 1993-01-13 | 1994-08-12 | 本田技研工業株式会社 | 汎用エンジンの非常停止装置 |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4964040A (en) * | 1983-01-03 | 1990-10-16 | United States Of America As Represented By The Secretary Of The Navy | Computer hardware executive |
US4580215A (en) * | 1983-03-08 | 1986-04-01 | Itt Corporation | Associative array with five arithmetic paths |
GB2141847B (en) * | 1983-05-06 | 1986-10-15 | Seiko Instr & Electronics | Matrix multiplication apparatus for graphic display |
GB8320362D0 (en) * | 1983-07-28 | 1983-09-01 | Secr Defence | Digital data processor |
US4736333A (en) * | 1983-08-15 | 1988-04-05 | California Institute Of Technology | Electronic musical instrument |
US4761755A (en) * | 1984-07-11 | 1988-08-02 | Prime Computer, Inc. | Data processing system and method having an improved arithmetic unit |
BR8503161A (pt) * | 1984-07-31 | 1986-03-25 | Int Standard Electric Corp | Metodo para investigar uma matriz de associacao |
EP0214313B1 (en) * | 1984-08-22 | 1993-03-10 | Hitachi, Ltd. | Method and apparatus for data merging/sorting |
US4742520A (en) * | 1984-09-26 | 1988-05-03 | Texas Instruments Incorporated | ALU operation: modulo two sum |
US5226171A (en) * | 1984-12-03 | 1993-07-06 | Cray Research, Inc. | Parallel vector processing system for individual and broadcast distribution of operands and control information |
US5081573A (en) * | 1984-12-03 | 1992-01-14 | Floating Point Systems, Inc. | Parallel processing system |
US4835729A (en) * | 1985-12-12 | 1989-05-30 | Alcatel Usa, Corp. | Single instruction multiple data (SIMD) cellular array processing apparatus with on-board RAM and address generator apparatus |
US4780842A (en) * | 1986-03-26 | 1988-10-25 | Alcatel Usa, Corp. | Cellular processor apparatus capable of performing floating point arithmetic operations |
US4974198A (en) * | 1986-07-16 | 1990-11-27 | Nec Corporation | Vector processing system utilizing firm ware control to prevent delays during processing operations |
US4851995A (en) * | 1987-06-19 | 1989-07-25 | International Business Machines Corporation | Programmable variable-cycle clock circuit for skew-tolerant array processor architecture |
US5257395A (en) * | 1988-05-13 | 1993-10-26 | International Business Machines Corporation | Methods and circuit for implementing and arbitrary graph on a polymorphic mesh |
DE58906476D1 (de) * | 1988-07-05 | 1994-02-03 | Siemens Ag | In integrierter Schaltungstechnik ausgeführtes digitales neuronales Netz. |
US5056006A (en) * | 1988-09-12 | 1991-10-08 | General Electric Company | Parallel processor with single program storage and sequencer and simultaneous instruction processing |
US5758148A (en) * | 1989-03-10 | 1998-05-26 | Board Of Regents, The University Of Texas System | System and method for searching a data base using a content-searchable memory |
US4989180A (en) * | 1989-03-10 | 1991-01-29 | Board Of Regents, The University Of Texas System | Dynamic memory with logic-in-refresh |
US5777608A (en) * | 1989-03-10 | 1998-07-07 | Board Of Regents, The University Of Texas System | Apparatus and method for in-parallel scan-line graphics rendering using content-searchable memories |
US5001662A (en) * | 1989-04-28 | 1991-03-19 | Apple Computer, Inc. | Method and apparatus for multi-gauge computation |
CA2021192A1 (en) * | 1989-07-28 | 1991-01-29 | Malcolm A. Mumme | Simplified synchronous mesh processor |
US5053991A (en) * | 1989-10-06 | 1991-10-01 | Sanders Associates, Inc. | Content-addressable memory with soft-match capability |
US5125098A (en) * | 1989-10-06 | 1992-06-23 | Sanders Associates, Inc. | Finite state-machine employing a content-addressable memory |
US6148034A (en) * | 1996-12-05 | 2000-11-14 | Linden Technology Limited | Apparatus and method for determining video encoding motion compensation vectors |
US6341327B1 (en) * | 1998-08-13 | 2002-01-22 | Intel Corporation | Content addressable memory addressable by redundant form input |
GB9929269D0 (en) | 1999-12-11 | 2000-02-02 | Koninkl Philips Electronics Nv | Method and apparatus for digital correlation |
DE10206830B4 (de) * | 2002-02-18 | 2004-10-14 | Systemonic Ag | Verfahren und Anordnung zur Zusammenführung von Daten aus parallelen Datenpfaden |
JP4913685B2 (ja) * | 2007-07-04 | 2012-04-11 | 株式会社リコー | Simd型マイクロプロセッサおよびsimd型マイクロプロセッサの制御方法 |
US8755515B1 (en) | 2008-09-29 | 2014-06-17 | Wai Wu | Parallel signal processing system and method |
FR3101982B1 (fr) * | 2019-10-11 | 2024-03-08 | St Microelectronics Grenoble 2 | Détermination d'un bit indicateur |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5447539A (en) * | 1977-09-22 | 1979-04-14 | Nippon Telegr & Teleph Corp <Ntt> | Digital binary multiplier circuit |
JPS56127266A (en) * | 1980-03-10 | 1981-10-05 | Ibm | Method of executing and controlling command stream |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1540996A (en) * | 1975-05-12 | 1979-02-21 | Plessey Co Ltd | Associative processors |
IT1055645B (it) * | 1975-10-24 | 1982-01-11 | Elsag | Multielaboratore elettronico associativo per elabobazioni multiple contemporanee di dati in tempo reale |
US4310879A (en) * | 1979-03-08 | 1982-01-12 | Pandeya Arun K | Parallel processor having central processor memory extension |
US4287566A (en) * | 1979-09-28 | 1981-09-01 | Culler-Harrison Inc. | Array processor with parallel operations per instruction |
US4314349A (en) * | 1979-12-31 | 1982-02-02 | Goodyear Aerospace Corporation | Processing element for parallel array processors |
-
1982
- 1982-08-02 US US06/404,242 patent/US4507748A/en not_active Expired - Fee Related
-
1983
- 1983-06-14 ZA ZA834372A patent/ZA834372B/xx unknown
- 1983-06-20 PH PH29086A patent/PH20071A/en unknown
- 1983-06-27 IN IN794/CAL/83A patent/IN158682B/en unknown
- 1983-07-12 BR BR8303716A patent/BR8303716A/pt not_active IP Right Cessation
- 1983-07-19 NZ NZ204954A patent/NZ204954A/en unknown
- 1983-07-26 AT AT83107304T patent/ATE48194T1/de not_active IP Right Cessation
- 1983-07-26 AR AR83293732A patent/AR242865A1/es active
- 1983-07-26 EP EP83107304A patent/EP0100511B1/en not_active Expired
- 1983-07-26 DE DE8383107304T patent/DE3380884D1/de not_active Expired
- 1983-07-28 AU AU17375/83A patent/AU560012B2/en not_active Ceased
- 1983-07-29 CA CA000433652A patent/CA1194606A/en not_active Expired
- 1983-07-29 JP JP58139326A patent/JPS5943475A/ja active Granted
- 1983-08-01 MX MX198247A patent/MX155395A/es unknown
- 1983-08-01 ES ES524630A patent/ES8500667A1/es not_active Expired
- 1983-08-02 KR KR1019830003623A patent/KR910004308B1/ko not_active IP Right Cessation
- 1983-08-02 BE BE2/60175A patent/BE897441A/fr not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5447539A (en) * | 1977-09-22 | 1979-04-14 | Nippon Telegr & Teleph Corp <Ntt> | Digital binary multiplier circuit |
JPS56127266A (en) * | 1980-03-10 | 1981-10-05 | Ibm | Method of executing and controlling command stream |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0421026A (ja) * | 1990-05-14 | 1992-01-24 | Nec Corp | 高桁乗算装置 |
JPH0658170U (ja) * | 1993-01-13 | 1994-08-12 | 本田技研工業株式会社 | 汎用エンジンの非常停止装置 |
Also Published As
Publication number | Publication date |
---|---|
PH20071A (en) | 1986-09-18 |
MX155395A (es) | 1988-02-26 |
ES524630A0 (es) | 1984-06-16 |
KR840006089A (ko) | 1984-11-21 |
EP0100511A2 (en) | 1984-02-15 |
ES8500667A1 (es) | 1984-06-16 |
BR8303716A (pt) | 1984-04-24 |
ATE48194T1 (de) | 1989-12-15 |
AR242865A1 (es) | 1993-05-31 |
NZ204954A (en) | 1987-11-27 |
IN158682B (ja) | 1987-01-03 |
KR910004308B1 (ko) | 1991-06-25 |
JPH0312739B2 (ja) | 1991-02-20 |
EP0100511B1 (en) | 1989-11-23 |
AU1737583A (en) | 1984-02-09 |
CA1194606A (en) | 1985-10-01 |
BE897441A (fr) | 1984-02-02 |
AU560012B2 (en) | 1987-03-26 |
EP0100511A3 (en) | 1986-08-27 |
DE3380884D1 (en) | 1989-12-28 |
ZA834372B (en) | 1984-03-28 |
US4507748A (en) | 1985-03-26 |
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Morgen | Advances in Chemical Engineering. Thomas B. Drew and John W. Hoopes, Jr. Academic Press, New York, 1956. 448 pp. Illus. $10. |