JPH03103922A

JPH03103922A - 多数桁乗算装置

Info

Publication number: JPH03103922A
Application number: JP24059989A
Authority: JP
Inventors: Takayuki Hasebe; 高行長谷部; Naoya Torii; 直哉鳥居
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-09-19
Filing date: 1989-09-19
Publication date: 1991-04-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　　要〕多数桁同士の乗算を実行する拡張型の多数桁乗算器に関
し、１２ハードウエア規模が小さく、制御が簡単で、乗算桁数の
拡張性に冨む多数桁乗算器を実現することを目的とし、第１の入力値と第２の入力値を乗算し乗算結果を得る多
数桁乗算装置において、乗算手段と該乗算手段の出力を
第１の入力とする加算手段と該加算乎段の出力を１乗算
タイミング分遅延さ・ける遅延手段とからなる乗算ユニ
ットを、上位の乗算ユニットの遅延手段の出力を下位の
乗算ユニットの加算手段の第２の入力とすることにより
、所定段数分縦続接続した構造を有し、各乗算ユニット
の各乗算手段の下位から上位の各第２の入力には、第２
の入力を所定段数で等分して得られる下位から上位の各
第２の部分入力を前記各乗算タイミングにかかわらず固
定的に入力さーＵ・、第１の入力を所定段数で等分して
得られる各第１の部分入力を、各乗算タイミング毎に下
位から順次、各乗算ユニットの各乗算手段の各第１の入
力に共通に入力させることにより、乗算結果を最下位の
乗算ユニットの遅延手段の出力として順次出力させるデ
ータ制御手段を有するように構或する。

〔産業上の利用分野〕

本発明は、多数桁同士の乗算を実行する拡張型の多数桁
乗算器に関する。

〔従来の技術〕

近年、通信データの暗号化及び認証アルゴリズムとして
、便利な公開鍵暗号がある。これは通信データを暗号化
する場合、送信者は相手受信者が予め公開している鍵を
用いて電文を暗号化し、方受信者は公開鍵と異なる秘密
の鍵により受信電文を復号化する。公開鍵暗号はこのよ
うに送信者、受信者間で同一の鍵を管理する慣用暗号と
異なり、受信者のみが１個の鍵を管理すればよく安全性
が高い暗号である。公開鍵暗号で特に優れた方式の１つ
にＲＳＡ暗号があるが、アルゴルズムは多数桁の乗算及
び剰余演算を数百回繰り返す操作を基本とするため、多
数桁の乗算をハードウエア規模を小さく、かつ高速処理
で実行する乗算回路が望３４まれている。

従来の多数桁乗算器の構或例として、被乗数ｌ２８×乗
数１２８ビッ１・で乗算重位３２Ｘ３２ビットの多数桁
乗算を行う多数桁乗算器の構或を第７図に示す。同図の
多数桁乗算器は、乗数を格納するレジスタファイルＲＦ
５、被乗数を格納する巡回型シフトレジスタＲ　Ｅ　Ｇ
　１　ｏ　−Ｒ　Ｅ　Ｇ　１　３、３２ビット×３２ビ
ットの乗算器Ｍ　Ｕ　Ｌ　２　ｏ〜ＭＵＬ２３、６４ビ
ットの加算器ＡＤＤ３ｏ〜ＡＤＤ３３、乗算結果格納用
の６４ビットレジスクＲＥ　Ｇ　４　ｏ　＝　Ｒ　Ｅ　
Ｇ　４　２及び２５６ビットの全加算器Ａ　Ｄ　Ｄ　’
６により構或されている。

被乗数Ｂは巡回型シフトレジスタＲ　Ｅ　Ｇ　１　ｏ〜
Ｒ　Ｅ　Ｇ　１　３に格納されており、乗算器ＭＵＬ２
０〜Ｍ　Ｕ　Ｌ　２　３で３２ビット×３２ビントの乗
算が終了する毎に、各レジスタの内容がＲＥＧＩ。一Ｒ
ＥＧＩＩ−＋ＲＥＧ１。→ＲＥＧ１３→ＲＥＧ１ｏとい
うよう゛に巡回シフトされる。

乗数ＡはＲＦ５に格納されており、後述するＡＯ、Ａ１
、Ａ２、Ａ３の順にＲＦ５から引き出されて乗算器ＭＵ
Ｌ２ｏ　＝ＭＵＬ２３に入力される。

乗算器ＭＵＬ２０の各出力は加算器Ａ　Ｄ　Ｄ　３　ｏ
〜Ａ　Ｄ　Ｄ　３　：ｌで累積加算され部分積が求めら
れる。

上記構或の従来例の動作を以下に説明する。

まず、乗数Ａと被乗数Ｂの構戒を第８図に示す。

同図に示される如く、乗数Ａは下位ビットから上位ビッ
トに向けて、各々３２ビットずつの部分データＡＯ，　
ＡＩ、Ａ２、Ａ３の計１２８ビットで構成される。被乗
数Ｂも同様に、各々３２ビットずつの部分データＢＯ、
Ｂ１、Ｂ２、Ｂ３の計１２８ビットで構威される。そし
て、被乗数Ｂに乗数Ａを乗算して得られる乗算結果Ｍは
、下位から上位に向けて、各々３２ビットずつの部分デ
ータＭＯ〜Ｍ７の計２５６ビットの値を有するが、始め
に、第７図の従来例がこの乗算を実現するための基本原
理について以下に示す。

まず、乗算結果Ｍの最下位の３２ビッ１・ＭＯは、第８
図の関係より第９図のように、部分積ＡＯ　Ｘ　ＢＯ（
以下、部分積のと呼ぶ）の下位３２ビッ１・として定ま
る。

５６乗算結果Ｍの次の３２ビットのＭ１は、第８図の関係よ
り第９図のように、部分積ＡＯｘＢ１＋ΔＩＸＢＯ（以
下、部分積■と呼ぶ）に上記部分積■の上位３２ビット
を加算して得た値の下位３２ビットとして定まる。

同様に、乗算結果Ｍの次の３２ビッ１・のＭ２は、第９
図のように、部分積ＡＯｘＢ２＋Ａ１ｘＢ１＋Ａ２ｘＢ
Ｏ（以下、部分積■と呼ぶ）に上記部分積■の上位３２
ビットを加算して得た値の下位３２ビントとして定まる
。

Ｍ３は、第９図のように、部分積ＡＯｘｌ３３−ｔ−Ａ
１ｘＢ２＋Ａ２ＸＢ１＋Ａ３ＸＢＯ　（以下、部分積■
と呼ぶ）に上記部分積■の上位３２ビットを加算して得
た値の下位３２ビ・ノトとして定まる。

Ｍ４は、第９図のように、部分積Ａ１ｘＢ３＋Ａ２ｘＢ
２＋Ａ３ＸＢ１　（以下、部分積■と呼ぶ）に上記部分
積■の上位３２ビッ１・を加算して得た値の下位３２ビ
ソ１・とじて定まる。

Ｍ５は、第９図のように、部分積＾２ＸＢ３−＋−＾３
×■２（以下、部分積■と呼ぶ）に上記部分積■の上位
３２ビットを加算して得た値の下位３２ビットとして定
まる。

Ｍ６は、第９図のように、部分積Ａ３ＸＢ３（以下、部
分積■と呼ぷ）に上記部分積■の上位３２ビットを加算
して得た値の下位３２ビットとして定まる。

そして、Ｍ７は、第９図のように、上記部分積■の上位
３２ビットとして定まる。

以」二の部分積の演３γと力ＩＩ算の各動作を実現する
ために、第７図の従来例は以下に示す動作を行う。

第７図の多数桁乗算器では、３２ビット×３２ピントの
乗算を行う乗算器Ｍ　Ｕ　Ｌ　２　ｏ〜Ｍ　Ｕ　Ｌ　２
　３の４回の乗算動作により、第９図の各部分積■〜■
を／ｉｉｉ′ｃ７′ずる。

そして、第１回目の乗算動作時には、巡回型シフ１・レ
ジスタＲＥＧ１ｏ〜Ｉ３より各Ｍ　Ｕ　Ｌ　２　ｏ〜２
３に、各々、被乗数Ｂの各部分データＢＯ、Ｂ１、Ｂ２
及びＢ３を入力させる。また、ＲＦ５から各ＭＵＬ　２
　．〜２３に乗数Ａの部分データＡＯを共通に入力させ
る。また、７８第２回目の乗算動作時には、Ｍ　Ｕ　Ｌ　２　ｏ〜２３
に、ＲＥＧ１ｏ〜１３の内容を左に１レジスタ分シフト
した各内容Ｂ３、ＢＯ、Ｂ１及びＢ２を入力させ、ＲＦ
５からＡｌを共通に入力させる。

第３回目の乗算動作時には、Ｍ　Ｕ　Ｌ　２　ｏ〜２３
に、Ｒ　Ｅ　Ｇ　１　ａ〜１３を更に左に１レジスタ分
シフトした各内容Ｂ２、Ｂ３、ＢＯ及びＢ１を入力させ
、ＲＦ５からＡ２を共通に入力させる。

同様に、第４回目の乗算動作時には、Ｍ　Ｕ　Ｌ　２　
ｏ〜２３に、ＲＥＧＩ。〜１３を１レジスタ分シフトし
た各内容Ｂ１、Ｂ２、Ｂ３及びＢＯを入力させ、ＲＦ５
からＡ３を共通に入力させる。

上記データ入力動作に基づいて、まず、第９図の部分積
■は、Ｍ　Ｕ　Ｌ　２　ｏでの第１回目の乗算動作で得
られる乗算結果を、Ａ　Ｄ　Ｄ　３　ｏを介し（単に通
過させ）てＲ　Ｅ　Ｇ　４　ｏに格納することにより求
められる。

部分積■は、ＭＵＬ２＋での第１回目及び第２回目の各
乗算動作で得られる各乗算結果を、ＡＤＤ３で加算し、
その加算結果をＲ　Ｅ　Ｇ　４　＋に格納するこ？によ
り求められる。

部分積■は、Ｍ　Ｕ　Ｌ　２　２での第ｌ回目〜第３回
目の各乗算動作で得られる各乗算結果を、ＡＤＤ３■で
加算し、その加算結果をＲＥＧ４■に格納することによ
り求められる。

更に、部分積■は、Ｍ　Ｕ　Ｌ　２　３での第１回目〜
第４回目の各乗算動作で得られる各乗算結果を、Ａ　Ｄ
　Ｄ　３　３で加算することにより求められる。

一方、部分積■は、Ｍ　Ｕ　Ｌ　２　ｏでの第１回目の
乗算動作の後、Ａ　Ｄ　Ｄ　３　ｏをリセッ１・シ、Ｍ
ＵＬ２ｏでの第２回目〜第４回目の各乗算動作で得られ
る各乗算結果を、上記Ａ　Ｄ　Ｄ　３　ｏで加算するこ
とにより求められる。

部分積■は、Ｍ　Ｕ　Ｌ　２　＋での第２回目の乗算動
作の後、Ａ　Ｄ　Ｄ　３　Ｉ　をリセットし、Ｍ　Ｕ　
Ｌ　２　＋　での第３回目及び第４回目の各乗算動作で
得られる各乗算結果を、上記Ａ　Ｄ　Ｄ　３　＋で加算
することにより求められる。

そして、　部分積■は、Ｍ　Ｕ　Ｌ　２　２での第３回
目の乗算動作の後、ＡＤＤ３■をリセットし、Ｍ９ｌ０ＵＬ２２での第４回目の乗算動作で得られる乗算結果を
、上記Ａ　Ｄ　Ｄ　３　２で加算することにより求めら
れる。

以上の動作により、第４回目の乗算動作の終了時点で、
ＲＥＧ４ｏ　，４＋　、４２　、ＡＤＤ３３、３０、３
＋及び３２の各出力として求まる各部分積■〜■を、２
５６ビットの全加算器ＡＤＤ６に入力させることにより
、前述の如《隣り合う部分積同士で３２ビッ１・ずつ重
なり合うように加算動作が行われる。なお、各累算動作
で生しるキャリービット（第９図斜線部）も加算時に考
慮される。

〔発明が解決しようとする課題〕

上記従来例では、各乗算器ＭＵＬ２ｏ、２＋及び２２に
おいて、２つずつの部分積■と■、■と■及び■と■を
演算している。また、同一桁位置の部分積を同一の乗算
器で得るために、各乗算器Ｍ　Ｕ　Ｌ　２　ｏ〜２３に
おいて、乗数Ａが下位から上位に向かう方向で部分デー
タを入力させるのに対し、被乗数Ｂは逆に上位から下位
に向かう方向で入力させる必要があり、更に、各乗算器
Ｍ　Ｕ　Ｌ　２　ｏ〜２３で計算すべき部分積の桁位置
をずらす必要もある。そのために、第７図の従来例では
、巡回型シフトレジスタＲ　Ｅ　Ｇ　１　ｏ　＝　Ｒ　
Ｅ　Ｇ　１　３を設ける必要があり、ハードウエア規模
が増大していしまうという問題点を有している。

一方、第９図の如く、部分積■〜■より乗算結果Ｍを得
るために、第７図の２５６ビットの全加算器ＡＤＤ６が
必要となり、この加算回路として、入力する乗数Ａと被
乗数Ｂの桁数が異なると、それに応じたビット数のもの
を用意する必要がある。

従って、ビルディングブロック的に回路を拡張すること
ができず、乗算桁数を変更するのが困難で、拡張性に乏
しいという問題点を有している。

本発明は、ハードウエア規模が小さく、制御が簡単で、
乗算桁数の拡張性に冨む多数桁乗算器を実現することを
目的とする。

〔課題を解決するための手段〕

第１図は、本発明のブロック図である。本発明１１】　２？、第１の入力値Ａと第２の入力値Ｂを乗算し乗算結果
Ｍを得る多数桁乗算装置を前提とする。

まず、乗算手段８（図中８。〜８．１）と、該乗算手段
の出力を第１の入力とする加算手段９（図中９０〜９■
１）と、該加算手段の出力を１乗算タイミング分遅延さ
せる遅延手段１０（図中１００〜１０■Ｉ）とからなる
乗算ユニット７（図中７０〜７■ｌ）を有する。そして
、これらの乗算ユニットは、上位の乗算ユニット７の遅
延手段１０の出力を下位の乗算ユニット７の加算千段９
の第２の入力とすることにより、所定段数例えばｍ段分
、同図７０〜７ｍ−１の如く縦続接続した構造を有する
。

例えば乗算ユニット７Ｉの遅延手段１０．の出力は、乗
算ユニット７。の加算手段９。に入力する。

そして、乗算ユニット７。〜７■１の各乗算手段の下位
から上位すなわち８０〜８■−１の各第２の入力には、
第２の入力Ｂを所定段数ｍで等分して得られる下位から
上位の各第２の部分入力Ｂ。−しを固定的に入力させる
。つまり、乗算手段８ｏには第２の部分入力Ｂ０が入力
し、乗算手段８１には？２の部分入力Ｂ２が入力し、乗
算手段８。−２には第２の部分入力Ｂ．−２が入力し、
乗算手段８■一獣には第２の部分入力Ｂ．−１が入力す
る。

そして、第１の入力Ａを所定段数ｍで等分して得られる
各第１の部分入力Ａ０〜Ａｍ−＋を、各乗算タイミング
毎に下位すなわち八〇から順次、各乗算ユニット７０〜
７ｍ−１の各乗算千段８。〜８■１の各第１の入力に共
通に入力させることにより、乗算結果Ｍを最下位の乗算
ユニット７。の遅延千段１０ｏの出力として順次出力さ
せるデータ制御手段ｌ１を有する。

なお、上記各乗算ユニット７。〜７０−Ｉの乗算手段８
。〜ａｍ−１は、該手段からの乗算出力のうちあふれ桁
部分を次回の乗算タイ稟ングの乗算出力に加算する加算
手段を有するように構威される。

〔作　　　用〕

本発明では、第１の入力Ａをｍ等分して第１の部分デー
タＡ０〜Ａｍ−１とし、第２の入力Ｂをｍ等分して第２
の部分データ８０〜Ｂ．−１として、各部分デ１３ｌ４？単位で乗算を行い、順次累算を行って乗算結果Ｍを求
める。

この場合、縦続接続した各乗算ユニット７。〜７■−１
の各乗算手段８。〜８■４での乗算出力は、加算手段９
０〜９■引及び遅延千段１０ｏ〜１０■を介して、１乗
算タイミングずつ遅れて順次下位の乗算ユニットに伝達
される。

槌って、各乗算ユニッＩ・７０〜７■−１の各乗箕手段
８。〜８、一。の第２の入力として、桁位置が１単位ず
つずれた第２の部分データＢ。−Ｂｍ−１を固定的に入
力させ、一方、各第１の入力には、データ制御手段１１
によって、共通の第１の部分データＡ。

〜Ａ．−１を各乗算タイミング毎に順次入力させること
により、各乗算ユニット７。〜７０−１の各加算手段８
。〜８■−，において、桁位置が一致した各乗算出力を
累算することができ、最終的に爪下位の乗算ユニッＩ・
７ｏの加算千段９。において、桁位置が一致した乗算出
力の総和を求めることができる。

これにより、遅延千段１０ｏからの出力として、各桁位
置毎の乗算結果Ｍを順次求められる。

以上の如く、各乗算手段８。〜８、一，へ入力する第２
の部分データＢ。−Ｂｍ−１は、各乗算タイミングづσ
に順次桁位置をずらす必要がなくなり、従来例のような
巡回型シフｌ・レジスタを設けなくてよい。

また、従来例では、各乗算出力を最終的に累算するため
の加算器の桁数を第１の入力Ａ及び第２の入力Ｂの桁数
に応して変更する必要があったが、本発明では、乗算ユ
ニソト７をビルディングブロック的に縦続接続し、デー
タ制御千段１１から与える第１の部分デークＡ。，Ａ１
．・・・の深さを変更するだけで、任意の多数桁の乗算
を実行する乗算装置を構或することができる。

〔実　　力缶　　例〕

以下、図面を参照しながら本発明の実施例を説明する。

第２図（ａ）は、本発明の実施例の全体ブロック図であ
る。

本実施例による多数桁乗算器は、第２図（ｂ）に示され
る乗算部ＭＵＬ１４及び加算部である加算器１５１６？ＤＤ１５とレジスタＲＥＧ１６より構威された乗算ユ
ニットｌ７を基本としている。そして、第２図（ａ）の
如く、上記乗算ユニット１７を１７ｏ〜１７３として示
されるように、直列に接続（縦続接続）することにより
多数桁乗算器が構威されている。

同図の例では、前述の第８図と同様、１２８ビッ｝Ｘ１
２８ビッ１・の乗数Ａと被乗数Ｂの乗算を行う。そして
、各乗算ユニ、ット１７ｏ〜１７３の乗算器ＭＵＬ　１
　４ｏ　〜ＭＵＬ　１　４：！は、３２ビット×３２ビ
ットの乗ゴγを行うため、乗算ユニット１７は１７ｏ〜
１７３の４個（１２８÷３２）が縦続接続される。この
場合、上位の乗算ユニッｌ・１７のレジスタＲＥＧ１６
の出力は下位の乗算ユニット１７の加算器ＡＤＤ１５に
入力することにより、乗算ユニット１７同士が縦続接続
される。

すなわち、乗算ユニット１７３のＲＥＧ１６ｆｆの出力
は、乗算ユニット１７２のＡＤＤ１５２に入力し、乗算
ユニット１７２のＲＥＧＩ６■の出力は、乗算ユニソト
１７，のＡＤＤ１５＋　に入力し、？算ユニッｔ・］　
７　＋のＲＥＧＩ６＋の出力は、乗算ユニット１７Ｇの
ＡＤＤ１５ｏに入力する。なお、最上位の乗算ユニット
１７３のＡＤＤ　１　５２の一方の入力は常にＯであり
、ここでは実質的に加算は行われない。

第２図（ａ）において、乗算器ＭＵＬ１４ｏの第１の入
力としては、ＲＥＧ２　１。から被乗数Ｂの最下位３２
ビットの部分データＢＯが固定的に入力する。同様にし
て、ＭＵＬ１４＋　の第１の入力には、ＲＥＣ．２１＋
　から次の３２ビットの部分データＢｌが、ＭＵＬ　１
　４■の第ｌの入力にはＲＥＧ２１ｚからＢ２が、そし
てＭＵＬ１４３の第１の入力にはＲＥＧ２　１３からＢ
３が各々固定的に入力する。

一方、ＭＵＬ１　４ｏ　〜ＭＵＬ　１　４３の各第２の
入力としては、ＲＦ１８から乗数Ａの最下位の部分デー
タＡＯから順に、各乗算タイミング毎に、ＡＯ、Ａ１、
Ａ２及びＡ３が共通に入力する。

次に、第３図は、第２図（ａ）の乗算ユニット１７ｏ及
び１７＋　の詳細構或図である。乗算ユニット１７２及
び１７３も同様の構或である。なお、以下１７１８の説明では、特には言及しない限り各番号の添え字は除
いて説明する。例えば「乗算部１４」というときは、乗
算部１４ｏ〜１４３を共通に指すとする。

第３図において、乗算部１４は、３２ビット×３２ビッ
トの乗算器１９、３２ビット加算器ＡＤＤ２０及びＡＤ
Ｄ２１、３２ビッ１・レジスタＲＥＧ２２及び２３、並
びにキャリー用１ビットレジスタＲＥＧ２　４とから構
成される。

乗算器ｌ９における３２ビット×３２ビットの乗算出力
は、同乗算器から出力されると、上位３２ビットと下位
３２ビットが各々３２ビット加算器ＡＤＤ２１及び２０
に入力される。

下位３２ビットの加算器ＡＤＤ２０では、今回の乗算出
力の下位３２ビットが、ＲＥＧ２３に格納されている前
回の乗算出力の上位３２ビットと加算され、ＲＥＧ２２
に格納されて乗算部１４の出力となる。各Ｒ　Ｅ　Ｇ　
２　２　ｏ〜２２３からの各乗算部出力をＰＭＯ〜ＰＭ
３とする。

上位３２ビットの加算器ＡＤＤ２１では、今回の乗算出
力の上位３２ビットが、ＲＥＧ２　４に格納されている
前回の加算で生じたキャリーＣａｒｒｙ及び下位ビット
加算器ＡＤＤ２０で生じたキャリーと加算され、ＲＥＧ
２３に格納される。このとき加算器ＡＤＤ２１で生じた
キャリーは、上述のようにＲＥＧ２　４に格納される。

次に、第３図において、加算部は、３２ビットの加算器
ＡＤＤ１５、この加算結果を１乗算タイミング分遅延す
る３２ビットのレジスタＲＥＣ；１６及びキャリー用の
１ビットのレジスタＲＥＧ２５から構威される。

前記乗算部１４のレジスタＲＥＧ２２の出力は、３２ビ
ットの加算器ＡＤＤｌ５に入力し、前段の乗算ユニット
１７の加算部のＲＥＧ１６（同図ではＲＥＧ１６＋　）
の出力及びＲＥＧ２５に格納されている前回の加算で生
じたキャリーＣａｒｒｙと加算される。そして、ＡＤＤ
　１　５の出力はＲＥＣ；１６に格納される。

上記構成の実施例の動作を以下に説明する。

まず、各乗算ユニット１７ｏ〜１７：Ｉ内の各乗１９２０算部１４ｏ〜１４３の動作につき、乗算部１４ｏを例に
とって、第４図の原理動作図に基づいて説明する。

まず、第１のタイミング１．では、乗算部１４ｏの乗算
器１９ｏに、３２ビットの乗数ＡＯ及び被乗数ＢＯが入
力し、乗算器１９ｏではＡＯ　Ｘ　ＢＯが演算される。

そして、ＡＯ　Ｘ　ＢＯの下位３２ビットはＡＤＤ２０
ｏを介してＲ　Ｅ　Ｇ　２　０　ｏにセットされ、第４
図の如く乗算タイ稟ング１．における乗算部出力Ｐ　Ｍ
　Ｏ　ｏとなる。このときＲＥＧ２　３ｏの出力はＯで
ある。一方、ＡＯｘＢＯの上位３２ビットはＡＤＤ２ｉ
ｏを介して、次の乗算タイえング１，の立ち上がりでＲ
ＥＧ２３ｏにセットされる。このとき、Ｒ　Ｅ　Ｇ　２
　４　ｏからのキャリーＣａｒｒｙは０である。

第２のタイミングｔｌでは、乗算部１４ｏの乗算器１９
ｏに、乗数ＡＩ及び被乗数ＢＯが入力し、乗算器１９ｏ
ではＡＩＸＢＯが演算される。そして、ＡＩＸＢＯの下
位３２ビットはＡＤＤ２０ｏにおいて、第４図の如く、
し，の立ち上がりでＲＥＣ；２３。

にセットされた前回の乗算タイミングｔ。でのＡＯ×Ｒ
Ｏの−１二位３２ビットと加算され、乗算タイミングｔ
１における乗算部出力Ｐ　Ｍ　Ｏ　ｒ　となる。一方，
、ＡＩＸＢＯの上位３２ビットは、ＡＤＤ２１ｏにおい
てＡ　Ｄ　Ｄ　２　０　ｏからのキャリーＣａｒｒｙと
加算され、次の乗算タイミングｔ２の立ち上がりでＲＥ
Ｇ２３ｏにセットされる。また、このとき生じたキャリ
ーＣａｒｒｙは、ｔ２の立ち上がりでＲＥＧ２　４ｏに
セットされる。

箪３のタイミングし、で＆．ｉ　，乗算部１４ｏの乗算
器１９ｏに、乗数Ａ２及び被乗数ＢＯが入力し、乗算器
１９ｏではＡ２ＸＢＯが演算される。そして、Ａ２ＸＢ
Ｏの下位３２ビットはＡＤＤ２０ｏにおいて、第４図の
如く、ｔ２の立ち上がりでＲＥＧ２３ｏにセットされた
前回の乗算タイミング１．でのＡＩＸＢＯの上位３２ビ
ット（キャリーＣａｒｒｙを含む）と加算され、乗算タ
イミングｔ２における乗算部出力Ｐ　Ｍ　０　２となる
。一方、Ａ２　Ｘ　ＢＯの上位３２ビットは、ＡＤＤ２
１ｏにおいてＡ　Ｄ　Ｄ　２　０　ｏからのキャリーＣ
ａｒｒｙ及びＲ　Ｅ　Ｇ　２　４　ｏに格納されて２■ ２２いる前回のキャリーＣａｒｒｙと加算され、次の乗算タ
イ呉ングＬ３の立ち上がりでＲＩＥＣ２３ｏにセソトさ
れる。このとき生じたキャリーＣａｒ＋ｙは、ｔ３の立
ち」二がりでＲ　Ｂ　Ｇ　２　４　ｏにセ・ントされる
。

第４のタイミングＬ３では、乗算部１４ｏの乗算器１９
ｏに、乗数Ａ３及び被乗数ＢＯが入力し、乗ＩＩ器１９
ｏでは＾３Ｘｌ３０が演算される。そして、Ａ３ＸＢＯ
の下位３２ビッ１・はＡＤＤ２０ｏにおいて、第４図の
如く、ｔ３の立ち上がりでＲＥＧ２３ｏにセン１・され
たＩｌｌ　ＩＬ！ｌの東算夕・ｆミング１２でのＡ２Ｘ
ＢＯの上位３２ビット（キャリーＣａｒｒｙを含む）と
加算され、乗算タイ旦ングＬ３における乗算部出力Ｐ　
Ｍ　Ｏ　３となる。一方、Ａ３　Ｘ　ＢＯの上位３２ビ
ットは、Ａ　Ｄ　Ｄ　２　１　ｏにおいてＡＤＤ２０ｏ
からのキャリーＣａｒｒｙ及びＲＥＧ２４ｏに格納され
ている前回のキャリーＣａｒｒｙと加算され、次の乗算
タイくングｔ４の立ち上がりでＲＥＧ２３ｏにセットさ
れる。このとき生したキャリーＣａｒｒｙは、ｔ４の立
ち」二かりでＲＥＧ２４０　にセントされる。

そして、第５のタイ美ングｔ４では、乗算部１４ｏの乗
算器１９０には入力がなく、その出力は０となる。従っ
て、Ａ　Ｄ　Ｄ　２　０　ｏの出ノノは、第４図の如く
、ｔ４の立ち上がりでＲＥＧ２３ｏにセットされた前回
の乗算タイくングｔ３におげるＡ３ｘｎｏの４１二拉３
２ビ・ンｌ・（　’１’　＋りー（ａｒｒｙを含む）と
なり、これが乗算タイミングｔ４における乗算部出力Ｐ
　Ｍ　Ｏ　Ａ　となる。

以上、ＬＯ〜し４の５クイξングで、乗算ユニット１７
ｏの乗算部１４ｏから、３２ビントずつの５つの乗算部
出力Ｐ　Ｍ　Ｏ　ｏ　＝　Ｐ　Ｍ　Ｏ　ｓ　、計１６０
ビットが出力される。

」二述の動作は、他の乗算ユニント１７，〜１７３の各
乗算部１４１〜１４３においても全く同様であり、第４
図のＢＯが各々Ｂ１、Ｂ２又はＢ３に置き代わるだけで
ある。従って、クイくングＬｏ−Ｌａにおける各乗算部
１４１〜１４３における各乗算部出力Ｐ　ＭＯｏ　”Ｐ
　ＭＯａ　、Ｐ　Ｍ　Ｉ．　ｏ〜Ｐ　Ｍ　１　４、Ｐ　
Ｍ　２　ｏ　＝　Ｐ　Ｍ　２　ａ及びＰ　Ｍ　３　ｏ　
〜Ｐ　Ｍ　３　４は、第５図に示される如くとなる。な
お、同図では、キャリーＣａｒｒｙは省略してある。

２３２４以上の各乗算部１４ｏ〜１４３の動作に基づく第２図（
ａ）の各乗算ユニン１’ｌ７ｏ〜１７３の全体的な動作
を、各加算部（第２図（ｂ）参照）での動作を含めて以
下に説明する。

第６図は、各乗算ユニッｌ］７ｏ〜１７１の各加算部の
原理動作図である。同図において、同一点線上の加算記
号「＋」は、同図の如く対応ずる各乗算ユニット１７ｏ
、１７＋及び１７。内の各加算器ＡＤＤ　１　５ｏ　，
　１　５＋及び１５２において、各点線に対応する同一
のクイ硯ングｔ。−ｔ７で実行される加算動作を示す。

なお、最上位の乗算ユニッｈｌ１３の加算器Ａ．　Ｄ　
Ｄ　１　５　３は、一方の入力が常に０のため、乗算部
１４３からの乗算部出力Ｐ　Ｍ　３　ｏ　＝　Ｐ　Ｍ　
３　４をそのままＲ　Ｅ　Ｇ　１　６　３から下位の乗
算ユニット１７。の加算器ＡＤＤ　１５２に出力する。

まず、第２図（ａ）の乗算ユニット１７ｏのＲＥＧ１６
ｏから出力される乗算結果Ｍの最下位の３２ビッＩ−Ｍ
Ｏは、第８図及び第５図の関係より第６図のように、乗
算部出力Ｐ　Ｍ　Ｏ　ｏとして定まる。乗算部出力Ｐ　
Ｍ　Ｏ　ｏばタイ旦ングｊｏで加算器ＡＤＤ１５ｏを介
して求まるが（なお、このタイミングでのＲＥＣ．１６
１の出力はＯである）、その出力はＲＥＧ１６ｏで１乗
算タイミング分遅延されるため、結局、乗算結果ＭＯぱ
、クイくングＬＯの１タイミング後のタイミングｔ１に
おいてＲＥＧ１６ｏから求まる。

乗算結果Ｍの次の３２ビットＭ１は、第８図及び第５図
の関係より第６図のように、乗算部出力ＰＭ　１　ｏと
Ｐ　Ｍ　Ｏ　Ｌを加算して得た値として求まる。

ここで、乗算部出力Ｐ　Ｍ　ｉ　ｏはタイミングｔｏで
加算器ＡＤＤ１５１　を介して求まり（なお、このタイ
ミングでのＲＥＣ］ｆ３ｚの出力はＯである）、１乗算
タイミング後のｔ．　Ｉ　においてＲＥＧ１６１から出
力され、加算器ＡＤＤ１５ｏに入力ずる。

そして、このタイミングで加算器Ａ　Ｄ　Ｄ　１　５　
ｏに乗算部出力Ｐ　Ｍ　Ｏ　＋が入力するため、タイピ
ングｔ１において加算器ＡＤＤ１５ｏからＰＭ１ｏ十Ｐ
　Ｍ　Ｏ　＋が得られる。この出力はＲＥＧ１６ｏで１
乗算タイミング分遅延されるため、結局、乗算２５２６？果Ｍ１は、タイミングｔ１の１タイミング後のタイミ
ングｔ２においてＲＥＧ１６ｏから求まる。

乗算結果Ｍ２は、第８図及び第５図の関係より第６図の
ように、乗算部出力ＰＭ２ｏ　，ＰＭ１＋及びＰＭＯ■
を加算した値として求まる。ここで、乗算部出力Ｐ　Ｍ
　２　ｏはタイくングＬ。で加算器ＡＤＤ１５■を介し
て求まり（なお、このタイミングでのＲＥＧ１６３の出
力は０である）、１乗算タイミング後のｔ１においてＲ
ＥＧ１６２から出力され、加算器Ａ　Ｄ　Ｄ　１　５　
ｌに入力する。そして、このタイミングで加算器ＡＤＤ
１５＋に乗算部出力Ｐ　Ｍ　１　＋が入力するため、タ
イミング１＋において加算器ＡＤＤ１５＋からＰ　Ｍ　
２　ｏ　＋　Ｐ　Ｍ　１　＋が得られる。この出力は、
１乗算タイミング後のｔ２においてＲＥＧ１６＋から出
力され、加算器ＡＤＤ１５。に入力する。そして、この
タイミングで加算器ＡＤＤ１　５ｏに乗算部出力Ｐ　Ｍ
　Ｏ　２が入力するため、タイミングｔ２において加算
器ＡＤ　Ｄ　１　５　ｏからＰ　Ｍ　２　ｏ　＋　Ｐ　
Ｍ　１　＋　＋　Ｐ　Ｍ　Ｏ　２が得られる。この出力
はＲＥＣ；１６ｏで１乗算タイ？ング分遅延されるため
、結局、乗算結果Ｍ２は、タイくングＬ２の１タイミン
グ後のタイミングｔ３においてＲＥＧ１６ｏから求まる
。

乗算結果Ｍ３は、第８図及び第５図の関係より第６図の
ように、乗算部出力ＰＭ３ｏ　、’　ＰＭ２＋、ＰＭＩ
■及びＰ　Ｍ　Ｏ　３を加算した値として求まる。

そして、Ｐ　Ｍ　３　ｏはタイ逅ングｔｏにおいて乗算
部１４３から求まり、ＰＭ２＋　は１．において乗算部
１４２から、Ｐ　Ｍ　１　２はＬ２において乗算部１４
＋から、Ｐ　Ｍ　Ｏ　３はｔ３において乗算部１４ｏか
ら各々求まり、各出ノ）　＆：ｔ：　Ｊ：　ｈ″Ｉ．の
乗算ユニソ１・に関する出力から順次、ＲＥＧ１６３〜
ＲＥＧ１６＋によって１乗算タイミングずつ遅延されな
がら、第６図の如＜ＡＤＤ　１　５２　〜ＡＤＤ１　５
ｏにおいて累算され、タイミングｔ４において、ＲＥＧ
Ｉ６。から乗算結果Ｍ３として求まる。

乗算結果Ｍ４についても同様に、乗算部出力ＰＭ３＋　
、ＰＭ２２　、ＰＭ１３及びＰ　Ｍ　Ｏ　ａを加算した
値として、タイミングＬ５においてＲＥＧ１Ｇ。

から求まる。

２７２８乗算結果Ｍ５についても同様であるが、最下位の乗算ユ
ニット１７ｏの乗算部１４ｏには入力がなくなる（０と
なる）ため、そこからの乗算部出力は０となる。従って
、貼は、乗算部１４３〜１４，からの各乗算部出力ＰＭ
３。、ＰＭ２：＋及びＰＭ１−を加算した値として、タ
イ短ングＬ６においてＲＥＧ１６ｏから求まる。

乗算結果Ｍ６については、乗算ユニットｌ７ｏ及び１７
＋の各乗算部１４ｏ及び１４＋に入力がなくなるため、
乗算部１４３及び１４２からの各乗算部出力Ｐ　Ｍ　３
　３及びＰ　Ｍ　２　ａを加算した埴として、タイミン
グｔ７においてＲＥＧ１６。から求まる。

そして、乗算結果Ｍの最上位の３２ビットである乗算結
果Ｍ７については、乗算ユニット１７ｏ〜１７２の各乗
算部１４ａ〜１４２に入ノｊがなくなるため、乗算部１
４３からの乗算部出力Ｐ　Ｍ　３　ａが順次下位の乗算
ユニット１７２〜１７ｏに伝達され、タイミングｔ。に
おいてＲＥＣ；１６ｏから求まる。

？上のように、同一桁位置の３２ビットの乗算結果ＭＯ
−Ｍ７の各々を求めるために累算されるべき各乗算部出
力は、各乗算ユニット１７ｏ〜１７３におい゛（、」一
位の束算ユニン１・になるほどｌ乗算クイくングずつ早
いタイミングで計算され、それらが順次下位の乗算ユニ
ットに１乗算クイくングずつ遅延されながら伝達され、
各乗算ユニットの加算器ＡＤＤ１５■〜１５。で累算さ
れる。この結果、最下位の加算器ＡＤＤ１５。の出力と
して、各乗算ユニットからの全ての乗算部出力ＰＭ３〜
ＰＭＯが累算されたものが得られ、１組の３２ビットの
乗算結果（ＭＯ〜Ｍ７の何れか）を求めることができる
。

なお、上記動作において、各乗算ユニットｌ７ｏ〜１７
２内の加算器ＡＤＤ　１　５ｏ　”−ＡＤＤ　１　５２
でキャリーＣａｒｒｙが発生した場合、それらは各レジ
スタＲＥＧ２５ｏ〜ＲＥＧ２５２　（第３図参照）に格
納され、次のタイミングで第６図の矢印「一」の如く加
算器ＡＤＤ１５ｏ〜１５２で加算される。

以上の実施例では、１２８ビット×１２８ビッ２　９ー３０トの乗数八と被乗数Ｂの乗算を行う場合を例に説明した
が、より桁数の多い演算を行いたい場合には、第２図（
ｂ）の構威の乗算ユニット１７を更に縦続接続すればよ
い。これにより、３２しソｌ・単位で乗算を行う桁数を
容易に設定できる。

なお、各乗算ユニット１７の乗算ビット数は、勿論３２
ビットに限られるものではない。

〔発明の効果〕

本発明によれは、各乗算ユニットの各乗算手段の第２の
入力として、桁位置が１単位ずつずれた第２の部分デー
タを固定的に入力させ、一方、各第１の入力には、デー
タ制御手段によって、共通の第１の部分データを各乗算
タイミング毎に順次入力させる構或とすることができる
。従って、各乗算手段へ入力する第２の部分データは、
各乗算タイミング毎に順次桁位置をずらす必要がなくな
り、従来例のような巡回型シフ１・レジスタを設ける必
要がなくなる。これにより、ハードウエア規模の縮小と
制御の簡略化を図ることが可能となる。

また、乗算ユニットをビルディングブロック的に縦続接
続し、データ制御手段から与える第１の部分データの深
さを変更するだけで、任意の多数＋ｆｊの妹りｔを火行
ずる乗冥［装置を＋ｉｌｌ戊することができ、拡張性に
冨む多数桁乗算装置を実現することが可能となる。

【図面の簡単な説明】

第１図は、本発明のブロック図、第２図（ａ）、（ｂ）は、本発明の実施例のブロック図
、第３図ぱ、乗算ユニッＩ・の詳細構成図、第４図は、
乗算部の原理動作図、第５図は、各乗算部出力を示した図、第６図は、加算部の原理動作図、第７図は、従来例の構或図、第８図は、乗算例を示した図、第９図は、従来例の計算原理動作図である。７ｏ〜７■−１　・・・乗算ユニット、８０〜８■−Ｓ
　・・・乗算手段、９　ｏ　〜９■１　　・　　　・　ノ川ｑ丁段、３１３２１０ｏ〜１０ｌ１＝宜　・・・遅延手段、１ｌ・・・デ
ータ制御手段、Ａ・・・第１の入力、Ｂ・・・第２の入力、

Claims

【特許請求の範囲】１）第１の入力値（Ａ）と第２の入力値（Ｂ）を乗算し
乗算結果（Ｍ）を得る多数桁乗算装置において、乗算手
段（８）と該乗算手段の出力を第１の入力とする加算手
段（９）と該加算手段の出力を１乗算タイミング分遅延
させる遅延手段（１０）とからなる乗算ユニット（７）
を、上位の前記乗算ユニットの遅延手段の出力を下位の
前記乗算ユニットの加算手段の第２の入力とすることに
より、所定段数（ｍ）分縦続接続（７＿０、７＿１、・
・・、７＿ｍ＿−＿２、７＿ｍ＿−＿１）した構造を有
し、前記各乗算ユニットの各乗算手段（８＿０、８＿１、・
・・、８＿ｍ＿−＿２、８＿ｍ＿−＿１）の下位から上
位の各第２の入力には、前記第２の入力（Ｂ）を前記所
定段数（ｍ）で等分して得られる下位から上位の各第２
の部分入力（Ｂ＿０、Ｂ＿１、・・・、Ｂ＿ｍ＿−＿２
、Ｂ＿ｍ＿−＿１）を前記乗算タイミングにかかわらず
固定的に入力させ、前記第１の入力（Ａ）を前記所定段数（ｍ）で等分して
得られる各第１の部分入力を、前記各乗算タイミング毎
に下位から順次（Ａ＿０、Ａ＿１、・・・、Ａ＿ｍ＿−
＿２、Ａ＿ｍ＿−＿１）、前記各乗算ユニットの各乗算
手段（８＿０、８＿１、・・・、８＿ｍ＿−＿２、８＿
ｍ＿−＿１）の各第１の入力に共通に入力させることに
より、前記乗算結果（Ｍ）を最下位の前記乗算ユニット
（７＿０）の遅延手段（１０＿０）の出力として順次出
力させるデータ制御手段（１１）を有することを特徴と
する多数桁乗算装置。２）前記各乗算ユニットの乗算手段は、該手段からの乗
算出力のうちあふれ桁部分を次回の乗算タイミングの乗
算出力に加算する加算手段を有することを特徴とする請
求項１記載の多数桁乗算装置。