JPH0624382B2

JPH0624382B2 - ラインアダプタ

Info

Publication number: JPH0624382B2
Application number: JP63290375A
Authority: JP
Inventors: イヴ・グランジェ; ダニエル・ウインド
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1988-01-22
Filing date: 1988-11-18
Publication date: 1994-03-30
Anticipated expiration: 2009-03-30
Also published as: DE3874517D1; CA1301275C; EP0325077A1; EP0325077B1; US5010548A; DE3874517T2; JPH01198137A

Description

【発明の詳細な説明】Ａ．産業上の利用分野本発明は通信装置、特に通信制御装置のラインアダプタ
（ないしは回線アダプタ）に関する。通信制御装置は複
数のユーザー端末装置が伝送ラインにより接続されるテ
レプロセシング環境で伝送を管理するのに使用される。

Ｂ．開示の概要通信制御装置のラインアダプタ（ないしは回線アダプ
タ）(1)は、それに接続されたテレプロセシング・ライ
ン（２６）を走査するため、両方向性直列リンク（１
２）−このリンク上でデータ及び制御情報がフレーム及
びスロットに区分される−を介して前記ライン（２６）
と情報を交換する循環式走査装置ＦＥＳ（１０）を含
む。ＦＥＳ（１０）及び直列リンクはどちらもそれぞれ
のタイミングで作動するので、ＦＥＳ走査を直列リンク
（１２）構造に適合させるようにインタフェースＦＥＳ
Ａ（１１）が設けられている。このＦＥＳＡ（１１）
は、一方では、インバウンド直列リンク（２４）を介し
てＬＩＣ（２０）からＦＥＳ（１０）に送信されたデー
タ及び制御情報を、他方では、アウトバウンド直列リン
ク（２２）を介してＦＥＳ（１０）からＬＩＣ（２０）
に送信されるデータ及び制御情報を記憶する一時記憶手
段（３６、３８、４０、４２）を含む。

ＦＥＳ、アウトバウンド直列リンク及びインバウンド直
列リンクによる該記憶手段へのアクセスは、通信制御装
置のラインアダプタ（１）での前記素子の動作の相対的
優先順位に基づき、調停ロジックにより時分割で許可さ
れる。

Ｃ．従来技術及びその問題点ラインアダプタ（ないしは回線アダプタ）の主たる目的
は伝送ラインのグループが通信制御装置の中央制御装置
（ＣＣＵ）と情報を交換することを可能にし、各ライン
と前記ＣＣＵとの個々の接続を不要にすることである。
そのため、ラインアダプタは該ラインを周期的に走査す
る走査手段を含む。このようなラインアダプタは既に欧
州特許出願公開ＥＰ−Ａ第００４８７８１号及び同第０
０７７８６３号に記述されている。前記ラインアダプタ
では、ユーザーの端末装置に接続された伝送ラインは、
ＬＩＣユニットに再編成されたラインインタフェース回
路（ＬＩＣ）を介して走査手段と情報を交換する。各Ｌ
ＩＣユニットはＬＩＣを８つまで含むことができ、並列
バス及び適切なコネクタにより走査手段に接続される
が、それらはサイズがかなり大きいので計算機内の空間
を占有し、高価である。

このように、ＬＩＣと走査手段の間の並列バスにより、
通信制御装置の接続性は限定される。

これらの不利益は、欧州特許出願公開ＥＰ−Ａ第０２３
２４３７号記載のようにＬＩＣにより交換された情報を
多重化し、それらを通信制御装置の各ラインアダプタの
ＬＩＣとライン走査手段（引用特許ではフロントエンド
走査装置ＦＥＳと呼ばれる）の間に実現された直列同期
リンクを介して送信することにより、除去されている。

こうして、直列リンクにより、ＬＩＣ装置及びマルチプ
レクサインタフェースは、必要なら、通信制御装置の計
算機フレームの外部、即ちその周辺部に実現することが
でき、従って、接続性、ＬＩＣ切替え可能性及び全体の
性能が向上する。

しかしながら、直列リンクをラインアダプタに導入する
には、普通は走査手段のハードウェア及びマイクロコー
ドの大幅な変更を必要とするが、更に、それよりもずっ
と大切なことは、技術的及び経済的観点から、周知の走
査手段及び走査装置マイクロコードを維持すると共に前
記走査手段と直列リンクの間に適切なインタフェースを
導入することである。

ゆえに、本発明の目的は（例えば、ＩＢＭ３７２５通信
制御装置で実現されているような）ＦＥＳの並列インタ
フェースを直列リンクの直列インタフェースに適合させ
ることができるインタフェース（以下、フロントエンド
走査装置アダプタＦＥＳＡと呼ぶ）を提供することであ
る。

本発明では、ＦＥＳはマスタ装置であり、ＦＥＳＡはＦ
ＥＳにより提示された情報を直接取得しなければならな
い。同様に、ＦＥＳが所与のラインＸからの情報を必要
とするときは、ＦＥＳＡはその情報を用意しておかなけ
ればならない。

更に一般的には、本発明のもう１つの目的は、たとえＦ
ＥＳと直列リンクの動作のタイミングが非同期でも、Ｆ
ＥＳ、ＦＥＳの直列リンク及び走査装置マイクロコード
がＦＥＳＡを介して送信された情報に時分割でアクセス
することを可能にするＦＥＳＡインタフェースを有する
ラインアダプタを提供することである。

Ｄ．問題点を解決するための手段これらの目的を達成すべく本発明のラインアダプタ（な
いしは回線アダプタ）は、伝送ラインに接続されたライ
ンインタフェース回路と通信制御装置の中央制御装置と
の間でデータ情報及び制御情報を交換するために設けら
れ、伝送ラインを走査するため各伝送ラインに一対のデ
ータスロット及び制御スロットが対応するようなデータ
スロット及び制御スロットで構成されるフレームによっ
て双方向の直列リンクを介してラインインタフェース回
路との間で情報を交換する走査手段を含むラインアダプ
タであって、走査手段と直列リンクとが各自のタイミン
グで独立に動作すること、及び走査手段が直列リンクと
インタフェースするためのインタフェース手段を含むこ
とを特徴としている。

本発明によれば、ラインアダプタ（１）は周期的な走査
手段（ＦＥＳ）とＬＩＣに接続された直列リンクとをイ
ンタフェースするＦＥＳＡインタフェース（１１）を含
み、ＦＥＳと直列リンクはどちらもそれぞれのタイミン
グにより作動することができる。そのため、ＦＥＳＡ
は、一方では、インバウンド直列リンクを介してＬＩＣ
からＦＥＳに送信されたデータ及び制御情報を、他方で
は、アウトバウンド直列リンクを介してＦＥＳからＬＩ
Ｃ及びテレプロセシングラインに送信されるデータ及び
制御情報を一時的に記憶する記憶手段を含む。

ＦＥＳ、アウトバウンド直列リンク及びインバウンド直
列リンクによる該記憶手段へのアクセスは、通信制御装
置のラインアダプタ内の前記素子動作の相対的な優先順
位に基づいて調停ロジックにより時分割で許可される。

Ｅ．実施例第２図に本発明を使用できるシステムの全体図を示す。
通信制御装置ＣＣは、１９７９年ドュノ(Dunod)社発
行、マッシＧ．、ギルバートＪ．Ｅ．(G.Macchi、J.E.Gu
ilbert)共著“データ通信”(Tele-informatique)−第１
０章−に開示されたタイプのテレプロセシングネットワ
ークの素子である。通信制御装置では、中央制御装置Ｃ
ＣＵは端末装置Ｔと中央演算処理装置ＣＰＵ１、ＣＰＵ
２との間で送信されたデータを処理する。装置ＣＣＵは
チャネルアダプタＣＡ１、…、ＣＡｎを介して中央演算
処理装置ＣＰＵ１及びＣＰＵ２の多重チャネル（ＭＰ
Ｘ）バスに接続される。装置ＣＣＵはＣＣＵバスに接続
されたラインアダプタＬＡ１、…、ＬＡｎを介して端末
装置Ｔにも接続される。

第１図は第２図のＬＡのようなラインアダプタ（ないし
は回線アダプタ）１の概要を示す。このようなラインア
ダプタ１は、図示のマイクロコード記憶装置１７に含ま
れたマイクロコードを実行するマイクロプロセッサ１６
と、ＦＥＳ（フロントエンド走査装置）１０により指定
された走査ロジック−その詳細は通信制御装置の通信ラ
インアダプタに関する欧州特許出願公開ＥＰ−Ａ第００
４８７８１号に記載されている−とから成る。

前記特許では、伝送端末装置及びラインインタフェース
回路（ＬＩＣ）を介してユーザー端末装置により送信又
は受信されるデータは並列バスを介して走査手段とＬＩ
Ｃの間で交換されている。

ＦＥＳ１０とＬＩＣの間のＦＥＳＡインタフェースにか
かわる本発明では、ＬＩＣ２０と走査手段の間のデータ
交換はあとで説明するように多重化回路（ＭＵＸ）１４
及び直列リンク１２により良好に実行される。

ＦＥＳ１０、直列リンク１２及びＭＵＸ１４のほかに、
本発明によるラインアダプタは、後で第５図に関連して
説明するように、ＦＥＳ１０の並列インタフェースを直
列リンク構造に適合させるためのＦＥＳＡ（ＦＥＳアダ
プタ）１１を含む。

本発明によれば、ＦＥＳＡ１１はＦＥＳに対し透明でな
ければならない。これは、ＦＥＳ１０の走査活動が、欧
州特許出願公開ＥＰ−Ａ第００４８７８１号及び同第０
０７７８６３号記載のようにＬＩＣに並列バスにより接
続された場合のように実行されることを意味する。

ＦＥＳの走査タイミングは第３図に簡単に示す。所与の
ラインＸの走査は受信フェーズ及び送信フェーズを含
み、その各々は順序づけロジック（図示せず）が提供す
る７つのステップ（０〜６）を含む。ラインＸの走査が
終了すると、普通はライン（Ｘ＋４）の走査が後続す
る。

しかしながら、ＦＥＳの同期走査プロトコルは、ライン
走査の終りで、ＬＩＣのレジスタに対する即時読取り又
は書込みアクセスを必要とするマイクロコードの非同期
動作により割込まれる。

第３図は非同期の問題を本発明により解決する概念を表
わす。ＦＥＳがラインＸの走査を実行する間に、アウト
バウンド直列リンク（ＯＳＬ）はラインＹに送信される
情報を処理し、インバウンド直列リンク（ＩＳＬ）はラ
インＺから受信した情報を処理する。

更に、一般にＦＥＳ走査はライン当り2.8μｓを要する
が、ＯＳＬ及びＩＳＬ処理のためラインＹ及びＺに割当
てられた時間は3.9μｓとなり、ＩＳＬ及びＯＳＬは更
に一定の遅延ｄだけシフトされる。

このように、本発明に従ってＦＥＳＡ１１により解決さ
れる主たる問題は、それに接続された、情報交換が可能
なことを必要とする幾つかの構成装置の間の非同期の問
題である。それはラインアダプタ１のＦＥＳ１０と直列
リンク１２の間で実現されるので、ＦＥＳＡは個々のユ
ーザーの４つの要求：ＦＥＳハードウェア、ＦＥＳマイ
クロコード、ＯＳＬ及びＩＳＬに適合しなければならな
い。よって、あとで説明するように、ＦＥＳＡはＦＥＳ
１０と直列リンク１２の間に記憶手段を含む。前記記憶
手段は第５図に示すようにデータＲＡＭ（３６、３８）
及び制御ＲＡＭ（４０、４２）により良好に実現され
る。同図で、それぞれの矢印は直列リンクのスロットと
ＲＡＭの間、及びＲＡＭとＦＥＳの間のおこりうる情報
の流れを示す。これらの情報の流れは後述のインタフェ
ースロジックの実現を必要とする。

しかし、ＦＥＳＡにより解決すべきもう１つの問題はＲ
ＡＭ（３６、３８、４０、４２）に対しそれぞれのユー
ザーがアクセスする優先順位の調停にある。本発明では
これも後述の調停ロジックによって実行される。

前記問題及びその解決策は容易に一般化することができ
るが、本明細書では、欧州特許出願公開ＥＰ−Ａ第００
４８７８１号に記載されているような、ＩＢＭ３７２５
通信制御装置のラインアダプタに含まれているのと同様
なＦＥＳ１０に関して、より明快にしかも該発明に限定
されることなく、それらを説明する。

更に、ＦＥＳＡの設計はＦＥＳの性能に強い影響を与え
てはならない。ＦＥＳＡはＩＢＭ３７２５の設計にある
ようなＦＥＳ及びマイクロコードの要求（あとで簡単に
述べる）を処理しなければならない。即ち、これらの要
求がＦＥＳＡにより最も高い優先順位で取扱われるのに
対し、直列リンクのアウトバウンド及びインバウンド要
求はより低い優先順位で取扱われる。

ＦＥＳ走査機構の原理は第１図及び第３図により理解す
ることができる。

第１図はＦＥＳ／ＦＥＳＡが、例えば、８つのＬＩＣ２
０に直列リンク１２及びＭＵＸ１４により接続されてい
ることを示す。各ＬＩＣはモデム３０を経てユーザー端
末装置（Ｔ）２８に接続される直列伝送ライン２６を４
本まで支援する。

前述の欧州特許出願公開ＥＰ−Ａ第００４８７８１号及
び同第００７７８６３号に記述されているように、各ラ
インアダプタは一定の順次走査方式によってラインの走
査を実行する走査装置を含む。同期動作モードでは、２
つのライン走査の間の時間間隔は、送信又は受信される
２ビットの間の時間間隔よりも短くなければならない。
前述の例では、該発明の装置の最大走査速度は３５００
００受信又は発信ビット／秒である（４本の線による伝
送は“全２重”伝送とも呼ばれる）。この走査能力は接
続されたライン数の間に自動的に分配される。もしライ
ンが１本なら、２５６０００ビット／秒で作動させるこ
とが可能である。もしラインが４本なら、６４０００ビ
ット／秒で作動させることができ、もしラインが３２本
なら、９６００ビット／秒で作動させることができる。
前述のように、ラインはＬＩＣにより走査装置に接続さ
れる。良好な実施例では、各ＬＩＣ回路は１本又は４本
のラインに接続することができる。１〜８のＬＩＣ回路
−それぞれがいわゆるＬＩＣカードに取付けられ、走査
装置に接続されている−を設けることが可能である。接
続されるＬＩＣ回路の数は自動的にライン走査を変更す
る。８つのＬＩＣ回路が０〜７の順序で取付けられる
と、ライン走査は、前記特許出願に記載されたＦＥＳに
より、常に下記の順序で実行される。

第１のＬＩＣの第１のライン（ライン０）、第２のＬＩ
Ｃの第１のライン、・・・、最後に取付けられたＬＩＣ
の第１のライン、次に第１のＬＩＣの第２のライン（ラ
イン１）、第２のＬＩＣの第２のライン、・・・、最後
に取付けられたＬＩＣの第２のライン、次に第１のＬＩ
Ｃの第３のライン（ライン２）、第２のＬＩＣの第３の
ライン、・・・、最後に取付けられたＬＩＣの第３のラ
イン、最後に第１のＬＩＣの第４のライン（ライン
３）、第２のＬＩＣの第４のライン、・・・、最後に取
付けられたＬＩＣの第４のラインの順序で走査が実行さ
れ、第１のＬＩＣの第１のラインに戻る。もう１つのＬ
ＩＣ回路に１つのラインしかないなら、前記１つのライ
ンは他のラインの４倍走査される。もちろん、本発明に
よるＦＥＳＡは他の走査方式を有するＦＥＳに容易に適
合可能である。

ＦＥＳＡとＦＥＳの間のインタフェースＦＥＳＡは第５図に関連してあとで説明するようにＦＥ
Ｓに対するインタフェースロジック（６８、７０、７
２）を含むが、ＦＥＳ１０はＦＥＳＡの存在による影響
を受けないので、欧州特許出願公開ＥＰ−Ａ第００７７
８６３号に記述されているような、通常のインタフェー
ス用の線を表わす。その最も重要な部分について以下に
述べる：非同期動作は新しいタイミングのタグであり、ＦＥＳＡ
即ちラインフレーム構成装置での非同期マイクロコード
動作を合図する。

これらのインタフェース用の線の機能は後に本明細書で
明らかになる。

ＦＥＳＡと直列リンクの間のインタフェース動作本発明によるＦＥＳＡも直列リンクとのインタフェース
手段（６０、６１、６２、６３）を提供する。前記イン
タフェース手段の理解を容易にするため、先ず第４図
（第４Ａ図ないし第４Ｃ図）により直列リンク構造につ
いて説明する。

直列情報は連続するフレーム４４で両方向に広がってい
る（第４Ｂ図）。

・各フレーム内では、２つの８ビット・スロット−１つ
のスロットはデータを交換し、もう１つのスロットは制
御情報を渡す−が各々の接続された装置に専用される
（第４Ｂ図）。

・３２のフレームからなるスーパーフレームは、３２以
下の異なる制御情報を、３２の伝送ラインを介して接続
された３２の装置と交換するのに使用される。

所与のフレームは３２台の装置全てに対し同じ種類の制
御情報を転送する。

第４Ｃ図は本明細書におけるフレームの割当てを示す。
本明細書では、中央走査装置は３２テレプロセシング・
ラインを制御する。このスーパーフレーム構成では、全
てのフレームはＬＩＣの１つの所定の制御レジスタ、多
重記憶制御装置又はラインレジスタに専用される。３２
ライン・インタフェース装置は各４ラインの８ライン・
インタフェース結合装置（ＬＩＣ）で実現される。

第４Ａ図に示すデータスロット内容（データバースト）
はフレーム数には左右されない。データトラフィックに
応じて、データバーストは０〜５ビットの範囲内で変化
することができる。

ラインインタフェースレベルのハードウェアを簡単にす
るため、両方向（受信及び送信）のデータスロットは同
一の構成にはしない。

・受信データスロットでは、有効なデータビットフィー
ルドは区切り文字“１”−０がビット６まで後続する−
で右方が制限される。受信データスロットビット７（Ｘ
ＲＥＱ）はデータを走査装置から送信することを要求す
るラインインタフェース装置の送信部分によってセット
される。

・送信データスロットでは、有効なデータビットフィー
ルドは区切り文字“１”−０がビット１まで先行する−
で左方が制限される。送信データスロットビット０
（Ｃ）は走査装置によってセットされ、データバースト
に関連したモデム制御情報（クリア即ち送信可能）を送
る（Ｃ＝Ｘ２１送信モードの制御ビット）。

制御スロット構成は両方向（送信及び受信）とも同じで
ある。

制御情報はビット１〜６にセットされる。ビット０はフ
レーム３１の全ての制御スロットで“１”にセットさ
れ、直列リンクの両端がスーパーフレーム同期を検査し
保持することを可能にする。

直列リンクでは、ビットは差動マンチェスタコードによ
ってコード化される。

対向する受信部分が次のフレームの始めを検出するのを
可能にするように、各フレームの終りに、特定コード違
反パターンがそれぞれの送信部分により送信される。

４MBPSの伝送では、フレーム持続時間は１２５μｓとな
り、スーパーフレームは４msの間続く。

ＦＥＳＡのＲＡＭ４つのＦＥＳＡのユーザー（ＩＳＬ、ＯＳＬ、ＦＥＳ及
びＦＥＳマイクロコード）−各々がそれ自身のタイミン
グにより作動している−の間の非同期の問題を解決する
ため、前述のようなＲＡＭ（３６、３８、４０、４２）
が本発明によってＦＥＳＡ１１で実現されている。これ
らのＲＡＭは一時的な記憶手段でありラインから来るか
又は前記ラインに送るべきデータ及び制御装置を緩衝記
憶（バッファ）することが可能である。

ＦＥＳＡとそのユーザーの間、およびＦＥＳＡ１１自身
の中の一般的なデータの流れを第５図に示す。この図面
では、データ及び制御バスは簡略化のため単一のライン
で表示され、ＦＥＳＡとＦＥＳ１０または直列リンク１
２の間のインタフェースはそれぞれ破線（５２、５４）
で表示されている。ＦＥＳＡ１１のそれぞれの構成ブロ
ックについては後で詳細に説明する。

ＦＥＳＡの一般的なデータの流れに関し注目すべき点
は、ＩＳＬ−直列リンク１２−により提供されるデータ
及び制御スロットはバーストによってＩＳＬインタフェ
ース５６に送信され、プロセスロジック（６０、６１）
によって提供されるステップに従って処理されることで
ある。このように、データは適切な形式で“受信データ
ＲＡＭ”３８に記憶される。記憶されたデータはＦＥＳ
がデータビットインタフェース７０を介してビット毎に
走査できるように保持される。ＩＳＬにより提供される
制御データスロットも同様に、適切な形式で“インバウ
ンド制御ＲＡＭ”４０に記憶され、同時に、ＦＥＳまた
はマイクロコードに直接必要な幾つかの特定の制御レジ
スタ（ＬＩＣ現在、ＬＩＣ広帯域）は、ライン７１を介
して走査制御ロジック７２に直接送信される（あとで第
１３図に関連して説明する）。

それ自身のタイミングによりＦＥＳから提供されるデー
タ及び制御情報を直列リンク１２に送信し、ＬＩＣ及び
ユーザーのラインに出力するときは、前記データ及び制
御情報は“送信データＲＡＭ”３６及び“アウトバウン
ド制御ＲＡＭ”４２にそれぞれロードされる。これはデ
ータビット送信インタフェース７３及び制御インタフェ
ース６８を介してそれぞれ実行される。送信データＲＡ
Ｍ３６にロードされると、アウトバウンド伝送のためＯ
ＳＬを介してＬＩＣに送信されたデータ情報は、アウト
バウンドデータプロセスロジック６２及びＯＳＬインタ
フェース５８によって処理される。

他方、アウトバウンド制御ＲＡＭ４２にロードされる
と、ＯＳＬを介してＬＩＣに送信された制御情報はアウ
トバウンド伝送が可能となり、アウトバウンド制御プロ
セスロジック６３及びＯＳＬインタフェース５８によっ
て実行される。制御プロセスロジック６３はアウトバウ
ンド制御ＲＡＭからの制御ワードの取出しを管理してい
るので、それに必要なタイミング信号を供給する。

次に、プロセスロジック６１、ＯＳＬインタフェース５
８及び対応する動作について更に詳細に説明するが、注
目すべき点は、送信データＲＡＭ３６及びアウトバウン
ド制御ＲＡＭ４２で使用可能な情報−所与のラインに送
信される情報に対応する−は、それがまさにそのライン
に対応するデータ及び制御スロットを表わすときＯＳＬ
に取込まれることである。

インバウンド方向の情報の流れは同じ規則に従う。ＩＳ
Ｌインタフェース５６を介してＩＳＬにより表示される
と、所与のラインの情報スロット（データ＋制御）はイ
ンバウンドデータプロセスロジック６０及びインバウン
ド制御プロセスロジック６１によりそれぞれ処理され
る。こうして、前記ラインのデータ及び制御情報は適切
な形式でそれぞれ受信データＲＡＭ３８及びインバウン
ド制御ＲＡＭ４０に記憶される。記憶された情報は受信
データビットインタフェース７０及び制御インタフェー
ス６８を介してＦＥＳ１０への送信に使用できるように
保持される。ＦＥＳへの送信は該考慮されているライン
に対するＦＥＳの次の“受信走査”と同時に行われる。

もちろん、ＦＥＳ１０、ＩＳＬ２４、ＯＳＬ２２及び走
査装置マイクロコードは非同期のタイミングで作動する
から、それらがＲＡＭ（３５、３８、４０、４２）をア
クセスする場合の相対的な優先順位は、ラインアダプタ
１内で要求される優先順位によって調停されなければな
らない。

よって、本発明に従って、調停手段１００が提供され
る。調停手段は第５図には図示されないが、第１４図に
描かれている。

更に、第５図はＦＥＳＡ制御レジスタユニット６６を示
す。これは制御インタフェース６８を介してＦＥＳ制御
バス８０と制御情報を交換する。ユニット６６には種々
の制御レジスタ：誤り報告レジスタ、ＦＥＳＡ診断レジ
スタ等が含まれることがあるが、それらは本発明を構成
する部分ではない。

かように、制御レジスタユニットは主にＦＥＳＡ制御レ
ジスタを含み、その各々のビットはＦＥＳＡの特定の動
作モードを制御するのに使用される。ＦＥＳＡの可能な
動作モードを下記に示す。

ＦＥＳＡは、“リセットＲＡＭ”状態、“フリーズ”状
態、または“フリーランニング”モードでは、リセット
状態にしておくことができる。これはＦＥＳＡの通常の
動作を可能にする。

リセットＦＥＳＡリセットＦＥＳＡコマンドはＦＥＳから来る制御リード
であり、ＦＥＳがリセットされている間は活動状態であ
る（ＦＥＳ／ＦＥＳＡインタフェースと比較された
い）。

ＦＥＳＡでは、このコマンドは全てのロジックをリセッ
トする（制御レジスタビット０を含めてラッチをリセッ
トする）が、インタフェースでリセットＦＥＳＡが非活
動状態になるときＦＥＳＡのＲＡＭのリセットを初期設
定するため、制御レジスタビット１（リセットＲＡＭ）
をセットする。

リセットＲＡＭが完了すると、ＦＥＳＡは“フリーラン
ニング”モードと呼ばれるモードで作動する。

ＦＥＳＡがリセット状態のとき、ＦＥＳＡはＯＳＬで信
号変換を生じない。この変換の欠如はＭＵＸ（１４）に
よりリセットコマンドとして復号される。

ＦＥＳＡリセット・ラッチ：（制御レジスタのビット
０）このリセットは、ＦＥＳＡ制御レジスタビット０をセッ
トすることにより、マイクロコードで活動化される。

それにより、ＦＥＳＡはＦＥＳとは無関係にリセットさ
れる。

このコマンドは下記を除き、リセットＦＥＳＡと同じ特
性を有する：・制御レジスタビット０は該リセット中はオンのままで
ある。

・制御レジスタビット１はハードウェアによって自動的
にセットされることはない。

“リセット・ラット”モードはマイクロコードによりビ
ット０のリセットで終了する。

次の状態は“リセットＲＡＭ”、“フリーズ”、又は
“フリーランニング”になることがある。これはリセッ
ト・ラッチが除去された時点において、制御レジスタで
ビットがマイクロコードによってセットされるかどうか
による。

ＦＥＳＡリセットＲＡＭ：（制御レジスタのビット１）ＦＥＳＡリセットＲＡＭの開始は下記のいずれかによ
る：・リセットＦＥＳＡの終りで自動的に開始される（ＦＥ
ＳＡ制御レジスタビット１がハードウェアによってセッ
トされる）。

・制御レジスタビット０がリセットされている間に、マ
イクロコードによつて開始される（ビット１をセットす
る）。

動作は全てのＦＥＳＡのＲＡＭをリセットする。

終りに、もし制御レジスタビット２（フリーズ）がビッ
ト０のリセットされた時点でマイクロコードによってセ
ットされていれば、ＦＥＳＡは“フリーランニング”モ
ード（制御レジスタビット１が自動的にリセットされ
る）、又は“フリーズ”モードに移る。

ＦＥＳＡフリーズ：（ビット２）この状態では、ＦＥＳＡ機能は使用を禁止されるので、
直列リンクは作動可能ではない（遊び文字の伝送）。

しかしながら、ＦＥＳＡのＲＡＭはロード又はダンプす
ることができる。

フリーズはマイクロコードにより−制御レジスタビット
２をセットしリセットすることにより−完全に制御され
る。

もしビット０がリセットされている間にビット１及び２
がセットされれば、リセットＲＡＭ動作の完了時にフリ
ーズはＦＥＳＡで有効となる。

フリーランニング状態に移るには、マイクロコードはフ
リーズをリセットしなければならない。しかしながら、
フリーランニング状態は下記順序が守られる場合にだけ
正しい（直列リンクが同期される）。

・リセット・ラッチ、リセットＲＡＭ、フリーズないしは・リセット・ラッチ、フリーズもしＦＥＳＡが、フリーランニング中、フリーズによっ
て停止されていれば、フリーズを直接除去することによ
り再始動させることはできない。

フリーズのもう１つの制約はＦＥＳＡに対するマイクロ
コードアクセスが下記の場合にだけプログラミング可能
なことである：・ＦＥＳ及びＦＥＳＡの両者がフリーズモードの場合ないしは・ＦＥＳ及びＦＥＳＡの両者がフリーランニングモード
の場合更に２つのビット（ビット３、４）−“制御ＲＡＭアド
レス拡張”ビット及び“制御ＲＡＭスワップ”ビット
（後述）−が提供される。

ＦＥＳＡ情報の流れ：前述の種々の情報（データ、制御）の流れの詳細につい
て対応するハードウェアに関連して説明する。

第６図はインバウンドデータ伝送、即ちＩＳＬインタフ
ェース５６、インバウンドデータプロセスロジック６
０、受信データＲＡＭ３８及びデータビット受信インタ
フェース７０を介して、ＩＳＬライン２４からＦＥＳ１
０にデータを送信するためのＦＥＳＡハードウェアの構
造を示す。

データＲＡＭ（３６、３８）は、ライン毎に、受信及び
送信データバッファ＋（制御ビットのセット）を含む。

受信動作では、ＦＥＳＡはＩＳＬデータスロット（第４
図に示す）を介してラインからデータバーストを受取っ
て該データを直列化し、１ビットずつＦＥＳに供給す
る。

もし３２本のラインがラインアダプタ１に接続されるこ
とになっていれば、受信データＲＡＭ３８は、それぞれ
が受信ＳＤＦバイト７４、受信ＳＤＦ制御バイト７６、
受信ＰＤＦ０バイト７８及び受信ＰＤＦ１バイト８２−
ＳＤＦは“直列データフィールド”を表わし、ＰＤＦは
“並列データフィールド”を表わす−の４バイトからな
る３２の領域（Ｌ０〜Ｌ３１）を必要とする。

引用ＲＡＭフィールドはＦＥＳＡの作業領域であり、以
下に説明する方法で、データバーストをアセンブル即ち
直列化する。

受信データバーストの大きさは一定していない。各々の
ＬＩＣはそれに割当てられたデータスロットをＩＳＬが
そのラインを走査する時点で使用可能なデータで満た
す。

このように、受信データバーストの長さはラインの速度
に左右され、本発明では使用される直列リンクにより０
ビットから５ビットまで変化することができるが、固定
長のバーストを用いる類似の直列リンクは本発明により
提供されるＦＥＳＡと共に作動することができる。

ＩＳＬデータスロットはＦＥＳＡにより下記のように処
理される：・もしデータバースト送信要求（第４Ａ図の受信データ
スロットのビット７）があれば、制御ＲＡＭ管理に関し
て記述されたように、次の送信動作で、インバウンド制
御ＲＡＭから来る“ライン使用可能”情報といっしょ
に、送信制御２フィールド（第８図）で受信データＲＡ
Ｍ３８に保管される。

・受信データビットはインバウンドデータプロセスロジ
ック６０により右にシフトされ、ＦＥＳへのビットのシ
フトに備えて１つの区切り文字が該データビットの左に
セットされる。

以下の表はバイト（７４、７６、７８、８２）の内容の
例を示す（Ｒｉ：受信ビット番号ｉ）。

バイトＳＤＦ制御７６のビット０−ＰＤＦ０有効とよば
れる−は、“１”にセットされると、ＰＤＦ０がＩＳＬ
から来るデータバーストによってセットされていること
を意味する。従って、新しいデータバーストを２つのＰ
ＤＦフィールドの一方にロードする前に、どのＰＤＦフ
ィールドに新しいデータバーストをロードすべきかを決
めるため、ＩＳＬはＰＤＦ０の有効ビット及びＰＤＦ１
の有効ビットを監視しなければならない。これは後述す
るように更新ロジック８８によって行われる。同じバイ
トのビット１（ＰＤＦ１有効と呼ばれる）も同様の意味
を持つ。同じバイトのビット２（ＰＤＦポインタと呼ば
れる）はＳＤＦシフトレジスタ８４にロードすべきＰＤ
Ｆ（０又は１）を指す。

第８図は、あとで（第７図で）説明するように、ＩＳＬ
タイミングステップ生成機構１１０によって生成された
幾つかのＩＳＬステップ（ＩＳＬＳ０〜Ｓ３）に従っ
て、ＩＳＬデータプロセスロジック６０により実行され
る動作の概略を示す。

第８図に示すように：・ＩＳＬステップＳ０−前述のように、ＰＤＦ送信制御
（データバースト送信要求）を送信データＲＡＭに書込
む−の後に、ステップＳ１で、ビットＰＤＦ０が有効で
あるかどうかを検査するため、プロセスはデータＳＤＦ
受信制御を読取る。

・ステップＳ３で、もしビット０がオフ（ＰＤＦ０フィ
ールドが有効ではない）なら、ＩＳＬデータプロセスは
新しいデータバーストをアドレスＰＤＦ０にロードし、
ビット０をオンにセットする。

もしビット０がオンなら、ＦＥＳＡは新しいデータバー
ストをアドレスＰＤＦ１にロードし、ＳＤＦ制御レジス
タ８６で、受信制御文字フィールドのビット１及び２を
セットする。その結果は直ちに受信データＲＡＭ３８に
ロードされる。

該処理されたデータバーストが書込まれることになって
いる受信データＲＡＭ３８は、書込みコマンドが活動化
されると、直列リンク内の該考慮されたラインのスロッ
ト及びフレームのアドレスを含むアドレスバス８１によ
って指定される。このアドレスは第７図に示すアドレス
復号器１０８により生成され、ＩＳＬカウンタ１１８か
らのクロック−直列リンクのスロット及びフレームカウ
ントを供給する−を受取る。

受信データＲＡＭ３８に記憶された後、データバースト
はデータビット受信インタフェース７０を介して、１ビ
ットずつ、ＦＥＳ１０に伝送することが可能となる。

その結果、ＳＤＦ７４とＳＤＦ制御７６はＳＤＦシフト
レジスタ８４とＳＤＦ制御レジスタ８６にそれぞれロー
ドされる（どちらもデータビット受信インタフェース７
０で実行される）。

第９図はデータＲＡＭ３８に記憶されたＳＤＦ７４が１
ビットずつＦＥＳに送信されることになっているときに
実行される動作の概略を示す。

・ＦＥＳは受信中のラインを走査するとき、受信サービ
ス要求のビットをライン８３に生成し、ＦＥＳＡは、該
ラインに関連し、ＦＥＳ・Ｓ１ステップ（第９図）で、
ＳＤＦシストレジスタ８４に以前にロードされた受信Ｓ
ＤＦ７４を、ＳＤＦが空ではない限り、シフトすること
によりステップＳ２でＦＥＳにデータビットを供給す
る。

・もしＳＤＦシフトレジスタ８４が空なら、ＦＥＳＡは
ＰＤＦの１つ（ＰＤＦ０又はＰＤＦ１のどちらか有効な
方）を取出し、ステップＳ４又はステップＳ６でＳＤＦ
シストレジスタ８４に再ロードすると共に次のＦＥＳ走
査でデータビット転送を再開する。この時点でＦＥＳＡ
のプロセスは前述の受信制御ビットによって決まる。前
記制御ビットの監視及び更新は簡単な組合わせロジック
（ＡＮＤ／ＯＲゲート）から成る更新ロジック８８によ
って行われる。

前記更新ロジック８８によるビット０、１、２の復号は
下表に示すような出力コマンドとなる：第９図に示す動作ステップＳ１、Ｓ２、Ｓ４、Ｓ６は、
欧州特許出願公開ＥＰ−Ａ第００７７８６３号記載のよ
うな、ＦＥＳ１０によって実行される受信動作と同じス
テップに対応する。

これらのステップはＦＥＳ内のＦＥＳステップカウンタ
から引出される。ＦＥＳによって実行される各受信動作
は７ステップの期間（Ｓ０〜Ｓ６）に及ぶと説明されて
いる。よって、受信／送信信号クロックはＦＥＳ／ＦＥ
ＳＡインタフェースでＦＥＳＡに供給されるので、受信
／送信信号を分割することによりＦＥＳＡ内で同じステ
ップを検索するのは容易である。

第７図はＩＳＬ／ＯＳＬインタフェース（５６、５８）
の構造を示す。ＩＳＬライン２４からのマンチェスタ符
号化情報はレシーバ回路１２６を介して受信され、マン
チェスタ復号器１１６に緩衝記憶される。もちろん、も
し情報が別のコードで符号化されていれば、復号器１１
６はそれに応じて取替えられる。

全ての必要なクロック信号は例えば49Mhzで作動する発
振器１２０から容易に得られる。前記周波数は、信号の
対称性をよくするため、２分周器１２２内で分周され
る。

復号器１１６は８ビットの情報スロットをＩＳＬシフト
レジスタ１０６に供給し、スロット毎に、ＩＳＬカウン
タ１１８にカウントパルスが供給され、スロット及びフ
レームカウントが生成される。

スロットは直列リンクで多重化されたラインに対応する
ので、アドレス復号器１０８から供給された復号はイン
バウンド制御ＲＡＭ４０及び受信データＲＡＭ３８をア
ドレッシングするのに使用される（バス７９）。

ＩＳＬシフトレジスタ１０６に供給された最初の８ビッ
トスロットはデータスロット、次のスロットは制御スロ
ットである。以下同様である（第４図と比較された
い）。データ及び制御スロットはＩＳＬシフトレジスタ
１０６によりＩＳＬデータＰＤＦレジスタ９４及びＩＳ
Ｌ制御バッファ９６にそれぞれ送信される（その識別は
８ビットカウントによって行われる）。

データ／制御スロットは、インバウンドデータプロセス
ロジック６０及びインバウンド制御プロセスロジック６
１にそれぞれ達したとき、なお直列リンク上の形式に従
属する形式である（第４図と比較されたい：データバー
ストはデータフィールド区切り文字を含む）。こうし
て、前記データスロットは、１ビットずつＦＥＳに転送
可能な形式で受信データＲＡＭにロード可能なように処
理、即ちシフトされる。

しかしながら、もし直列リンクで別の形式が選択される
なら、このスロット処理は強制的ではない場合がある。

ＯＳＬインタフェース５８の構造はＩＳＬインタフェー
スの構造に似ている。従って、その情報スロット（デー
タ／制御）はアウトバウンドのデータＲＡＭ及び制御Ｒ
ＡＭ（３６、４２）からＯＳＬに送信されることになっ
ている。

送信データＲＡＭ３６から取出されるデータスロットは
ＦＥＳから供給された形式になっているので、ＯＳＬデ
ータＰＤＦ９０を構成する並列レジスタにロードされる
ように、アウトバウンドデータプロセスロジック６２−
主にシフトレジスタ−内で処理（シフト）される。

制御情報はアウトバウンド制御ＲＡＭから読取られ、ア
ウトバウンド制御プロセスロジック６３−該制御ＲＡＭ
に記憶されたような制御スロットの形式しだいで機能的
になることができる−を介してＯＳＬ制御バッファ９２
にロードされる。

データ及び制御スロットは、並列形式のまま、交互にＯ
ＳＬシフトレジスタ１０４に送信され、直列化されてマ
ンチェスタ符号器１１４に入り、駆動機構１２４を介し
てＯＳＬライン２２に出力される。

スロット及びフレームのＯＳＬカウンタ１１２もインバ
ウンド方向のように実行される。スロット／フレームの
カウントは、送信データＲＡＭ３６にスロット及びフレ
ームアドレス（第１１図、バス８１）を供給することに
なっているアドレス復号器１０２、及びＯＳＬタイミン
グステップ生成機構９８により使用される。

第１１図はアウトバウンドデータ伝送、即ち前述のよう
にデータビット送信インタフェース７３、送信データＲ
ＡＭ３６、アウトバウンドデータプロセスロジック６２
及びＯＳＬインタフェース５８を介してＦＥＳ１０から
ＯＳＬライン２２にデータを送信するためのＦＥＳＡハ
ードウェアの大域構造を示す。

各々の走査されたラインの送信動作では、ＦＥＳＡは、
データＲＡＭでライン毎にマイクロコードにより指定さ
れたバーストサイズにより送信データバーストをアセン
ブルするためＦＥＳからのデータビットを要求し、次い
で、ＬＩＣ要求により、そのラインに割当てられたデー
タスロットで、ＯＳＬのラインにデータバーストを送
る。

送信データＲＡＭ３６は、３２本のラインの各々に、Ｓ
ＤＦバイト１３０及びそれに関連したＳＤＦ制御バイト
１３２、ＰＤＦバイト１３４及びそれに関連したＰＤＦ
制御バイト１３６を含む。

前記バイトの内容は下記の表に示す。データバイトのＸ
ｉは、データビット送信インタフェース７３を介してＦ
ＥＳ１０により送信されたデータビットｉを表わす。

送信データＲＡＭ３６におけるＳＤＦ制御バイト１３２
のビット２〜４は送信バーストサイズを下記の符号化に
より指定する：第１０図は、ＦＥＳステップＳ０〜Ｓ６から得られた作
業ステップによりデータビット送信インタフェース７３
内で実行された動作の概略を示す。

第１０図に示すように：・ステップＳ１で、ＳＤＦフィールド１３０はＳＤＦレ
ジスタ１３８にロードされ、その内容が検査される。Ｓ
ＤＦレジスタ１３８が一杯にならない限り、データビッ
ト送信インタフェース７３により、ＦＥＳＡはステップ
Ｓ２でビットサービス要求（線９１）をＦＥＳに提示す
る。ＦＥＳはステップＳ３で線８９にデータビットを送
り、ビットサービス要求リセット信号を呼出す（線９
３、第１１図）。

送信データビットは送信ＳＤＦフィールド１３８でアセ
ンブルされる。

もしＳＤＦ１３８が一杯（バーストサイズになる）な
ら、２つの可能性が生ずる：・もしＳＤＦ制御レジスタ１４０内のＰＤＦ取出しビッ
トがオフ（即ちＯＳＬがまだＲＡＭ３６からＰＤＦ１３
４を取出していない）なら、行うべきプロセスはない。

・もしＰＤＦ取出しビットがオンなら、ＦＥＳから新し
い送信ビットを得るため、ＦＥＳＡはステップＳ２でビ
ットサービス要求を提示する。ステップＳ３で、ＳＤＦ
１３８はＰＤＦ１４２に、更にＲＡＭ３６のＰＤＦフィ
ールド１３４にロードされる。ＳＤＦレジスタ１３８
は、後で説明するように、次のラインのバーストサイズ
を決定するためリセットされる。最後に、“取出された
ＰＤＦ”がリセットされる。ＦＥＳから得られたばかり
の“送信ビット”はＳＤＦレジスタ１３８でシフトさ
れ、ステップＳ６で、ＳＤＦレジスタ１３８は送信デー
タＲＡＭ３６のＳＤＦフィールド１３０に再ロードされ
る。

走査中のラインに許容されたバーストサイズによりＳＤ
Ｆを完全に検査するため、第１２図に示すような、イン
タフェース７３に含まれた簡単な回路が提供される。

第１２図に示す回路では、もしバーストサイズ＝５に対
応する線が活動化されれば（データスロットが５個のデ
ータビットを有するラインをＦＥＳが走査するとき）、
ＦＥＳによりビット７が前記ラインに送られると、バー
ストは完全に検査されなければならない。その結果、対
応するNANDゲートは活動化され、その出力は他のNANDの
出力とOR演算される。このように、ゲート１４８は所与
のラインのバーストが一杯になる毎に“ＳＤＦ一杯”の
信号を出力する。

ＲＡＭ３６からＯＳＬへのデータ伝送・ＯＳＬがラインＹを走査するとき、ＦＥＳＡはこのラ
インの送信ＰＤＦ１３４を取出してＰＤＦ１３４の内容
を処理し、第７図に関連して説明したように、ＳＬ（直
列リンク）形式により、前記ＰＤＦのアウトバウンドデ
ータスロットへの転送を準備する。

ＰＤＦプロセスはデータビットの右シフトを含み、区切
り文字１がデータビットの左にセットされる。

データスロットのローディングは“ライン使用可能”情
報に左右される。

ライン使用可能：・もし送信要求があれば、処理されたＰＤＦ１３４は直
列化されてアウトバウンドデータスロットに入れられ
る。

・もし送信要求がなければ、ＦＥＳＡは空のデータスロ
ット（ビット０〜６は０にセットされ、ビット７は１に
セットされている）を送る。

ライン使用禁止：・データスロットのビット０〜７は０にセットされる。

・所与の時点で、もしＳＤＦ及びＰＤＦがどちらも一杯
であり、かつＦＥＳＡがライン２６からの要求を受取ら
なければ、ＦＥＳＡはＦＥＳからのビット要求を停止
し、次の送信要求を待つ。取出されたＰＤＦは、該ＰＤ
ＦがＬＩＣに送られるときＯＳＬプロセスによってセッ
トされる作業用ビットである。それは待機中のＳＤＦ１
３０がＰＤＦフィールド１３４にロード可能なことを意
味する。

取出されたＰＤＦは、ＳＤＦがＰＤＦに転送された後、
ＦＥＳＡによってリセットされる。

制御ＲＡＭ第１３図に示すように、制御ＲＡＭは２つの部分：アウ
トバウンド制御ＲＡＭ４２及びインバウンド制御ＲＡＭ
４０−それぞれが３２本のラインについて制御情報をア
ウトバウンド方向及びインバウンド方向に緩衝記憶する
−から成る。

記憶された制御情報はＭＵＸ１４の制御レジスタ、３２
本のラインのＬＩＣレジスタ、並びにラインを処理する
ためＦＥＳＡにより管理された３２セット（１セット／
ライン）の作業レジスタを含む。

ＭＵＸ及びＬＩＣ（ＭＵＸ及びＬＩＣの書込みレジス
タ）に対するＦＥＳ及びマイクロコード制御情報はアウ
トバウンド制御ＲＡＭ４２に記憶され、ＯＳＬで送られ
る出力フレームの適当なスロットを待つ。

ＩＳＬでＦＥＳＡに入るＭＵＸ及びＬＩＣレジスタ情報
はインバウンド制御ＲＡＭ４０に記憶され、ＦＥＳ及び
マイクロコード要求を待つ。

第１３図はＦＥＳ１０とＬＩＣの間で制御レジスタを交
換するためのＦＥＳＡの構成を示す。

ＭＵＸ、ＬＩＣ又はライン制御スロット−ＩＳＬインタ
フェース５６のＩＳＬ制御バッファ９６（第７図）によ
り供給される−は、インバウンド制御プロセスロジック
６１を介してインバウンド制御ＲＡＭ４０にロードされ
る。ＩＳＬのＲＡＭアドレッシングバス１６０は、第７
図に関連して説明したように、スロット−フレームアド
レス復号器１０８により供給される。

インバウンド制御プロセスロジック６１はＩＳＬステッ
プカウンタ１７０（第１４図）−４つのＩＳＬステップ
Ｓ０〜Ｓ３を提供する−を含む。ステップＳ０で、現在
の制御スロットの内容はインバウンド制御ＲＡＭ４０に
ロードされる。ステップＳ１〜Ｓ３は前述のように走査
制御レジスタ７２（第５図）を更新するのに使用され
る。第１のレジスタ：“ＬＩＣ現在レジスタ”はフレー
ム１３でライン制御レジスタが受取られると更新され
る。第２のレジスタ：“ＬＩＣ広帯域”はフレーム７で
ＬＩＣタイプの情報が受取られると更新され、所与のＬ
ＩＣが広帯域かどうかを知らせる（広帯域ラインは非広
帯域ラインよりも４倍多く走査される）。

制御インタフェース６８は、ＦＥＳ又はマイクロコード
が該ラインを制御するのに必要な制御情報のインバウン
ド制御ＲＡＭ４０からの取出しを受持つ。

ＦＥＳ受信タイミングのステップＳ１で、ＦＥＳは接続
されたモデムに関する制御情報をインバウンド制御ＲＡ
Ｍ４０から入力する。ＦＥＳ送信タイミングのステップ
Ｓ６で、ＦＥＳは制御情報をモデムに供給する。このよ
うに、この情報はＦＥＳ送信タイミングのステップＳ６
でアウトバウンド制御ＲＡＭ４２にロードされる。

制御インタフェース６８は、主にレジスタ（バッファ）
及びゲートロジックを含む。それはマイクロコードによ
っても使用され、アウトバウンド制御ＲＡＭ４２に制御
情報を書込むか又はインバウンド制御ＲＡＭ４０から制
御情報を読取る。

ＲＡＭのユーザー（ＦＥＳ又は直列リンク）により、Ｒ
ＡＭのアドレスは２つの異なる（が等価な）形式を持つ
ことができる：・ＦＥＳインタフェースから分かるように、各制御ＲＡ
Ｍアドレスはラインアドレスとレジスタアドレスの連結
である。

・直列リンクから分かるように、それはスロット番号と
フレーム番号（最上位の４ビット）の連結である。

ＦＥＳアドレッシング：直列リンクアドレッシング：ＲＡＭスワップビット（レジスタ６６のビット４）はマ
イクロコードによってセットすることができ、下記の表
により、ＦＥＳＡ制御ＲＡＭに対する完全な読取り／書
込みアクセスを可能にする。

ＲＡＭはＦＥＳと２つの直列リンクインタフェース（イ
ンバウンド及びアウトバウンド）により時分割使用され
る。

ＦＥＳＡは種々のＲＡＭの要求に同期してそれらを調停
しなければならない。

ＦＥＳＡは最初にＦＥＳインタフェースを監視し、ＦＥ
ＳがいつＲＡＭのアクセスを必要とするかを識別する。

残りの時間は２つの直列リンクインタフェースに使用可
能である。これは下記のように時分割される：・制御プロセスでは、ＯＳＬは常にＩＳＬよりも高い優
先順位を有する。

・データプロセスでは、一方ではＩＳＬとＦＥＳ受信の
間の競合を避け、他方ではＯＳＬとＦＥＳの送信の間の
競合を避けなければならないので、優先順位はＦＥＳの
受信／送信動作に左右される。

制御情報プロセスの場合、ＲＡＭアクセスを調停する問
題は第１４図に示す調停ロジック１００により解決さ
れ、データプロセスの場合には極めて類似した回路が実
現されていることが分かる。

第１４図は、それぞれのＲＡＭユーザー：ＦＥＳ、ＯＳ
Ｌ、ＩＳＬにより制御ＲＡＭをアクセスするのに必要な
ステップを生成する３つのカウンタ（１６２、１６６、
１７０）を示す。

ＳＩＲはＦＥＳ受信タイミングのステップＳ１を表わ
す。ＦＥＳステップカウンタ１６２はＦＥＳインタフェ
ースの受信／送信信号によりトリガされ、ＯＳステップ
カウンタ１６６はＯＳＬデータビット０時刻−ＯＳＬデ
ータプロセスの開始を示す−の発生によりトリガされ
る。

同様に、ＩＳＬステップカウンタ１７０はＩＳＬデータ
ビット０時刻によりトリガされる。

ＦＥＳのタイミングは最も高い優先順位を有する。従っ
て、ステップカウンタ１６２で保留状態は生じない。

他方、ＯＳＬステップカウンタ１６６はＯＲゲート１６
４を介してＦＥＳステップにより保留されるが、ＩＳＬ
ステップカウンタ１７０はＯＲゲート１６４及びＯＳＬ
ステップＳ０の出力の組合わせから得られたＯＲゲート
１６８により保留される。

データプロセス調停ロジックの場合には、ＯＳＬ及びＩ
ＳＬステップカウンタは、更にＯＳＬステップカウンタ
がＦＥＳの送信タイミングにより、ＩＳＬステップカウ
ンタがＦＥＳの受信タイミングにより保留される以外は
同じように保留される。

Ｆ．発明の効果以上説明したように本発明の構成によれば、走査手段の
ハードウェア及びマイクロコードの大幅な変更を必要と
せずにラインアダプタに直列リンクを導入することがで
きる。

【図面の簡単な説明】

第１図は本発明によるＦＥＳＡインタフェースを組込む
通信装置の伝送サブシステムの概要図、第２図は本発明
が用いられるシステムの概要ブロック図、第３図はＦＥ
Ｓと直列リンクの間の情報交換の概要図、第４Ａ図〜第
４Ｃ図は直列リンク情報の流れの構造を示す図、第５図
はＦＥＳＡインタフェースの概要ブロック図、第６図は
直列リンクからＦＥＳにデータを送信するためのＦＥＳ
Ａの構造を示す図、第７図はＦＥＳＡと直列リンクのイ
ンタフェースの構造を示す図、第８図はインバウンド直
列リンクデータのプロセスのステップを示す図、第９図
はＦＥＳからＦＥＳＡにデータを送信するのに必要な動
作を示す図、第１０図はＦＥＳＡからＦＥＳにデータを
送信するのに必要な動作を示す図、第１１図はＦＥＳか
ら直列リンクにデータを送信するためのＦＥＳＡの構造
を示す図、第１２図は完全なデータスロットを検出する
ロジック回路を示す図、第１３図はＦＥＳと直列リンク
の間で制御情報を送信するＦＥＳＡの構造を示す図、第
１４図はデータＲＡＭに対する選択的アクセスを与える
調停回路を示す図である。１……ラインアダプタ、１０……ＦＥＳ、１１……ＦＥ
ＳＡ、１２……直列リンク、１４……ＭＵＸ、１６……
マイクロプロセッサ、１７……マイクロコード記憶装
置、２０……ＬＩＣ、２２……ＯＳＬライン、２４……
ＩＳＬライン、２６……テレプロセシングライン、３
６、３８……データＲＡＭ、４０、４２……制御ＲＡ
Ｍ。

Claims

【特許請求の範囲】

【請求項１】本質的に並列ラインインタフエース回路を
周期的に独自のタイミングで走査するように動作する走
査手段(10)と、該走査手段との間でビツト・ベースで情報の授受を行う
ためのデータビツト受信・送信インタフエース(68)、(7
0)、(73)並びに伝送ラインに選択的に接続され各々独自
のタイミングで動作する入信用及び出信用の各直列リン
ク(22)、(24)との間でバースト・ベースで情報の授受を
行う入信用及び出信用の直列リンクインタフエース(5
6)、(58)を有するフロント・エンド走査装置アダプタ(1
1)と、を含み、複数の伝送ラインに各々接続された複数のライ
ンインタフエース回路との間で上記直列リンクを介して
情報をバースト・ベースで授受ためのラインアダプタ
(1)であつて、上記フロント・エンド走査装置アダプタ(11)は、上記入信用直列リンクインタフエース(56)及び上記送信
インタフエース(68)、(73)に各々入信した情報を各伝送
ライン毎に一時的に記憶する受信・送信用メモリ(38)、
(36)、(42)と、上記入信用直列インタフエース(56)に関連した入信用プ
ロセスロジック(60)、(61)の要求に応じて、各伝送ライ
ンに対応するデータスロット及び制御スロツトのバース
ト形式の情報を上記メモリの所定のデータフイールド及
び制御フイールドにロードする一方、上記データビツト
受信インタフエース(70)及び制御インタフエース(68)の
各々の要求に応じて、上記メモリの対応するフイールド
から情報を読み出して上記各インタフエース(70)、(68)
から上記走査手段へビツト・ベースで転送させる受信用
制御手段と、上記出信用直列リンクインタフエース(58)に関連した出
信用プロセスロジツク(62)、(63)の要求に応じて上記メ
モリの所定のフイールドから情報をバースト形式で上記
出信用直列リンクインターフエースへ転送させる送信用
制御手段と、上記走査手段、入信用直列リンク及び出信用直列リンク
の各々による上記メモリのアクセスを、予め定めた優先
順位に基づき、時分割で実行すつように、制御する調停
手段と、から構成されていることを特徴とする、走査手段に対し
て透明性であるフロント・エンド走査装置アダプタを有
するラインアダプタ。